JP2526890B2

JP2526890B2 - 半導体メモリ装置

Info

Publication number: JP2526890B2
Application number: JP62066758A
Authority: JP
Inventors: 久幸樋口; 鈴木　　誠; 紀之本間
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-03-20
Filing date: 1987-03-20
Publication date: 1996-08-21
Anticipated expiration: 2011-08-21
Also published as: JPS63231791A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体メモリ装置に関し、特に回路動作の
高速化と耐ラッチアップ強度の向上等、動作の安定化と
信頼性向上を計った半導体メモリ装置に関するものであ
る。

〔従来の技術〕

近年、MOSトランジスタとバイポーラ・トランジスタ
とを組み合わせて、高速動作をし、かつ、消費電力の少
ないメモリが開発されている。

第６図は、MOSトランジスタとバイポーラ・トランジ
スタとを組み合わせたメモリの構成図である。このよう
なメモリには、入力信号を受けてメモリセルの情報を読
み出したり、書き換えたりする機能が備えられている。
すなわち、第６図に示すように、入力信号を入力バッフ
ァ回路により増幅しこれをデコーダ回路でデコードして
ワード線の１つを選択し、図示省略されている駆動回路
によりＹスイッチを動作させて、データ線の１つを選択
する。これによって、１つのメモリセルから情報を読み
出し、読み出された情報をデータ線、コモンデータ線対
を経由してセンスアンプで増幅し、出力バッファ回路を
介してデータ出力端子に出力する。このような構成を持
つ従来メモリのスピードを表すアクセス時間を見ると、
入力バッファ回路、デコーダ回路、センス／出力バッフ
ァ回路の遅延時間はほぼ1/3ずつを占めており、高速化
のためには、それぞれの回路の遅延時間を短縮する必要
がある。また、動作の安定化のために、改良を加える際
に留意すべき点としてメモリLSIのチップ寸法があり、
このチップ寸法の増加を抑えることが望ましいことは言
うまでもない。この目安として、各回路のメモリ面積に
占める割合をみると、メモリセルが70％以上を占めてお
り、このメモリセル面積の増加がなければ、その他の回
路の占有面積の増加は殆どチップ寸法には寄与しないこ
ともわかる。

ところで、最近のエレクトロニクス機器の高速化およ
び高機能化の傾向は、メモリLSIの場合も例外ではな
く、さらに高速化、高集積化および低消費電力化が望ま
れている。

なお、関連する特許の例としては、本発明者等により
先に提案されている特願昭59−239244号明細書が挙げら
れる。

〔発明が解決しようとする問題点〕

上記特願昭59−239244号（特開昭61−117787号公報）
に記載された従来の半導体メモリ装置では、データ線の
負荷回路の負荷素子としてＰチャネル型MOSFETが用いら
れているために、データの書き込み後にこのデータ線負
荷素子としてのＰチャネル型MOSFETが導通することによ
り低電位のデータ線容量が充電されて高電位に引き上げ
られる。

しかし、このデータ線容量の充電はデータ線負荷素子
としてのＰチャネル型のMOSFETの高出力インピーダンス
のドレイン出力定電流の時間積分によった充電電荷に依
存するために、データ線電位の高電位への回復が遅いと
言う問題が有る。このデータ線電位の高電位への回復が
遅いと言う問題は、回復途中で低電位のこのデータ線に
接続された他のメモリセルへ回復途中の低電位が誤書き
込みされると言う問題を生じる。

従って本発明の目的は、データの書き込み後にデータ
線電位の高電位への回復が速いとともに安定な動作を有
する半導体メモリ装置を提供することにある。

〔問題点を解決するための手段〕

すなわち、上記目的を達成するため、本願で開示され
る代表的な実施形態は、入力信号（120）が印加される
入力バッファ回路（121）と、上記入力バッファ回路（121）の出力信号をデコード
するデコーダ回路（117）と、上記デコーダ回路（117）で選択されるMOSFET（119,1
20）を用いたメモリセル（A1）と、上記メモリセル（A1）に接続されたデータ線（113,11
4）と、上記メモリセル（A1）から上記データ線（113,114）
に読み出された読み出し信号を増幅するセンス回路
（Q₃，Q₄）と、上記センス回路（Q₃，Q₄）の出力を外部に出力する出
力バッファ回路とよりなる半導体メモリ装置において、上記データ線（113,114）の負荷回路の負荷素子とし
てＮチャネル型MOSFET（101,102）を用い、かつ、デー
タの書き込み後において、そのドレインの電圧（V1）
を、そのゲート電圧とそのしきい値電圧との差電圧より
低く設定したことを特徴とする。

〔作用〕

上述の本願の代表的な実施形態によれば、データ線
（113,114）の負荷回路の負荷素子としてＮチャネル型M
OSFET（101,102）を用いている。

従って、データの書き込み後にデータ線負荷素子とし
てのＮチャネル型MOSFET（101,102）が導通することに
より、低電位のデータ線（113又は114）の容量が充電さ
れて高電位に引き上げられる。この時、このデータ線
（113,114）の容量はデータ線負荷素子のＮチャネル型
のMOSFET（101,102）の低出力インピーダンスのソース
フォロワー出力により高速充電されるために、データ線
電位の高電位への回復が速くなる。

また、本願の代表的な実施形態によれば、データ書き
込み後において、データ線負荷素子のＮチャネル型MOSF
ET（101,102）のドレインの電圧（V1）は、そのゲート
電圧とそのしきい値電圧との差電圧より低く設定されて
いる。一般にドレイン電圧がゲート電圧としきい値電圧
との差電圧より高く設定されたソースフォロワー回路の
出力電圧は、ゲート電圧−しきい値電圧となって、ゲー
ト入力電圧の値に追従する。しかし、この追従の際に、
しきい値電圧のバラツキの影響を受ける。上述の如きデ
ータ線の低電位から高電位への回復にこのような一般的
なソースフォロワー回路を用いたとすると回復後の高電
位はしきい値電圧のバラツキの影響を受けることにな
る。本願の代表的な実施形態によれば、データ書き込み
後において、データ線負荷素子のＮチャネルの型MOSFET
（101,102）のドレイン電圧（V1）は上述のように設定
されているので、その出力電圧は高い方の（ゲート電圧
−しきい値電圧）ではなく、低い方のドレイン電圧（V
1）でクランプされるので、回復後の高電位はデータ線
負荷素子であるＮチャネル型MOSFETのしきい値電圧のバ
ラツキの影響を受けなくなる。

本発明のその他の目的と特徴とは、以下の実施例から
明らかとなろう。

〔実施例〕

以下、本発明の一実施例を、図面により詳細に説明す
る。

まず、本実施例の半導体メモリ装置における各回路の
改良点を簡単に列記する。

（イ）入力バッファ回路には、入力信号が切り替わる
ときのみ大きい駆動能力を発揮するバイポーラ・トラン
ジスタとMOSトランジスタとの組み合わせ回路を用い、
かつ、定常電流抑制回路を設けた回路を用いる。（ロ）
デコーダ回路として、MOSFETを直列接続した一括デコー
ド回路を用いる。（ハ）データ線負荷素子にＮチャネル
型MOSFETを用い、かつ、その供給電位やMOSFETのしきい
値電圧の最適化を図る。（ニ）センスアンプをデータ線
に直結することにより、コモンデータ線を省き、その遅
延を除く。以下、このように改良して得られる具体的な
回路について詳細に説明する。なお、デコーダ回路につ
いては本発明者等により先に提案している「半導体メモ
リ装置」（特願昭61−297030号明細書の第２図の説明参
照）で詳述しているので、本実施例では説明を省略す
る。

第１図は、本発明の一実施例を示す半導体メモリ装置
のデータ線負荷およびセンス回路部の基本構成図であ
る。これは、半導体メモリの高速化にとって重要な位置
を占めるデータ信号の検出回路（センス回路）と、その
回路を動作させるに必要なデータ線負荷回路を示してい
る。この回路の動作を簡単に説明する。アドレス入力信
号120は、入力バッファ回路121によって波形整形された
後、デコーダ回路117に導かれ、ワード線WLが高レベル
に持ち上げられると、メモリセルA1の信号はMOSFET119,
120によってデータ線対113,114に読み出される。このと
きのデータ線の電位は、高レベルは供給電位V₁に、ま
た、低レベルはMOSFET103,104,101,102,105の実効抵抗
とメモリセルA1の電流による電圧降下分だけ供給電位V₁
より下がった電位となる。MOSFET105による電流の分流
は省略しているが、これをいれるとデータ線の高レベル
が引き下げられ低レベルがもちあがりその分だけデータ
線対にあらわれる信号振幅が小さくなる。これらのデー
タ線の電位はMOSFET107,108によって給電されたバイポ
ーラ・トランジスタQ₁，Q₂によってレベルシフトされた
のち、給電用MOSFET109,バイポーラトランジスタQ₃，Q₄
で構成される差動増幅器に導かれコモンコレクタ線CC,
▲▼に電流信号として伝達される。ここで、V_Yはカ
ラム選択信号でデコーダ118によって発生され、V_Yが高
レベルのときのみデータ線信号がQ₃，Q₄を経て、CC,▲
▼伝達される。コモンコレクタ線に伝達された信号
の増幅については後で、第２図を用いて詳しく説明する
が、この信号の増幅にはコモンコレクタ線の電位が接地
電位より1.5V以上低くことが望ましい。このため、Q₁，
Q₂によるレベルシフト量を考慮してもV₁は接地電位より
0.5V以上低く設定する。一方、V₁をあまり低く設定する
と、メモリセルA1などの情報破壊が起こりやすくなるの
で、その値は許容される最大値に近い値が望ましい。ま
た、データ読出し速度の向上にはデータ線対にあらわれ
る信号の振幅が小さいことが望ましいが、バイポーラ・
トランジスタQ₃，Q₄などのベース順方向電圧のバラツキ
から定まる差動増幅器のオフセット電圧の２倍から５倍
にするのが最も高速で、かつ動作が安定であった。

この図の回路を上述の条件で動作させることによって
ワード線が選択されて高レベルに持ち上げられてからメ
モリセルのデータが読み出されるまでの時間、すなわち
第２図のデータ出力端子DOにデータが読み出されるまで
の時間は従来の回路の3.5nsに比べて1.8nsと約1/2に短
縮された。

次にメモリ動作に不可欠な機能であるメモリセルへの
データの書き込み動作について説明する。メモリセルA1
にデータを書き込むにはデータ線113の電位を負の電源
電位V_EE近くまで下げることによって行う。このため
に、書き込み時には書き込み制御信号WEによってMOSFET
101,102,105を非導通にし、デコーダ118によって111,11
2を導通させ、かつ、D_iもしくは▲▼を電源電位ま
で下げることによって行う。ここで、MOSFET103,104の
ゲートは電源電位V_EEに接続され常時導通状態にして非
選択のデータ線の電圧降下を防いでいる。この書き込み
の動作はMOSFET111,112を設計時に最適化しておくこと
で十分高速度で書き込むことができる。データの書き込
み後には次に続く読み出しサイクルまでに、データ線の
電位をV₁まで高速に引き上げる必要があるが、この時の
データ線の回復時間はMOSFET101,103,105の実効抵抗と
データ線113の静電容量によって決まる。そのようすを
第５図に各端子の時間変化として示した。この結果から
書込み信号WE,D_iが−2Vに達してからデータ線113が回復
に要する時間は約1.4nsであることがわかる。このよう
な高速な回復特性は、Ｎ形MOSFET101,102,105がデータ
線が低電位にあるときに大きいコンダクタンスを示すこ
とに基づいており、高速メモリ回路に適した特性であ
る。

すなわち、この第５図から、データ線の回復電圧、す
なわちデータ書き込み後のデータ線負荷素子のＮチャネ
ル型MOSFET（101,102）のドレイン電圧V₁は略−１ボル
トであり、データ書き込み後の書き込み制御信号WEの電
圧、すなわちデータ書き込み後のデータ線負荷素子のＮ
チャネル型MOSFET（101,102）のゲート電圧V_Gは略Ｏボ
ルトであるので、データ線負荷素子のＮチャネル型MOSF
ET（101,102）のしきい値電圧バラツキによるデータ線
の回復後の高電圧のバラツキをなくするために、上述の
ように、データ線負荷素子のＮチャネル型MOSFET（101,
102）のしきい値電圧V_THは、 V_G−V_TH＞V₁ の関係を満足するように、１ボルトより十分低い電圧
に設定されていることが理解できる。

また、この回路の消費電力をみると、Q₁，Q₂，Q₃，Q₄
にはデコーダ118によって選択されたときのみ電流が流
れる回路構成となっており、メモリ回路のうちで電流が
流れるのはデータ読み出しのために選択された１組の回
路B1のみであり、B2などの回路には電流がほとんど流れ
ないので、低消費電力の回路であることもわかる。

第１図の回路を高集積のメモリLSIに用いると、コモ
ンコレクタ線に接続されるバイポーラ・トランジスタの
数が増え、静電容量が増して高速動作に不都合をきた
す。コモンコレクタ線を分割し各コモンコレクタ線の静
電容量を減らし、かつこの分割されたコモンコレクタ線
の信号から所望のデータ信号のみを高速に取り出す高速
マルチプレクサ回路が必要となるが、このマルチプレク
サ回路は、第２図を用いて後で詳しく説明する。第１図
のメモリ回路の特性を従来回路との比較において以下に
説明する。データ線対の電位差を小さくすると、データ
線の応答速度が速くなることは、例えば，「1984年国
際固体素子学会論文集697頁」の第６図およびその説明
に記載されているので、詳細な説明は省くが、データ線
対間の電位差を小さくするに従ってデータ線の応答速度
もこれに比例して速くなる。しかし、従来の回路では、
例えば、特願昭59−239244号明細書の第１図に記載され
たように、MOSトランジスタ16,66のＹスイッチによって
所定のデータ線対の電位をコモンデータ線に導きセンス
アンプに信号を送り、この信号センスアンプによって増
幅して取り出していた。このようにすると、コモンデー
タ線の静電容量が、データ線の静電容量とほぼ同じ値と
なるために、これに伴なう遅延時間がかかり、高速動作
の妨げとなっている。このため、さらにコモンデータ線
の応答速度を向上させるには、この静電容量の低減を図
ることが必要である。この目的にそった半導体メモリ装
置が、本発明者等により先に提案されている（特願昭61
−297030号明細書参照）。このメモリ装置では、従来、
メモリセル列32ないし64列から、一対のコモンデータ線
を出していたのを、コモンデータ線に接続するデータ線
対の数を1/4程度まで減らし、４対のコモンデータ線を
それぞれのセンスアンプに導く配置とすることにより、
各コモンデータ線の静電容量を約1/3にし、コモンデー
タ線の遅延時間を約1/3に短縮する方法を採用している
（上記明細書第10図参照）。本実施例はさらにこれを押
し進めた回路ということもできる。すなわち、各データ
線に直接センスアンプを接続することによりコモンデー
タ線を省き、その分だけ遅延時間を短縮している。

第２図は、本発明の一実施例を示すマルチプレクサ回
路の構成図である。この回路は、各データ線に設けたセ
ンスアンプの出力を高速にまとめる動作を行うものであ
る。第２図において、Q₇，Q₈，Q₉，Q₁₁，Q₁₂，Q₁₅はバ
イポーラトランジスタで、205〜210は抵抗であり、端子
220,221に所定の電圧を供給することによって、定電流
を供給する回路を構成している。それぞれの電流はQ₇，
Q₈，Q₉，Q₁₁，Q₁₂が1mA程度、Q₁₅には5mA程度が高速性
能を得るのに適していたが、消費電力低減のため、これ
ら電流を100μＡ程度まで少なくすることも可能であ
る。以下、本回路の動作を説明する。

データ線の信号がコモンコレクタ線CC,▲▼に伝
達されるところまでは第１図で説明した。このCC,▲
▼に流れる信号電流はデータ線対の電位差によってMO
SFET109から供給される電流を分流した値となる。この
電流はバイポーラ・トランジスタQ₅，Q₆を通してMOSFET
201と抵抗203およびMOSFET202,抵抗204を流れてQ₅，Q₆
のコレクタ電位が下がり電流に応じた電位差として信号
が伝達される。ここで、抵抗203,205と並置されたダイ
オードはQ₅，Q₆のコレクタ電位をクランプするためのも
のである。伝達された信号は、バイポーラ・トランジス
タQ₉，Q₁₀によってレベルシフトされ、バイポーラ・ト
ランジスタQ₁₃，Q₁₄の差動増幅器で波形整形されてQ₁₅
を通して出力される。

次にMOSFET201,202の動作を説明する。ここで、端子2
30の電位を電源電位V_EEとすると、Q₅，Q₆のコレクタ電
位はMOSFET201,202の実効抵抗と抵抗203,204とが、並列
接続されて電圧降下が少なくなる。端子230,231が接地
電位となると、MOSFET201,202は遮断されて抵抗203,204
のみとなり、電圧降下は増す。回路C1で示したと同様の
回路が並置されており、C2・・・・として示している。
例えば、回路C1ではMOSFETのゲート電位を電源電位V_EE
とし、C2・・・・すべてのゲート電位を接地電位とする
と、回路C1における抵抗203,204の電圧降下が他の回路
の抵抗の電圧降下より少なくなる。このため、トランジ
スタQ₉，Q₁₀のベース電位が回路C2・・・・の同端子電
位より高くなるので信号線335,336の電位はQ₉，Q₁₀から
の信号によって変化する。すなわち、回路C1に伝達され
た信号が出力端子DOに導かれることがわかる。この回路
を用いれば、MOSFETのゲート電位を制御することによっ
て、回路C1,C2・・・・から所定の信号を取り出すマル
チプレクサ回路が得られる。この回路を用いることによ
って信号を集めるマルチプレクサ回路による遅延時間の
増加を0.5ns以下にすることができた。第２図ではMOSFE
T201,202を抵抗に並置する回路について述べたが、回路
C1と類似の回路を回路C1の出力と出力バッファとの間に
設置し、マルチプレクサ回路とすることも可能であるこ
とはいうまでもない。この場合には第２図の回路に比べ
わずかながら遅延時間が増加するが、消費電力は減少す
る。

第３図は、256Kバイト以上の高集積メモリLSIの回路
構成の概念図を示している。

中央部に親ワード線MWL用のＸデコーダ回路、ドライ
バ回路を設けている。親ワード線MWLとワード線選択信
号線の信号によってワード線WLの選択を行う。ここで、
A4は第１図に示したデータ線負荷回路、B4はメモリセル
A1のアレー、C4は書込み回路、また、センス回路を増幅
器として示している。D4はこれら回路をまとめて表した
もので、LSI内で２ケ以上並置されることを示してい
る。マルチプレクサ回路も簡単のため増幅器とバイポー
ラトランジスタ，定電流源として表し、第２図における
MOSFET201,202のゲート端子への信号をセンス・アンプ
選択信号として示している。第３図のような構成にする
と、B4に256列×32行のメモリアレーを設け、回路D4を
左右16ケ設置し、マルチプレクサ回路で16ケの信号から
出力信号を選択することによって所望のデータを出力端
子DOに出力している。この構成により256kbメモリLSIの
アクセス時間は従来のコモン・データ線を用いたメモリ
に比べ、約1.5ns高速化された。

次に第３図における回路，信号線等の配置を説明す
る。

まず、親ワード線用の信号をワード線と平行にメモリ
セル上に配置する。ここで、この信号線は、ワード線２
本に対し、１本設けることとし、これによって、この信
号線が通らないメモリセル列上には、電源配線や、接地
線、入力信号線や、出力信号線などを通すことに特徴が
ある。またこのように、２本のワード線を選択するため
に親ワード線の負荷が大きくなりすぎる時にはこの間に
ドライバ回路を設けることも有効である。このドライバ
回路を設けたときには親ワード線の数をさらに減らせる
ことも可能である。このようにすると、各メモリセルア
レーへのデコード回路を１段設けることでワード線の選
択信号を作ることができるとともに、従来電源配線や信
号線用に用いられていたメモリLSIチップの周辺部を別
の目的に用いたり、削除することができ、かつ、電源配
線や接地用配線をメモリセル上を網目状に配置すること
によって、従来問題となっていた配線にともなう電圧降
下も低減できることが確認された。

第４図は、本発明の一実施例を示す半導体メモリ装置
の高速入力バッファ回路の構成図である。入力端子から
の信号の流れにそって、その動作を説明する。

入力端子INに入った信号は、MOSFET301によって給電
されたバイポーラ・トランジスタQ₃₁によってレベルシ
フトされた後、カレントスイッチ回路のバイポーラ・ト
ランジスタQ₃₃のベースに導かれ、定電位V_BBとの電位差
によってMOSFET302から供給された電流はQ₃₃，Q₃₄に分
配される。このカレントスイッチ回路によって、入力信
号は、約2Vまで増幅される。このとき、増幅電圧が大き
くなり過ぎたり、入力端子の電圧が−0.5V以上に上がっ
たりすると、カレントスイッチ回路のバイポーラ・トラ
ンジスタQ₃₃が飽和し、ときによっては、ラッチアップ
現象を引き起こしメモリ動作を不能にすることがある。
これを防止するために、バイポーラ・トランジスタQ₃₂
が接続されている。ここでは、バイポーラ・トランジス
タQ₃₂のベース端子を入力端子のベースやコレクタを共
通としたマルチ・エミッタ形のバイポーラ・トランジス
タQ₃₁のエミッタ端子に接続した場合を示したが、通常
のバイポーラ・トランジスタ構造を用いてもよく、ま
た、その接続を構成するように独立したバイポーラ・ト
ランジスタを用いてもよいことはいうまでもない。しか
し、特に本実施例で示したようにトランジスタQ₃₁のエ
ミッタにトランジスタQ₃₂のベースを接続したときに
は、カレントスイッチの出力信号振幅が2Vを越えても、
入力信号電圧によってバイポーラ・トランジスタQ₃₃の
コレクタ電位がクランプされることがなく、大きい出力
振幅を得るのに適している。しかし、あまり信号振幅を
大きくすると、カレントスイッチ回路の遅延時間が増
す。このため、この回路の出力振幅は1.8V程度が速度の
点から最も適していた。このバイポーラ・トランジスタ
Q₃₂を付加することによって、入力信号電圧が規格値以
上に上昇したり、カレントスイッチ回路の出力振幅が大
きくなったときもトランジスタQ₃₃の飽和は防止され回
路の安定動作が得られた。ここで、バイポーラ・トラン
ジスタQ₃₂のエミッタと負電源との間に定電流源、もし
くは、抵抗を接続してもよい。カレントスイッチ回路に
よって増幅された肯定と否定の信号をMOSトランジスタ
を負荷抵抗とするエミッタフォロワ回路に導く。このエ
ミッタフォロワ回路は、カレントスイッチ回路の負荷を
軽くし、かつ、後段の回路を高い駆動能力で駆動するた
めに設けている。ここで、MOSFET303,304のゲートに定
電位をあたえて定電流源として用いたのは、エミッタフ
ォロワ回路の出力振幅が約2Vと大きいために純粋な抵抗
を負荷として用いたときに比べて、低消費電力で、か
つ、高速の動作が得られ、また、定電流回路にバイポー
ラ・トランジスタと抵抗とを用いる回路に比べ占有面積
が小さいことに基づいている。エミッタフォロワ回路の
否定信号出力は、MOSFET312と317のゲートに、肯定信号
出力は、MOSFET311と318のゲートに導き、この昇圧回路
によって信号振幅を電源電圧まで増幅する。このとき、
肯定、否定信号を別に設けたフリップフロップ回路のMO
SFET305,306のゲートにも導き高速の立上がり波形の信
号を作る。

また、この回路の出力端子340,341の信号をMOSFET32
7,328,329,330で構成したインバータによって遅延させ
た信号も作る。この回路では、例えば、MOSFET313と315
に電流が流れるのはフリップフロップ回路から供給され
たMOSFET313のゲート電位とMOSFET329,330とで構成され
たインバータから供給されたMOSFET315のゲート電位が
高レベルのときのみである。すなわち、定常状態では、
非導通である。過渡時に、両MOSFETのゲート電位が高レ
ベルの間のみ導通し、バイポーラ・トランジスタQ41の
ベース電位を引き下げる働きをする。MOSFET319,321,31
4,316,320,322も同様の動作をする。

このようにすると、MOSFET311,312,317,318の電流経
路は入力信号が変化した時にのみ導通し、定常状態に近
づくと、その導通はなくなり、バイポーラ・トランジス
タにも電流は流れなくなる。ただし、回路を安定に動作
させるためMOSFET313,315と並列に抵抗もしくはMOSFET
を設け、わずかに定常電流を流してもよい。すなわち、
この回路は、出力は高レベルから低レベルもしくは低レ
ベルから高レベルに切り替わる時のみ駆動能力を発揮
し、それ以外の時は、駆動能力のないことがわかる。ま
た、この回路は、信号の切り替わり以外の時には、消費
電力がなく、低消費電力で動作をする。この回路の後に
付けたMOSFET325と326は、信号の切り替わり時以外にお
いてこの回路に駆動能力を持たせ、出力電位を安定させ
るために設けた回路である。MOSFET325と326のゲート端
子は、上述の回路で、入力信号の肯定と否定が入れ代わ
った回路からの信号を用いている。このため、このMOSF
ETのゲートへの信号は、この回路の切り替わりの後に到
達するので、あまり、MOSFETの駆動能力が大きいと遅延
時間を増すこともある。通常、両者の駆動能力の比は、
10:1以上が望ましい。この回路を従来回路と同一基準で
設計したとき、この遅延時間は、2nsが得られ従来回路
に比べ、約1ns短縮された。

第４図では、MOSFET313,315を直列接続した回路にフ
リップフロップ回路の出力と出力端子341の電位を遅延
させ、レベルを高低反転させた信号とを供給している
が、特にこの回路に限定することなく、過渡時にのみ所
望のバイポーラトランジスタのベース電位やMOSFETのゲ
ート電位を引き下げる回路であれば、本発明の目的を達
成できることはいうまでもない。

以上構成したような入力バッファ回路、データ線負荷
回路、センス回路を用いることによってメモリ情報の読
み出しに要する時間（アクセス時間）を7nsと従来回路
の遅延時間12nsの2/3に、また、メモリ情報の書き込み
後の回復に要する時間を1/2に短縮することができる。

〔発明の効果〕

以上説明したように、本発明によれば、データの書き
込み後にデータ線電位の高電位への回復が速いとともに
安定な動作を有する半導体メモリ装置を提供することが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すメモリLSIのデータ線
負荷およびセンス回路部の基本構成を示すブロック図、
第２図は本発明の一実施例を示すマルチプレクサ回路部
の構成図、第３図は高集積LSIの構成概略図、第４図は
本発明の一実施例を示す入力バッファ回路の構成図、第
５図は情報書き込み後のデータ線電位回復の様子を示す
図、第６図はメモリLSIの基本構成を示すブロック図で
ある。 111,112,119,120:MOSFET、113,114:データ線対、Q₁，
Q₂：バイポーラ・トランジスタ、CC,CC:コモンコレクタ
線、A1:メモリセル、Q₅〜Q₁₅：バイポーラ・トランジス
タ、201,202:MOSFET、203〜210:抵抗、Q₃₁〜Q₃₄：バイ
ポーラ・トランジスタ、301〜306:MOSFET、340,341:出
力端子。

Claims

(57)【特許請求の範囲】

【請求項１】入力信号が印加される入力バッファと、上記入力バッファの出力信号をデコードするデコーダ回
路と、上記デコーダ回路で選択されるMOSFETを用いたメモリセ
ルと、上記メモリセルに接続されたデータ線と、上記メモリセルから上記データ線に読み出された読み出
し信号を増幅するセンス回路と、上記センス回路の出力を外部に出力する出力バッファ回
路とよりなる半導体メモリ装置において、上記データ線の負荷回路の負荷素子としてＮチャネル型
MOSFETを用い、かつ、データの書き込み後において、そ
のドレインの電圧を、そのゲート電圧とそのしきい値電
圧との差電圧より低く設定したことを特徴とする半導体
メモリ装置。
【請求項２】上記データ線の負荷回路の負荷素子として
の上記Ｎチャネル型MOSFETのゲートには書き込み制御信
号が印加され、上記データの書き込み後において上記書き込み制御信号
は高電位とされ、上記データ線の負荷回路の負荷素子としての上記Ｎチャ
ネル型MOSFETの上記データの書き込み後の上記ゲート電
圧は上記高電位の上記書き込み制御信号の電圧であるこ
とを特徴とする特許請求の範囲第１項記載の半導体メモ
リ装置。
【請求項３】上記センス回路はバイポーラ差動増幅器で
あり、上記メモリセルから上記データ線に読み出された上記読
み出し信号はMOSFETを経ることなく上記バイポーラ差動
増幅器の入力に導かれることを特徴とする特許請求の範
囲第１項又は第２項のいずれかに記載の半導体メモリ装
置。