JPH0810556B2 - 半導体メモリ回路 - Google Patents

半導体メモリ回路

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JPH0810556B2
JPH0810556B2 JP8901286A JP8901286A JPH0810556B2 JP H0810556 B2 JPH0810556 B2 JP H0810556B2 JP 8901286 A JP8901286 A JP 8901286A JP 8901286 A JP8901286 A JP 8901286A JP H0810556 B2 JPH0810556 B2 JP H0810556B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ回路に関し、特に回路動作の
高速化と耐α線強度の向上等、動作の安定化と信頼性の
向上に好適な半導体メモリ回路に関するものである。
〔従来の技術〕
従来より、MOSトランジスタとバイポーラ・トランジ
スタとを組合せた高速化のためのメモリ回路が提案され
ている（例えば、特開昭55-129994号公報参照）。上記
のメモリ回路では、回路動作の高速化のために、バイポ
ーラ・トランジスタのエミッタフォロアとダイオードと
により、データ線対の電位をレベルシフトした後、バイ
ポーラ・トランジスタの差動増幅器に導き、データ線対
のメモリ情報を増幅して、これを検出している。また、
上記メモリ回路では、差動増幅器の定電流端子を複数個
共通の定電流源に接続し、情報を読み出すデータ線の電
位を、情報を読み出さないそれ以外のデータ線の電位よ
り高くし、この高電位のデータ線に接続された差動増幅
器にのみ定電流源から供給される電流を集中させ、これ
により情報の読み出しを行っている。
〔発明が解決しようとする問題点〕
しかし、上記公報記載のメモリ回路では、データ線電
位とワード線電位との関係において、メモリセルのノー
ド電位に及ぼす影響については考慮されていない。ま
た、データ線電位をレベルシフトした後、差動増幅器に
導いているが、レベルシフト用エミッタフォロアのエミ
ッタを複数個共通の定電流源に接続することが考慮され
ていない。さらに、データ線の負荷デバイスにはMOS・F
ETが用いられており、このMOS・FETのON/OFFにより情報
を読み出すデータ線の選択、書き込み時のデータ線負荷
が形成されているが、MOSFET以外の負荷デバイスが考慮
されていない。
このように、従来の技術では、メモリセル情報の読み
出し、書き込みの際のセル内のノード電位の変化につい
ては考慮されておらず、メモリセルの安定動作、特にα
線による情報破壊に対する強度に問題があった。
また、従来、センスアンプの差動増幅器を各データ線
に設けている。しかし、この配置では、メモリセル・マ
トリックスのセルピッチ内に収納することが難かしく、
かつセンスアンプの占有面積が増加するという問題もあ
った。
本発明の目的は、このような問題を改善し、高速動作
が可能で、かつ耐α線強度が大きく、チップ面積の小さ
な半導体メモリ回路を提供することにある。
〔問題点を解決するための手段〕
上記目的を達成するため、本発明の半導体メモリ回路
は、複数のワード線および複数のデータ線に接続された
複数のフリップフロップ型のメモリセルと、メモリセル
のトランジスタとデータ線に接続された負荷素子との導
電比によりメモリセル情報を検出する検出回路とを具備
してなり、上記負荷素子は、上記データ線と所定の動作
電位点との間に接続され、メモリセル情報の読み出し時
に上記データ線に上記動作電位点の電位よりも小さい電
位を供給するよう構成され、上記メモリセル情報の読み
出し時のワード線の電位を、データ線の電位にメモリセ
ルの情報伝達MOSトランジスタのしきい値電圧を加えた
電位より小さく設定し、メモリセルからデータ線を介し
て読み出された信号を差動増幅器のトランジスタのベー
スもしくはゲートに入力することに特徴がある。
〔作用〕
本発明においては、高速動作のために、データ線の負
荷にバイポーラ・トランジスタ等の高駆動能力を持つデ
バイスを用いて、書き込み状態から読み出し状態への復
帰を短時間で行い、また読み出し時には、ワード線電位
を２段階に切換えて、次のデータの読み出し時間に要す
る時間を短縮する。さらに、メモリセル情報の読み出し
時にメモリセルのノード電圧が変化しないようにし、書
き込み時にはメモリセルのノード電圧の差を十分大きく
することにより、耐α線強度を向上させ、またレベルシ
フト用エミッタフォロアのエミッタを複数個並列に接続
して、差動増幅器に導くこと、およびデータ線対にスイ
ッチ回路を設けて、このスイッチ回路の導通、非導通に
より増幅器を共用することにより、センスアンプの占有
面積を削減する。データ線電位VDとワード線電位VWとの
関係を、VW＜VD＋VTHに選定すると、メモリ情報の読み
出しにおいて、メモリセルの情報をデータ線対に伝達す
るMOS・FET（以下、FETを省略して記載する）２個のう
ち、１個は非導通となる。このため、メモリ情報の読み
出しにより実質的にメモリセル・ノード電位は変化せ
ず、メモリセルのノード対の電位差はメモリ読み出し前
と変わらず大きいままである。また、メモリセルへの情
報の書き込み時には、VW＞VD＋VTHにすることにより、
メモリセルのノード対の電位差を大きくすることができ
る。これにより、メモリセル・ノード対の電位差を大き
くして、α線照射による情報破壊強度を向上させる。
〔実施例〕
以下、本発明の実施例を、図面により詳細に説明す
る。
第１図は、本発明の一実施例を示す半導体メモリ回路
の構成図である。２点破線で囲まれたメモリセル101
は、NMOS102,103と抵抗104,105の各２個ずつで構成され
るフリップフロップ型のメモリ情報保持部と、メモリセ
ル101のノード106,107からデータ線110,111に接続され
たメモリ情報伝達用NMOS108,109により構成される。NMO
S108,109のゲートは、ワード線112に接続される。この
メモリセル101は、データ線対にｍ個配置され、メモリ
セル列を形成し、これを横方向にｎ個展開してｍ行ｎ列
のメモリセルアレーを構成する。データ線対110,111に
は、データ線対の電位を設定するための負荷MOS回路115
が接続されている。この回路は、PMOS121,123,125より
構成され、PMOS121,123のソースは接地されている。ま
た、PMOS121のゲートは、メモリ情報書き込み時に非導
通とする信号源に、PMOS123のゲート131は、負電源VEE
に接続され、常時導通状態にある。このように、２個の
PMOSによりデータ線負荷を構成すると、メモリ情報の書
き込み時に書き込み回路140のNMOS141,142によるデータ
線110,111の電位の引き下げが容易になるので、NMOS14
1,142のMOSを小さくできること、書き込み時の負荷PMOS
121を通る電流がないため、消費電力が下がること、お
よび情報を書き込まないデータ線の電位はPMOS123によ
り接地電位となるので、誤書き込みがないこと等の利点
がある。負荷MOS125は、メモリ情報を読み出さない全て
のデータ線に接地電位よりも低い電位を与えるためのも
ので、情報読み出しや書き込みを行うデータ線に接続さ
れたときには、非導通となる。
先ず、第１図のメモリ回路の情報読み出し動作を詳述
する。メモリセル101の情報を読み出すために、入力ア
ドレス信号151をデコーダ回路150が受けると、デコーダ
回路150はワード線112をVEEから0Vまで引き上げる。ワ
ード線112が0Vに引き上げられると、メモリセル101のノ
ードのうち電位の低いノードに接続されたNMOS108（こ
こでは、ノード106を低電位とする）が導通し、負荷回
路115,NMOS108,102を通してVEE端子171に電流が流れ、
データ線110の電位は0Vから負荷回路115による電圧降下
分だけ下った電位となる。一方、メモリセルのノード10
7の電位は0Vであり、データ線111の電位も0Vに近いの
で、NMOS109はワード線112の電位が引き上げられても非
導通の状態を保つ。従って、電流は流れず、負荷回路11
5によるデータ線111の電圧降下はない。データ線対110,
111の電位はそれぞれバイポーラ・トランジスタ145,146
のベースに接続される。これらのバイポーラ・トランジ
スタ145,146のエミッタは、共通データ線151,152に接続
される。これらの共通データ線151,152には、横に並ぶ
非選択のデータ線対に接続されたバイポーラ・トランジ
スタのエミッタも接続され、１対の定電流源147,148に
接続されている。ここで、データ線対の選択、非選択
は、負荷MOS121,125の切換えにより選択されたデータ線
の電位はほぼ0Vに、非選択のデータ線は0Vより低い正電
位、例えば−0.3V程度の電位を負荷MOS125のソース端子
127に供給することにより行われる。データ線111に接続
された負荷回路も、同じように動作する。このようにす
ると、選択されて高電位となったデーた線に接続された
バイポーラ・トランジスタにのみ電流が集中し、そのエ
ミッタの共通データ線151,152の電位はデータ線110,111
の電位からベース・エミッタ間電圧VBEだけ下った電位
となるので、データ線対110,111の電位差が共通データ
線151,152に伝達される。これらの共通データ線151,152
は、さらにバイポーラ・トランジスタ153,154のベース
に接続され、これらのエミッタは第２の共通データ線15
5,156に接続され、電位差が伝達された後、バイポーラ
の差動増幅器160に導かれて、センスアンプ出力バッフ
ァ回路167を経て出力端子180に取り出される。
次に、メモリ情報の書き込み動作を詳述する。
メモリセル101に情報を書き込むためには（ここで
は、ノード106を低電位、ノード107を高電位とする書き
込み動作を考える）、デコーダ回路150によりワード線1
12を引き上げて、書き込み状態を指示する▲▼信号
と列選択信号YDにより負荷MOS121,122を非導通とし、書
き込み用NMOS141,142のソースに負電位を与え、書き込
み信号Diとその逆相信号▲▼をNMOS141,142のゲー
ト116,117に供給すると、データ線110の電位はVEEに、
データ線111の電位は0Vになる。この状態では、伝達MOS
108が導通して、ノード106の電位は負電位VEEとなる。
一方、ノード107の電位はMOS109により引き上げられる
が、その値はワード線電位からMOS109のしきい電圧だけ
下った電位とデータ線111の電位のうちの低い方の電位
となる。すなわち、ワード線112の電位をデータ線111の
電位よりVTH以上高くとれば、ノード107の電位を0Vにす
ることも可能である。
このように、第１図においては、負荷回路115のMOSを
書き込み時に非導通とすることにより、メモリセル101
への情報書き込みを容易にし、かつワード線をデータ線
電位より高電位にすることにより、メモリセル101の高
電位側のノード電圧を十分高電位とし、低電位側のノー
ド電位を負電位VEEにすることができるので、書き込み
動作に伴うメモリセル101のノード間電位差の減少を防
ぐことができる。さらに、第１図においては、メモリ情
報の読み出し動作で、メモリセル101のノード間電位差
の減少はない。このため、メモリセル101の動作は、従
来の回路に比較して、ノード間電位差が大きい分だけ安
定する。この電位差の増加は、1Vにつき約１桁の耐α線
による誤動作発生率が改善される。
また、第１図においては、データ線対電位を高電位に
引き上げることにより、データ線対の電位差をバイポー
ラ・トランジスタ145,146のエミッタフォロア回路でエ
ミッタに伝達し、この情報をエミッタが複数個並列接続
された共通データ線151,152に導くことにより、選択さ
れたデータ線対110,111からの情報を共通データ線151,1
52に取り出している。また、エミッタを並列接続した共
通データ線を２段設けることにより、共通データ線151,
152および155,156の静電容量を小さくし、共通データ線
の応答速度を高めることができる。
第21図は、本発明における共通データ線の２段接続状
態を示す図である。例えば、256kビットのメモリでは、
データ線対は512対にもなり、これを共通データ線151,1
52に全てまとめて接続すると、その容量は20pFとなり、
この共通データ線の遅延時間が1.5nS程度に増加する。
これに対して、共通データ線を第21図に示すように、２
段に分割して、32対と16対にすれば、同じく共通データ
線の遅延時間はバイポーラ・トランジスタのエミッタ・
フォロア回路の遅延のみとなり、両者を合わせても0.7n
Sにまで低減することができる。第21図では、共通デー
タ線151,152に接続されているメモリセル例が32個、次
の共通データ線251,252に接続されているメモリセル列
が32個、・・・このようにして16ブロックが並列に配置
される。これら16ブロックは、それぞれバイポーラ・ト
ランジスタ対に接続され、これらのトランジスタ対の各
エミッタは１対の共通データ線155,156に接続され、こ
れらの共通データ線155,156には１個の差動増幅器160が
接続される。差動増幅器160からの出力は、センスアン
プ出力バッファ回路167を経て出力端子180に至る。
なお、このように、共通データ線対の数を増加する
と、定電流源147,148の電流がその数に比例して増加す
るが、この消費電力の増加は、第１共通データ線に情報
が伝達されないものには、定電流源を接続せず、かつ共
通データ線の電位を、信号を伝達している共通データ線
の電位より0.3V以上低い電位にして供給することにより
低減することも可能である。
第２図は、第１図のメモリ回路の情報読み出し、書き
込み動作における電位変化の状態を示すタイムチャート
である。先ず、メモリ情報の読み出し動作を詳述する。
アドレス入力151が切換った時刻をt0とすると、アド
レスバッファ回路とデコーダ回路150により、選択され
たワード線112の電位が約4nSだけ遅れた時刻のt1に上昇
する。ワード線112の電位が上昇すると、メモリセル101
内のNMOS108が導通し、データ線110の電位を引き下げ、
読み出し前の低電位であったデータ線111の電位は、負
荷回路115により引き上げられる。ここで、両データ線
が等電位となるまでに要する時間は、約0.5nS後の時刻t
2である。このデータ線対の電位は、共通データ線151,1
52に約0.3nS遅れて時刻t3に伝達され、第２共通データ
線155,156には0.3nS遅れて時刻t4に、差動増幅器160の
端子163,164には約0.5nS遅れて時刻t5に、さらに出力回
路167を経て出力端子180には、時刻t6に信号が出力され
る。このときの各端子の電位の概略値は、第２図で示し
た通りである。
次に、書き込み動作を詳述する。第２図において、時
刻t10で書き込みを指示する信号▲▼が下り、書き
込みデータDiが低電位になると、書き込み回路140のNMO
S142が導通し、端子149は低電位VEEであるため、データ
線111は低電位VEEとなり、NMOS109を通して端子107の電
位が引き下げられる。一方のデータ線110は0Vにあり、
メモリセル101のノード106はNMOS108により引き上げら
れ、そのノード107の電位はワード線電位からNMOS108の
しきい値電圧とデータ線110の電位のうち低い方の電位
となる。ここでは、ノード107の電位は0Vとなってい
る。このとき、共通データ線152の電位がデータ線111の
低下により大きく引き下げられるのを防ぐため、クラン
プ回路が設けられ、これにより一定値−0.5V以下に低下
しないように回路が構成される。また、出力端子180
は、書き込み状態の間、低電位の信号が出力されるよう
に、出力バッファ回路167が構成されている。ここで
は、これ以上の説明は省略する。
第３図は、本発明の他の実施例を示す負荷回路の構成
図である。この負荷回路では、第１図のPMOS121の代り
にバイポーラ・トランジスタ301とPMOS302,NMOS303が設
けられ、端子316には列選択信号YD、端子312には列選択
逆信号▲▼、端子314には正電位VCC、端子318には
負電位VEE、端子310には（VCC−1.1V）程度の電位VCC2
が接続され、端子320にはデータ線が接続される。
この負荷回路では、列選択信号が低電位となり、PMOS
302が導通してNMOS303,PMOS304が非導通のとき、端子32
0の電位は端子320に流れる電流をＩとすると、 を満足するV320によって与えられる（ここで、I0は定
数、ｑは電子の電荷、ｋはボルツマン定数,Tは温度であ
る）。
データ線に流れる電流は、選択されたメモリセルへの
電流と、データ線に接続されたバイポーラ・トランジス
タ145（第１図）のベース電流の和で与えられる。ここ
で、メモリセルへの電流は約50μＡ、ベース電流は約10
μＡであるため、データ線対には、それぞれ60μＡと10
μＡの電流が流れる。この結果、両負荷回路の端子電位
の差ΔＶは、上式より約45mVとなる。
この関係式から明らかなように、負荷回路に流れる電
流の比によりデータ線対電位差が定まり、かつ電流比が
２倍変化しても18mV程度の変化にとどまるので、この負
荷回路はデータ線振幅を小さくしても安定したデータ線
対の電位差を発生することができる。
また、この負荷回路を用いると、データ線対の電位差
を小さくできる外に、書き込み直後に低電位にあるデー
タ線電位をバイポーラ・トランジスタの大きな駆動能力
により短時間で高電位に引き上げることができる。
第４図は、本発明の他の実施例を示す書き込み回路の
構成図である。第１図では、書き込み回路140にNMOS14
1,142が設けられているが、第４図では、書き込み回路
のNMOS441,442のゲート447に列選択信号▲▼と書き
込み指示信号WEの積信号が供給され、端子445,446には
書き込みデータ信号Diとその逆信号▲▼が供給され
る。この書き込み回路は、第１図の回路に比べて、イン
バータが１個不要となり、回路が簡単となる。
第５図は、本発明のさらに他の実施例を示す書き込み
回路の構成図である。第５図においては、第４図のNMOS
441,442の駆動能力向上のために、バイポーラ・トラン
ジスタ501,502とNMOS503,504,505,506の複合回路により
構成し、端子511,512へは列選択信号▲▼と書き込
み表示信号WEとの積を入力し、端子509,510はデータ線
対に、またNMOS505,506のゲート507,508は高電位V
CCに、端子513,514は書き込みデータ線信号Diと逆信号
▲▼に、それぞれ接続される。この回路により、書
き込み回路の駆動能力が増し、書き込み時間は第４図の
回路に比べて約30％短縮される。
第６図は、本発明のさらに他の実施例を示す書き込み
回路の構成図である。第５図では、端子513,514に書き
込みデータ信号Di,▲▼を接続したが、第６図で
は、これに対応する端子613,614を負電位VEEに接続し、
NMOS603,604のゲートに列選択信号▲▼，書き込み
指示信号WE,書き込みデータ信号Diとで作成された▲
▼・WE・Diと▲▼・WE・▲▼の各信号を供給
している。この回路では、第５図の書き込み回路の負荷
駆動能力を損なうことなく、書き込みデータDi,▲
▼線の負荷容量を下げることが可能となり、Di,▲
▼発生回路が小型、低消費電力化できる。
第７図は、本発明の他の実施例を示すワード線ドライ
バ回路の構成図である。この回路では、書き込み指示信
号WEが高電位となり、信号WEとその逆信号▲▼がそ
れぞれPMOS711,712のゲート715,716に供給されると、ノ
ード717の電位は端子721から供給される電圧VCCより、
端子722から供給される電圧VCC7に切替えられる。
先ず、アドレス信号に対応したワード線選択信号が端
子701を低電位に下げると、PMOS702,708が導通し、バイ
ポーラ・ドランジスタ706が導通して、ワード線駆動端
子710の電位はノード717の電位に達する。ノード717の
電位は、書き込み指示信号WEにより切替えられ、書き込
み状態（▲▼が低電位のとき）では、VCCより高電
位のVCC7が）PMOS712により供給されるので、ワード線
はVCC7に保持される。ワード線が非選択状態となり、端
子701が高電位となると、PMOS702は非導通となり、NMOS
704が導通し、これによりバイポーラ・トランジタ707,N
MOS709が導通してワード線接続端子710は低電位VEEに下
がる。
次に、読み出し状態では、WE信号が低電位となるた
め、ノード717にはVCCが供給され、ワード線電位は選択
状態でVCCに、非選択状態ではVEEとなる。この回路にお
いては、第１図の動作で述べたように、書き込み時にメ
モリセルの高電位側ノード電位は、データ線電位VCCと
ワード線電位からMOS・FETのしきい値電圧VTHだけ下っ
た電位のうち低い電位に定まるので、同ノード電位をV
CCまで書き込みにより引き上げるためには、ワード線電
位VCC7をVCCよりVTH以上高くすればよい。このようにす
ることで、書き込み後にメモリセルの高電位ノードはV
CCとなり、メモリセル内のノード間電位差がVCCとなる
ため、メモリ情報の保持がより安定し、α線等の雑音に
対する強度が向上する。なお、ここで、端子731,732,73
3には、負電位VEEが供給されている。
第８図は、本発明のさらに他の実施例を示すワード線
ドライバ回路の構成図である。この回路では、ワード線
選択信号が端子801に入力され、この信号が非選択の高
電位VCCから選択電位VEEに下がるときには、出力端子82
0および端子821は低電位VEEにあるため、PMOS806は導通
しており、さらに端子801の電圧が下がるとともにPMOS8
02が導通するので、その電流はバイポーラ・トランジス
タ805に供給され、コレクタからエミッタに電流が流れ
て、出力端子820の電位は上昇する。出力端子820の電位
が上昇すると、PMOS811が非導通、NMOS812が導通して、
端子822の電位を引き下げ、次のインバータ回路を駆動
する。その結果、端子821の電位が上がるが、この電位
上昇までに約2nSの遅延がある。このため、出力端子電
位が上昇した2nS後に端子821の電位は上昇し、PMOS806,
804を非導通とするので、バイポーラ・トランジスタ805
が非導通となり、導通しているPMOS808,809を通して端
子831に接続されたVCC8電位に向って低下し、その電位
に保持される。次に、ワード線が非選択状態に移ると、
端子801の電位は低電位から高電位となる。その結果、P
MOS802,809が非導通、NMOS807が導通となるので、出力
端子820はVEEまで低下し、保持される。
一方、書き込み状態、つまり高電位の書き込み指示信
号WEが端子819に供給され、かつワード線が選択状態に
あるときには、PMOS808は非導通、NMOS815が導通し、端
子821の電位が低電位VEEとなりPMOS806が導通して、出
力端子820の電位がVCCからPMOS806,802を通した電流で
バイポーラ・トランジスタを導通し、VCCまで引き上げ
る。すなわち、書き込み状態では、出力端子820の電位
が高電位VCCに引き上げられると、その状態が保持され
て、ワード線は高電位のVCCに近い値に保たれる。この
回路においては、書き込み状態では、第７図の回路と同
じように、高電位にワード線が保持されるので、第１図
で述べたように、メモリ情報保持の安定化に効果がある
上に、読み出し状態では、ワード線電位が新しいデータ
を読み出すときに最初の2nSのみを高電位とし、データ
線が高速に応答するようにする。また、データ線が応答
した後はワード線を低電位とし、データ線対の電位差、
つまりデータ線のメモリ信号振幅を小さくして、次のデ
ータ線の応答を高速で行うように準備できる。さらに、
ここ回路では、読み出し時に、ワード線が低電位から高
電位に切替わった2nSの間のみ高電位となり、それ以
降、あるいは選択ワード線の切り替わらない場合には、
VCCより僅か低い電位VCC8に保持されるので、これによ
りメモリセル内の情報伝達MOS（例えば、第１図におけ
るMOS108,109）のゲート電位が低くなり、メモリセルへ
の電流が減少する。この結果、消費電力が減少するとい
う効果もある。
第９図は、第８図の回路の動作説明のための入力端子
の時間変化を示す図である。ここでは、入力端子801と
出力端子820の電位変化を、読み出しと書き込みに分け
て示している。入力端子801の電位は、0Vから−5Vまで0
nSから3nSの間に低下している。このとき、出力端子820
は0.5nSから上昇を始め、−0.5Vまで上昇した後、約2.5
nS保持され、その後、6nSまでにVCC8まで低下し、保持
されている。この状態は、読み出し状態、つまり書き込
み指示信号WEが低電位のときである。次に、書き込み状
態、つまり書き込み指示信号WEが高電位で、かつ入力端
子801が選択されて、高電位から低電位に下がった場合
を、第９図の15nS以降に示している。出力端子820の電
位は、VCCに上昇し、その後時間とともに僅かに低下し
ているが、ほぼ高電位に保持されていることがわかる。
第10図は、第８図のワード線ドライバ回路を用いたと
きの読み出し速度の改善を、データ線対間の電位差つま
りデータ線振幅との関係で示す図である。ここで遅延時
間とは、ワード線電位が上昇して（1/2）VEEに達した
後、ECL出力信号が出力されるまでの時間を示してい
る。また、データ線振幅は、負荷MOS（例えば、第１図
のMOS121）の大きさを変化させて行い、メモリセルは同
一としている。第10図から明らかなように、ワード線電
位を２値とする従来の回路に比べて、ワード線電位を３
値とする方が、データ線振幅が60mV以下のときに高速化
される。
第11図は、本発明の他の実施例を示すセンスアンプと
それ以降のデータ線信号処理回路の構成図である。第１
図のセンスアンプ144と同一のセンスアンプを用い、そ
のエミッタを共通データ線1451,1452に接続する。第１
図の共通データ線には定電流源が接続されているが、第
11図の回路では、定電流源として負電位VEEに接続され
たNMOS1423,1424、および抵抗1418,1419を用いている。
また、共通データ線1451,1452から信号を取り出さない
状態では、共通データ線1451,1452に一定の電位を供給
する電源端子1426と、それを切換えるPMOS1421,1422が
設けられている。ここで、端子1410,1411からデータ線
信号を読み出すには、定電流源として用いているNMOS14
23,1424を導通させ、これによりダイオード1461,1462を
導通させて、ダイオードのアノード端子の電位をカソー
ド端子に伝達し、これをバイポーラ・トランジスタ143
1,1433の差動増幅器のベースに導き、さらにその定電流
源であるNMOS1433をそのゲート電位を上昇させることに
より導通させると、その信号はバイポーラ・トランジス
タ1444,1445のエミッタ端子に導かれ、抵抗1449,1450の
電圧降下として検出され、次のセンスアンプ1454により
信号が出力端子1455に出力される。一方、共通データ線
1451,1452の信号を取り出さないときには、NMOS1423,14
24,1433は非導通とし、共通データ線信号が第２共通デ
ータ線1435,1436に伝わらないようにして、PMOS1421,14
22を導通させて共通データ線1451,1452を一定の電位に
保つようにする。端子1426から供給される一定電位に保
持されるので、次のデータ読み出し処理を高速に行える
ように準備を整えることができる。この共通データ線14
51,1452の情報が読み出されていない状態では、第２の
共通データ線1435,1436に接続された回路160と同種の回
路からの信号が端子1470に供給され、バイポーラ・トラ
ジスタ1444,1445のエミッタに導かれ、センスアンプ145
4に出力される。すなわち、メモリ情報の読み出し動作
中は、PMOS1421,1422により構成されたものと同種の定
電流源１個と、NMOS1433と抵抗1434により構成されたも
のと同種の差動増幅器の定電流源１個が動作するのみで
あるため、高速で低消費電力の信号検出回路を得ること
ができる。
第12図は、本発明のさらに他の実施例を示すセンスア
ンプとそれ以降の信号処理回路の構成図である。第１図
では、共通データ線に定電流源を常時接続していたが、
第12図の回路では、この定電流源をNMOS1523,1524と抵
抗1517,1518により構成し、共通データ線1510,1511から
データを読み出さないとき、つまり共通データ線1551,1
552に接続されタデータ線への負荷回路115（第１図参
照）からの供給電位が全て低くなり、共通データ線電位
が下った状態では、この定電流源をNMOS1523,1524によ
り遮断し、消費電力の削減を図っている。なお、NMOS15
23,1524を非導通とすると、共通データ線1551,1552の電
位が定まり難くなるので、PMOS1521,1522により端子152
6に接続された一定電位の電源電位を供給し、共通デー
タ線1551,1552を一定に保持する回路を設けている。こ
のようにすると、共通データ線1551,1552の定電流源
は、共通データ線にデータが読み出されているものに限
って定電流が流れるに過ぎないので、共通データ線155
1,1552が、例えば32対存在するときには、この回路を持
たない第１図の回路に比較して消費電力は1/32に減少す
る。
第13図は、本発明の他の実施例を示すメモリ回路の構
成図である。メモリセル1601,データ線負荷回路は、第
１図と同じ構成である。また、データ線信号検出回路
は、前述の特開昭55-12994号公報に記載されたメモリ回
路に類似している。しかし、第13図の回路では、抵抗16
63,1664、ダイオード1665の端子1687,1688,1689に正電
位VCC16を印加し、この正電位VCC16を第１図および上記
公報記載の回路で用いられる正電位VCCより高くしてい
る。このようにすると、データ線から差動増幅器入力の
間に、レベルシフト用のバイポーラ・トランンジスタが
不要となる。これにより、チップ面積の縮小、高速化が
達成される。
なお、第13図では、抵抗1681とNMOS1682とにより電流
源を構成しているが、抵抗1681を省き、NMOS1682のみに
より構成することも、また抵抗とNMOSとの接続を逆にす
ることも、可能である。また、端子1683,1691には、LSI
内部で発生させた電位を供給し、そ電位とNMOS1682を導
通させるゲート電位との差が電源電圧の変動の影響を受
け難いように端子1683の電位を設定し、より安定した電
流を供給することが望ましい。
第14図は、本発明のさらに他の実施例を示すセンスア
ンプの構成図である。第14図では、データ線対の現われ
る信号を検出するセンスアンプを、第１図のように、各
データ線対ごとに１対のセンスアンプ144を使用するこ
となく、上下２対のデータ線対1101,1102および1107,11
08に１対の入力を持つセンスアンプ1109を設け、このセ
ンスアンプ入力1105,1106にスイッチを付加して、デー
タを検出するデータ線対へセンスアンプの入力端子の接
続を切り換えて信号を検出している。これにより、セン
スアンプの個数は、データ線対の1/2となり、チップ面
積を低減でき、また従来と同数のセンスアンプを設けた
場合には、データ線対に接続されるメモリセル数が1/2
となり、長さも1/2となり、まだデータ線の静電容量も1
/2となるため、データ線の応答速度が速くなる。また、
第14図には、書き込み信号をデータ線対1101,1102,110
7,1108に伝達するスイッチ端子1103,1104が設けられて
おり、これらの端子に書き込みデータ信号Di,▲▼
が接続されており、データ書き込み信号WEが書き込み状
態にあるとき、これらの端子はデータ線対1101,1102あ
るいは1107,1108に接続するようにすれば、読み出し時
と同じように書き込み動作の高速化が可能となる。な
お、端子1103,1104には電源VEEを供給し、スイッチ信号
に書き込み信号とデータ信号Diとの積信号を用いること
もできる。
第15図は、本発明のさらに他の実施例を示すメモリ回
路の構成図である。第１図では、データ線負荷回路115
からデータ線に供給する電位を切り換えてデータ線の選
択、非選択動作を行っている。このようにすると、デー
タ線電位を共通データ線に伝達するためのセンスアンプ
を構成するバイポーラ・トランジスタ対145,146が各デ
ータ線対に１個必要となる。これに対して、第15図の回
路では、負荷回路のPMOS1223,1224,1221,1222からデー
タ線1210,1211へ供給する電位は、この回路で最も高い
正電位（ここでは、接地電位）を供給し、データ線の信
号の読み出しをＹスイッチを構成するPMOS1237,1238の
導通、非導通により行う。すなわち、メモリ情報を読み
出すデータ線のＹスイッチを導通させ、共通データ線12
51,1252に導き、これをバイポーラ・トランジスタ1245,
1246により検出している。これにより、共通データ線12
51,1252に１対のバイポーラ・トランジスタを設けるの
みで、メモリ情報を読み出すことができる。また、共通
データ線1251,1252へのメモリ情報が読み出されていな
いときには、この共通データ線電位を、PMOS1291,1292
を通して端子1289,1290に供給される電位とし、この電
位をデータ線電位1210,1211より約0.3V低い電位とする
ことによって、第１図の第２共通データ線1255,1256を
用いてメモリ情報を集め、差動増幅器に導くことができ
る。
このメモリ回路の情報書き込み動作は、端子1261,126
2に書き込み指示信号WEと書き込みデータ信号Diとの積W
E・Diと、Diの逆信号▲▼との積WE・▲▼とを
供給し、端子1231に接続されたデータ線選択信号YDをNM
OS1241,1242に供給し、WE・Di,WE・▲▼のうちの高
電位にあるNMOS1241または1242を導通させ、データ線電
位を引き下げることにより行う。ここでは、最も簡単な
データ線負荷回路、書き込み回路、差動増幅器について
述べたが、第１図に適用できる各種の回路を用いること
も可能である。
第16図は、第15図におけるデータ線スイッチ回路（Ｙ
スイッチ）の他の実施例を示す構成図である。前述のよ
うに、第15図のデータ線スイッチ1299は、PMOS1237,123
8の導通、非導通によりスイッチ動作を行っている。こ
のため、データ線や共通データ線の電位が下がり、低電
位VEEに近づくとPMOSの導電率が小さくなる。このた
め、書き込み信号をこのスイッチ回路を通して送る上で
障害となるので、書き込み回路を直接データ線に接続す
る必要がある。このようにすると、高速書き込みが行え
る利点があるが、その反面、書き込み回路の個数が増加
し、その占有面積の増加や回路が複雑になる等の欠点も
ある。第16図のスイッチ回路は、PMOS1303,1304とNMOS1
305,1306を並列接続し、互いのゲートに逆相の信号を入
れることによりスイッチングする回路である。これによ
り、データ線および共通データ線の電位にかかわらず、
このスイッチの導電率の変化が少なくなる。このため、
このスイッチ回路を通して、書き込み信号を送ることが
できるので、書き込み回路を共通データ線に接続し、こ
のスイッチを列選択信号YDにより導通させて、メモリセ
ルへの情報書き込みを行うことができる。これにより、
従来複雑であった書き込み回路を簡単にし、また書き込
み回路の占有面積を減少することができる。
第17図は、第15図におけるデータ線信号検出回路の変
形例を示す構成図である。第15図のデータ線信号検出回
路1250では、第２共通データ線1255,1256をバイポーラ
・トランジスタ1245,1246のエミッタに、それぞれ並列
接続することにより構成している。このようにすると、
共通データ線対1255,1256間の電位差、つまり信号振幅
が大きくなると、その寄生容量のために遅延時間が増加
するので、信号振幅を100mV以下に設定する必要があ
る。
第17図の回路では、第２共通データ線1755,1756の信
号を電流により伝えることにより、第２共通データ線の
信号振幅を30mV以下にし、寄生容量の影響をより軽減し
ている。また、この回路は、第11図、第13図の第２共通
データ線以降の信号検出回路と類似しており、これらの
回路の動作条件を適用することも可能である。しかし、
第17図の他の特徴は、共通データ線端子1751,1752の電
位をバイポーラ・トランジスタ1745,1746、ダイオード1
721,1722,1723,1724により約2.5Vレベルシフトした後、
差動増幅器のバイポーラ・トランジスタ1761,1762のベ
ースに導き、抵抗1771,1772の電圧降下として信号を検
出していることである。このように、レベルシフトを行
うことにより、抵抗1771,1772、ダイオードへの供給電
位を接地電位とすることが可能であり、第13図に比べる
と正電位の電源１個が削減できる利点がある。また、第
11図の回路では、バイポーラ・トランジスタがデータ線
と同数だけ必要であるが、第17図の回路では、共通デー
タ線１対につき１箇でよく、設計やレイアウトの自由度
も増加する利点がある。この他の動作は、既に述べた回
路と類似しているので、省略する。
第18図は、第15図におけるデータ線負荷回路の変形例
を示す構成図である。第15図のデータ線負荷回路1240の
PMOS1221,1222と同じ働きをする回路を、第18図に示し
ている。第15図の負荷回路に比べて素子数が増加してい
るが、バイポーラ・トランジスタの特質として、ベース
・エミッタ間電圧のばらつきが小さい。また、駆動能力
が大きいために、書き込み動作によりVEEまで下ったデ
ータ線電位を高速度で引き上げ、かつその設定電位のば
らつきが少ないので、データ線対電位差、つまりデータ
線信号振幅を小さくできる利点を持っている。ここで、
端子1801には、書き込み指示信号WEを供給し、書き込み
時にはバイポーラ・トランジスタ1803,1805、PMOS1807
を非導通として、書き込み時間を短縮できる点は第15図
の回路と同じである。この回路によれば、PMOS1807の導
電率により、データ線の信号振幅は次の関係式により与
えられる。そして、例えば、20mVの振幅を得るには、PM
OSの実効抵抗2KΩとすればよいことがわかる。
ここで、I1,I2はデータ線1811,1810に流れる電流で、
それぞれ50μA,10μＡとした。また、ＲはPMOSの実効抵
抗、ΔＶはデータ線対電位差、ｑは電子の電荷、ｋはボ
ルツマン定数、Ｔは絶対温度をそれぞれ示している。な
お、第18図では、バイポーラ・トランジスタ1803,1805
のベース電位を駆動するためにインバータ回路を通して
いるが、端子1801に逆信号を入れることにより、この組
合せを逆にして、PMOS1807をインバータを介して駆動す
ることも、さらにはそれぞれに信号を接続して制御する
ことも可能である。
第19図は、第13図の共通データ線以降のセンスアンプ
の変形例を示す構成図である。第13図では、共通データ
線１対に対して、センスアンプ、出力バッファ回路1667
の入力は１対となっている。このような回路構成では、
メモリセル数が増大して256kビット以上になると、共通
データ線に接続されるトランジスタ対1645,1646の数が5
00対にも達し、共通データ線の静電容量は20pFとなる。
このため、第16図の回路では、メモリ容量が大きくなる
と、共通データ線の応答速度が遅くなるという問題があ
る。第19図の回路は、この共通データ線の静電容量を低
減し、高速動作を行うために都合のよい回路となってい
る。すなわち、共通データ線を多分割化し、それぞれの
共通データ線にセンスアンプ1900とエミッタフォロア・
トランジスタ1913,1914を設け、それらのエミッタを第
２の共通データ線対1961,1962に接続することにより、
この問題を解決している。さらに、第２共通データ線19
61,1962へ所定の第１共通データ線信号（ここでは、端
子1901,1902からの入力を考える）を送り、それ以外の
信号を遮断する方法が示される。
トランジスタ1952,1954のベース1905,1906には、制御
端子1903,1904の信号を検出するための参照電位が供給
され、第１共通データ線からの信号端子1901,1902を第
２共通データ線1961,1962に伝送するときには、端子190
3,1904の電位を参照電位より低くすることにより、第16
図で説明したように、信号は出力端子1980まで伝送され
る。一方、第２共通データ線1961,1962に信号を送らな
いときには、端子1903,104の電位を参照電位より高く
し、定電流源1907,1908の電流を第１共通データ線から
引き抜き、抵抗1971,1972の電圧降下を増し、トランジ
スタ1913,1914を遮断状態とすることにより達成され
る。このような回路を共通データ線対にそれぞれ設け
て、トランジスタのエミッタを第２共通データ線1961,1
962に接続することにより、第１共通データ線のうち所
定の信号のみをアンプ1976に導くことができる。ここで
ダイオード1911,1912は、定電流源1907,1908を接続する
ことにより抵抗1971,1972の電位降下が増加し、トラン
ジスタ1974,1975が飽和することを防止するためのもの
で、回路を精密に設計すれば省くことも可能である。
この回路を使用することにより、第１共通データ線を
４個に分割すると、第１共通データ線の静電容量は約5p
Fとなり、応答速度は約４倍となり、メモリ回路のアク
セス時間に比べて無視できる速度になる。
第20図は、第19図におけるセンスアンプ変形例を示す
構成図である。第19図の破線で囲んだセンスアンプ回路
1900は、第20図に示す構成に置き換えることができる。
第19図では、第１共通データ線に接続する電流値をそれ
ぞれ所定の値に定め、これらの供給を端子1903,1904に
より制御している。このようにすると、端子1901,1902
の電流に対応した電位降下が抵抗1971,1972に生じるた
め、トランジスタ1974,1975が飽和し易く、このためク
ランプダイオードを設ける必要がある。
これに対して、第20図の回路では、差動増幅器のトラ
ンジスタ2051,2052のベースに第１共通データ線電位を
供給し、トランジスタ2074,2075に流れる電流を検出し
て、これに対応する電流を抵抗2071,2072に分流させる
回路である。ここで、端子2005には参照電位を、端子20
03には定電流源2007からトランジスタ対2051,2052への
供給を制御する信号が供給される。この回路において
は、トランジスタ2071,2072の飽和の心配はなくなるの
で、ダイオードを省くことができ、電流源が１個となる
等の効果がある。
第19図、第20図では、エミッタ・フォロアのトランジ
スタ1913,1914のベース電位を下げて信号の第２共通デ
ータ線1961,1962への伝送を遮断しているが、トランジ
スタ1913,1914のベース端子とトランジスタ1971,1972の
コレクタの間にMOS・FETを挿入し、このMOS・FETの導
通、非導通により信号の伝送を制御することも可能であ
る。このようにすると、定電流源1907,1908やその制御
回路が省ける利点がある。
第22図は、本発明の条件を満足させる素子の関係図で
ある。
各実施例で説明したように、本発明では、メモリ情報
読み出しにおいて、メモリセル内のノード電圧に変化を
引き起さないことを目標にしている。このために、デー
タ線電位に対してワード線の電位が、次の関係を満足す
ればよい。
「ワード線電位は、データ線電位にメモリセルの情報伝
達MOSのしきい電圧を加えた電位より小さい」 この条件を満足させる素子とメモリセル等の各部分回
路構成素子との関係をまとめると、第22図に示すように
なる。すなわち、実施例では、メモリセルは４個のNMOS
と２個の抵抗からなる構成について説明したが、この抵
抗をPMOSにすることも、またNMOSをPMOSに置き換えたメ
モリセルも、いずれも可能であることがわかる。
第23図は、第22図の素子の適用可能範囲をメモリ回路
に供給する電源電圧の条件から定めた図である。なお、
この電源には、LSI内部で発生するものも含まれる。
外部から供給される正の電位VCCより高電位の供給が
ない場合には、ワード線電位はVCCか、あるいはそれ以
下でなければならないことが示されている。また、ワー
ド線電位がVCCのときには、データ線負荷に用い得る素
子はPMOS、バイポーラ・トランジスタがあり、NMOSを用
いる場合には、メモリセル内の情報伝達用NMOSのしきい
電圧より小さいしきい電圧を持つNMOSであることが必要
である。これに対して、ワード線電位がVCCより低く設
定される場合には、NMOSのしきい電圧の制限はなくな
り、さらに接合型FETも適用可能となることがわかる。
さらに、データ線から共通データ線へのスイッチ回路に
は、ワード線電位がVCCとなる回路では制限が生じ、PMO
S,PMOSとNMOSの並列接続、もしくはスイッチ回路を使用
しない場合に限られる。また、センスアンプの回路形式
も同じ制限を受け、バイポーラ・トランジスタのエミッ
タフォロア回路、コモン・コレクタ回路もしくはCMOS,J
FETを用いた差動増幅器に限られることを示している。
これに対して、ワード線がVCCより低い場合には、Ｙス
イッチ、センスアンプともに全てのデバイスと回路を適
用し得ることを示している。
一方、VCCより高い正電位を供給する電源を設ける場
合には、データ線負荷、Ｙスイッチ、センスアンプ全て
に、全ての素子、回路を適用し得ることを示している。
また、第22図、第23図ともに、逆に負電位を供給する
回路形式も可能であって、これに対応してメモリセル等
の構成を逆極性の素子、例えばNMOSをPMOSとする等の可
能なことは勿論である。
〔発明の効果〕
以上説明したように、本発明によれば、ワード線電位
とデータ線電位との関係を、前者が後者にメモリセルの
情報伝達MOSのしきい電圧を加えた電位より小さいよう
に選定することにより、メモリ情報の読み出しに伴って
メモリセルのノード電位を変化させないようにすること
が可能であるので、メモリ情報の保持特性、特にα線に
よる情報破壊強度を大幅に改善することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す半導体メモリ回路の構
成図、第２図は第１図の回路の主要ノードの電位の時間
変化タイミングチャート、第３図から第20図までは本発
明の他の実施例を示す主要部分の回路構成図、第21図は
本発明の２段構成の共通データ線の接続図、第22図と第
23図は本発明に適用可能なデバイスとその適用条件を示
す図である。 101:メモリセル、144,160:センスアンプ、115:データ線
負荷回路、140:書き込み回路、150:ワード線デコード回
路、147,148,191,192,165:定電流源、167:センスアンプ
出力バッファ回路、112:ワード線、151,152:第１共通デ
ータ線、155,156:第２共通データ線対。
フロントページの続き (72)発明者 伊藤 清男 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭58−169958（ＪＰ，Ａ) 特開 昭59−37544（ＪＰ，Ａ) 特開 昭58−26392（ＪＰ，Ａ) 特開 昭60−28096（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】複数のワード線および複数のデータ線に接
    続された複数のフリップフロップ型のメモリセルと、 上記メモリセルのトランジスタと上記データ線に接続さ
    れた負荷素子との導電比によりメモリセル情報を検出す
    る検出回路とを具備してなり、 上記負荷素子は、上記データ線と所定の動作電位点との
    間に接続され、上記メモリセル情報の読み出し時に上記
    データ線に上記動作電位点の電位よりも小さい電位を供
    給するよう構成され、 上記メモリセル情報の読み出し時の上記ワード線の電位
    を、上記データ線の電位に上記メモリセルの情報伝達MO
    Sトランジスタのしきい値電圧を加えた電位より小さく
    設定し、 上記メモリセルから上記データ線を介して読み出された
    信号を差動増幅器のトランジスタのベースもしくはゲー
    トに入力することを特徴とする半導体メモリ回路。
  2. 【請求項２】上記データ線に接続された上記負荷素子は
    バイポーラトランジスタであり、上記データ線とこのデ
    ータ線と対を成すデータ線との間にMOSトランジスタの
    ソース・ドレイン経路が接続されてなることを特徴とす
    る特許請求の範囲第１項記載の半導体メモリ回路。
  3. 【請求項３】上記ワード線の電位は２段階に切り換えら
    れ、 上記メモリセルのトランジスタのしきい値電圧をVTHと
    すると、上記データ線の電位VDと上記ワード線の電位VW
    との関係を、読み出し時にはVW＜VD＋VTHに設定し、書
    き込み時にはVW＞VD＋VTHに設定したことを特徴とする
    特許請求の範囲第２項記載の半導体メモリ回路。
  4. 【請求項４】上記メモリセルへの情報の書き込み時の上
    記ワード線の電位は上記読み出し時の上記ワード線の電
    位より高い電位に設定されたことを特徴とする特許請求
    の範囲第１項記載の半導体メモリ回路。
  5. 【請求項５】上記データ線に接続された上記負荷素子は
    ソース・ドレイン経路が所定動作電位点と上記データ線
    との間に接続されたＰチャネルMOSトランジスタを含む
    ことを特徴とする特許請求の範囲第１項記載の半導体メ
    モリ回路。
  6. 【請求項６】上記メモリセルから読み出された上記信号
    は、ソース・ドレイン経路が上記データ線と上記差動増
    幅器の入力との間に並列接続されたＰチャネルMOSトラ
    ンジスタとＮチャネルMOSトランジスタとからなるデー
    タ線スイッチ回路を介して上記差動増幅器の上記入力に
    入力されることを特徴とする特許請求の範囲第１項記載
    の半導体メモリ回路。
  7. 【請求項７】複数のワード線および複数のデータ線に接
    続された複数のプリップフロップ型のメモリセルと、 上記メモリセルのトランジスタと上記データ線に接続さ
    れた負荷素子との導電比によりメモリセル情報を検出す
    る検出回路とを具備してなり、 上記メモリセル情報の読み出し時の上記ワード線の電位
    を、上記データ線の電位に上記メモリセルの情報伝達MO
    Sトランジスタのしきい値電圧を加えた電位より小さく
    設定し、 上記データ線にスイッチ回路を設け、該スイッチ回路の
    導通・非導通により差動増幅器を共用し、 上記スイッチ回路と上記差動増幅器とを、そのベースが
    上記スイッチ回路の出力に接続されそのエミッタが上記
    差動増幅器の入力に接続されたエミッタフォロワ回路に
    より接続したことを特徴とする半導体メモリ回路。
  8. 【請求項８】上記データ線に接続された上記負荷素子は
    バイポーラトランジスタであり、 上記ワード線の電位は２段階に切り換えられ、 上記メモリセルのトランジスタのしきい値電圧をVTHと
    すると、上記データ線の電位VDと上記ワード線の電位VW
    との関係を、読み出し時にはVW＜VD＋VTHに設定し、書
    き込み時にはVW＞VD＋VTHに設定したことを特徴とする
    特許請求の範囲第７項記載の半導体メモリ回路。
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