JPS58142416A - Ｍｏｓスタテイツク型ｒａｍ - Google Patents
Ｍｏｓスタテイツク型ｒａｍInfo
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- JPS58142416A JPS58142416A JP57024408A JP2440882A JPS58142416A JP S58142416 A JPS58142416 A JP S58142416A JP 57024408 A JP57024408 A JP 57024408A JP 2440882 A JP2440882 A JP 2440882A JP S58142416 A JPS58142416 A JP S58142416A
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- Japan
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- voltage
- level
- vth
- high level
- capacitor
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＭＯ８ＦＩＴ（Ｉｍ！縁ゲート麿電界効果
トランジスタ）で構成されたスタティック型ＲＡＭ（ラ
ンダム・アクセス・メモリ）に関する。
トランジスタ）で構成されたスタティック型ＲＡＭ（ラ
ンダム・アクセス・メモリ）に関する。
便米より、ＭＯ８スタティックｇＲＡＭ＃Ｃ用いられる
メモリセルとして１１１図及び第２図に示すような回路
か公知である。１１１２図のメモリセルでは、貴簡ＲＩ
−＃Ｒ１としてポリシリコーン高抵抗を用いている。
メモリセルとして１１１図及び第２図に示すような回路
か公知である。１１１２図のメモリセルでは、貴簡ＲＩ
−＃Ｒ１としてポリシリコーン高抵抗を用いている。
上記Ｍ０８スタティックＩＩＲＡＭｖ−おいて、その記
憶情報の大容量化のために、上記メモリセルの高集積化
、言い換えれば、メモリセルの占有面積の小型化が図ら
れている。この場合、メモリセルの面積減少に伴ない、
情報蓄積電荷重も減少してしまうため、耐ａｉ１強屓が
低下してしまうというＩｌｒたな間ｓｉか生じπ。
憶情報の大容量化のために、上記メモリセルの高集積化
、言い換えれば、メモリセルの占有面積の小型化が図ら
れている。この場合、メモリセルの面積減少に伴ない、
情報蓄積電荷重も減少してしまうため、耐ａｉ１強屓が
低下してしまうというＩｌｒたな間ｓｉか生じπ。
この発明の目的は、高集積化を図りつつ、耐αｉ１強屓
の改善上図つたＭＯＢスタティック型ＲＡＭ會提供する
ことにある。
の改善上図つたＭＯＢスタティック型ＲＡＭ會提供する
ことにある。
この発明の他の目的は、以下の説明及び図面から明らか
礼なるであろう。
礼なるであろう。
以下、この発ｆＩＡｔ実施例とともに静動に説明する。
第３ム図は、記慣答量が１６にビット、出力か１ビツト
のＭｏｌスタティック型ＲＡＭｆＩｉＩ！槓回路（以下
工０と称する）の内部御成を示している。
のＭｏｌスタティック型ＲＡＭｆＩｉＩ！槓回路（以下
工０と称する）の内部御成を示している。
１６にビットのメモリセルは、各々か１２８列（１９）
Ｘ３２行（カラＡ）＝４０９６ビツト（４にビット）の
配憧答量を持つ４つ＋２）−ｖ）＋３り、ｉＥ（メモリ
アレイＭ−ムＲＹＩ〜Ｍ−人ＲＹ４）から構成され、各
マトリクスはロウデコーダ１’Ｌ −ＤＯＩ’ｊの左右
に２つづつに分けて配置されている。
Ｘ３２行（カラＡ）＝４０９６ビツト（４にビット）の
配憧答量を持つ４つ＋２）−ｖ）＋３り、ｉＥ（メモリ
アレイＭ−ムＲＹＩ〜Ｍ−人ＲＹ４）から構成され、各
マトリクスはロウデコーダ１’Ｌ −ＤＯＩ’ｊの左右
に２つづつに分けて配置されている。
ａつ糸のアドレス選択ｉｌ（ワード１ｉＷＬｌ〜ＷＬ１
２８．ＷＲ１〜ＷＲ１２８）には、アドレス信号ム０−
Ａ１＋ムｌ、ムｌに基づいて得られる２”＝２５Ｍｔ）
のデコード出力信号かロウデコーダＲ−ＤＯＲより送出
される。
２８．ＷＲ１〜ＷＲ１２８）には、アドレス信号ム０−
Ａ１＋ムｌ、ムｌに基づいて得られる２”＝２５Ｍｔ）
のデコード出力信号かロウデコーダＲ−ＤＯＲより送出
される。
このように各マトリックスのメモリーＭ−（ＫＬはワー
ド壷ｗｒ、、ｉ〜ＷＬ １２８ 、ＷＲｌ〜ＷＲ１２８
のいずれか一本と後Ｋｍ明する相補データ一対Ｄ１１．
石１ｌ−Ｄ１３２．〒１３２のいずれかΩ揖とに接ａこ
れている。
ド壷ｗｒ、、ｉ〜ＷＬ １２８ 、ＷＲｌ〜ＷＲ１２８
のいずれか一本と後Ｋｍ明する相補データ一対Ｄ１１．
石１ｌ−Ｄ１３２．〒１３２のいずれかΩ揖とに接ａこ
れている。
アドレス信号ムＳ 、ム−は、４つのメモリマトリクス
のうち１つだけｔ−選択するために用いられる。選択さ
れｆｔ１つのメモリマトリクスにおいて１つのカラムｋ
ｉｓ択するためにアドレス信号ム１〜Ａ目か用いられる
。
のうち１つだけｔ−選択するために用いられる。選択さ
れｆｔ１つのメモリマトリクスにおいて１つのカラムｋ
ｉｓ択するためにアドレス信号ム１〜Ａ目か用いられる
。
メモリマトリクヌ遍択ｇ！ｉ号Ｇ８は上記アドレス信号
Ａｌ 、ム−に基づいて４つの組み合せに解続する。
Ａｌ 、ム−に基づいて４つの組み合せに解続する。
カラムデー−ダ０−ＤＯＲＩ〜０−１１０Ｒ４はそれぞ
れ上記アドレス信号Ａ１〜ＡＩ、に基ついて２１ ＝
３２通りのカラム選択相デコード出力ｏＩ号會徒供する
。
れ上記アドレス信号Ａ１〜ＡＩ、に基ついて２１ ＝
３２通りのカラム選択相デコード出力ｏＩ号會徒供する
。
読み出し時においてコモンデータ１対ＯＤＬ。
ＯＤＬはコモンデーメ瞭分割用トランジスタ（Ｑｌ。
イごとに４分割され、書き込み時においてコモンデータ
一対ＯＤＬ、ＯＤＬは共通に軸台される。
一対ＯＤＬ、ＯＤＬは共通に軸台される。
センスアンプ８Ａｌ、８ム２．８ム３Ｉ日Ａ４は上記分
割されるコモンデータ１対ＯＤ Ｌ 、 ＯＤＬに対応
してそれぞれ設けられている。
割されるコモンデータ１対ＯＤ Ｌ 、 ＯＤＬに対応
してそれぞれ設けられている。
この様にコモンデータ一対ＯＤＬ、ＯＤＪ：分側し、そ
れぞれにセンスアンプＳＡ１．Ｓム２゜ル悄＠読み出し
動作の＾連化を図ることにある。 ゛アドレス
バツファムＤ＋Ｂは１４の外地アドレス信号ムｂ〜ムＩ
Ｉからそれぞれ１４対の相補アドレスｍ号ＩＬｏ−＆ｔ
ｓｔ作成し、デコーダ回＊（Ｒ−ＤＯＲ，Ｃ−ＤＯＲ，
Ｇ８）に送出する。
れぞれにセンスアンプＳＡ１．Ｓム２゜ル悄＠読み出し
動作の＾連化を図ることにある。 ゛アドレス
バツファムＤ＋Ｂは１４の外地アドレス信号ムｂ〜ムＩ
Ｉからそれぞれ１４対の相補アドレスｍ号ＩＬｏ−＆ｔ
ｓｔ作成し、デコーダ回＊（Ｒ−ＤＯＲ，Ｃ−ＤＯＲ，
Ｇ８）に送出する。
内部制−傷号発生回路００Ｍ−ＧＩＣは２つの外（ライ
トイネーブル信号）を受けて、ＱＳＩ（０ウデコ一ダ制
御信号）、Ｂム０（センスアンプ制Ｈ信＠ ） 、 ｗ
ｅ （書き込み制＃Ｍ号）、ＶＯＣ（データ出力バラ
フッ制ａｍ号）ＤＩＣ（データ人カパツファ制鉤信号）
等ｋｆｌ出する。
トイネーブル信号）を受けて、ＱＳＩ（０ウデコ一ダ制
御信号）、Ｂム０（センスアンプ制Ｈ信＠ ） 、 ｗ
ｅ （書き込み制＃Ｍ号）、ＶＯＣ（データ出力バラ
フッ制ａｍ号）ＤＩＣ（データ人カパツファ制鉤信号）
等ｋｆｌ出する。
この爽１＋９１では、ａ−によるンフトエラ一対策。
言い換えるならば耐ａ−強度同上のために、外部電源電
圧供給端子からの電圧Ｖ。ｏ上受けて、これｔ昇圧する
昇圧回路が設けられている。この外圧回路で昇圧した電
圧Ｖ。。′は１上記メモリセルへの電伽電圧として用い
る。
圧供給端子からの電圧Ｖ。ｏ上受けて、これｔ昇圧する
昇圧回路が設けられている。この外圧回路で昇圧した電
圧Ｖ。。′は１上記メモリセルへの電伽電圧として用い
る。
１１Ｌ３ｈｉ示す５−ＲＡＭ工ａｖｕｏ路動作ｔ−ＩＥ
３Ｂ図のタイミング図に従って説明する。
３Ｂ図のタイミング図に従って説明する。
このＩＣにおける全ての動作つまりアドレス設′ 定
動作、読み出し動作、臀呑込み動作は一方の外部制御信
号Ｏ８かロウレベルの期間のみ行なわれる。この際他方
の外部制御信号ＷＥか／Ｓイレベルならば読み出し動作
全行ない、ロウレベルならば書き込み動作を行なう。
動作、読み出し動作、臀呑込み動作は一方の外部制御信
号Ｏ８かロウレベルの期間のみ行なわれる。この際他方
の外部制御信号ＷＥか／Ｓイレベルならば読み出し動作
全行ない、ロウレベルならば書き込み動作を行なう。
まずアドレス設定動作および読み出し動作について説明
する。
する。
アドレス設定動作は、′外部制御信号ａＳかロウレベル
である場合、この期間に印加されたアドレス信号に基づ
いて常に行なわれる。逆に外部制御信号０８ｔ−ハイレ
夜゛ルにしておくことによって、不確定なアドレス信号
に基づくアドレス設定動作および読み出し動作を防止で
きる。
である場合、この期間に印加されたアドレス信号に基づ
いて常に行なわれる。逆に外部制御信号０８ｔ−ハイレ
夜゛ルにしておくことによって、不確定なアドレス信号
に基づくアドレス設定動作および読み出し動作を防止で
きる。
外部制御信号ｃ８かロウレベルになると、ロウデコーダ
Ｒ−ＤＯＲはこの信号に同期したハイレベルの内部制御
信号０８１ｔ−受けて動作を開始する。上記ロウデコー
ダ（兼ワードドライバ）Ｒ−ＤＯＲは８４１Ｉ類の相補
対アドレス信号ａ・〜ａ５＋ａ＋＊ ｌ ！ＬＳＩ 管
解読して１つのワード＋１ｉｋ−選択し、こｎｋハイレ
ベルに駆動する。
Ｒ−ＤＯＲはこの信号に同期したハイレベルの内部制御
信号０８１ｔ−受けて動作を開始する。上記ロウデコー
ダ（兼ワードドライバ）Ｒ−ＤＯＲは８４１Ｉ類の相補
対アドレス信号ａ・〜ａ５＋ａ＋＊ ｌ ！ＬＳＩ 管
解読して１つのワード＋１ｉｋ−選択し、こｎｋハイレ
ベルに駆動する。
一方、４つのメモリアレイ翼−ムＲＹＩ〜Ｍ−ムＲＹ４
のうちいずれか１つかメモリアレイ選択信号ｍ１〜ｍ４
によって選択され、選択された１つのメモリアレイ（？
ＩえばＭ−ムＲＹＩ）中の１つの相捕データ１対（ガえ
ばＤＩＬ 、Ｄｌｌ ）かカラムデコーダ（ガえば０−
ＤＯＲＩ）によって選択される。
のうちいずれか１つかメモリアレイ選択信号ｍ１〜ｍ４
によって選択され、選択された１つのメモリアレイ（？
ＩえばＭ−ムＲＹＩ）中の１つの相捕データ１対（ガえ
ばＤＩＬ 、Ｄｌｌ ）かカラムデコーダ（ガえば０−
ＤＯＲＩ）によって選択される。
この徐にして１つのメモリセルか選択（アドレス設定）
される。
される。
アドレス設定動作によって選択されたメモリセルの情報
は分割されたコモンデータ融封のうちの１つに送出され
センスアンプ（Ｍえば８ムｌ）で増幅される。
は分割されたコモンデータ融封のうちの１つに送出され
センスアンプ（Ｍえば８ムｌ）で増幅される。
この場合、４つのセンスアンプ８ム１，８ム２゜８ム３
．８ム４のうちいずれか１つかメモリアレイ選択信号ｍ
１〜ｍ４によって選択され、選択され７ｔ１つのセンス
アンプのみかハイレベルの内部側Ｎｍ＋１ＪＢＡＯｋ受
けている期間動作する。
．８ム４のうちいずれか１つかメモリアレイ選択信号ｍ
１〜ｍ４によって選択され、選択され７ｔ１つのセンス
アンプのみかハイレベルの内部側Ｎｍ＋１ＪＢＡＯｋ受
けている期間動作する。
この僚に４つのセンスアンプ８ム１，８ム２゜８ム３．
８ム４のうちｉＩ！朗する必要のない３つのセンスアン
プ１非動作状態とすること罠より低消費電力化を図るこ
とかできる。上記非動作状態の３つのセンスアンプの出
力はハイインピーダンス（フローティング）状態とされ
る。
８ム４のうちｉＩ！朗する必要のない３つのセンスアン
プ１非動作状態とすること罠より低消費電力化を図るこ
とかできる。上記非動作状態の３つのセンスアンプの出
力はハイインピーダンス（フローティング）状態とされ
る。
センスアンプの出力信号はデータ出カバソファＤＯＢに
より増幅され、出力デー４Ｄｏｕｔとして工０外部に送
出される。
より増幅され、出力デー４Ｄｏｕｔとして工０外部に送
出される。
上記データ出力バツファＤＯＢｆｉ／Ｓイレベルの制御
信号ＤｏＯｔ−受けている期間動作する、。
信号ＤｏＯｔ−受けている期間動作する、。
次に書き込み動作について説明する。
外部制御信号Ｗ］］！がロウレベルになると、これに同
期し九へイレベルの制御信号ｗｅがコモンデータ蘇分割
用トランジスタ（Ｑ＋ 、Ｑｚ ：・・・・・・：
Ｑ４１Ｑ＋４）に印加場れ、コモンデータ線対ＯＤＬ。
期し九へイレベルの制御信号ｗｅがコモンデータ蘇分割
用トランジスタ（Ｑ＋ 、Ｑｚ ：・・・・・・：
Ｑ４１Ｑ＋４）に印加場れ、コモンデータ線対ＯＤＬ。
ＯＤＬか共通ＶｃＮ合される。
一方、データ人力バッファＤより［、ロウレベルの制御
信号り工０會受けている期間、工０外部合されたコモン
データ融封ＯＤＬ 、ＯＤＬに送出する。
信号り工０會受けている期間、工０外部合されたコモン
データ融封ＯＤＬ 、ＯＤＬに送出する。
上記コモンデータ森対ＯＤＬ、ＯＤＬ上の人力データ信
号は、アドレス設定動作によって定められたメモリセル
Ｍ−ＯＸＬに書き込まれる。
号は、アドレス設定動作によって定められたメモリセル
Ｍ−ＯＸＬに書き込まれる。
駆４図には、上記昇圧回路の一実施例の回路図か示され
ている。
ている。
ｌ＃に制限されないが、この実施ガでは、昇圧１路は、
次の各回路により構成されている。
次の各回路により構成されている。
発条回路０８０は、互いに逆相のメイミングノくルスφ
、φ【形成する。上記タイミングパルスφは、ＭＯ８７
ＩＴＧＬテのゲートと、躯動用インバータエＶの人力に
印加されている。このインバータＩＴの出力と、電源電
圧ｖ０゜との間には、上記ＭＯ８ＦＩＣ！Ｑｙｔ（Ｎ、
てコンデンサ０烏か設けられている。
、φ【形成する。上記タイミングパルスφは、ＭＯ８７
ＩＴＧＬテのゲートと、躯動用インバータエＶの人力に
印加されている。このインバータＩＴの出力と、電源電
圧ｖ０゜との間には、上記ＭＯ８ＦＩＣ！Ｑｙｔ（Ｎ、
てコンデンサ０烏か設けられている。
また、上記タイミング信号φは、レベルシフト回路ＬＢ
によって、約２Ｖ０゜レベルの信号にレベルアップされ
て、ＭＯ８Ｆ１１！ＴＱ、のゲートに印加されている。
によって、約２Ｖ０゜レベルの信号にレベルアップされ
て、ＭＯ８Ｆ１１！ＴＱ、のゲートに印加されている。
このＭＯ８１Ｐ］ＣＴＱ＠は、上記ＭＯ８ＦＩＴＱ、と
コンデンサ０１との接続端と昇圧電圧端子ｖ０゜′との
閾に設けられている。この昇圧電圧端子ｖ０゜′と接鳩
電位関にはコンデンサＯＩか設けられている。
コンデンサ０１との接続端と昇圧電圧端子ｖ０゜′との
閾に設けられている。この昇圧電圧端子ｖ０゜′と接鳩
電位関にはコンデンサＯＩか設けられている。
この昇圧回路の動作上第５図の波形図に従って説明する
。
。
タイミング信号φかハイレベル（ｖｏ。）のトｔにＭＯ
８ＦＩＩＩＴＱ、かオンしている。また、インパータエ
ｖの出カバロウレベル（０ボルト）になっている。した
かって、コンデンサ０蟲には上記電源電圧ｖ０゜によっ
てチャージアップされ、約ｖ０゜−ｖｔｈのレベルとな
る。
８ＦＩＩＩＴＱ、かオンしている。また、インパータエ
ｖの出カバロウレベル（０ボルト）になっている。した
かって、コンデンサ０蟲には上記電源電圧ｖ０゜によっ
てチャージアップされ、約ｖ０゜−ｖｔｈのレベルとな
る。
次に、タイミングパルスφかロウレベル、タイミングパ
ルスφかハイレベルになると、ＭＯ日ＩＩＣＴＱｙかオ
フしてＭＯ８ＦＩＩ！ＴＱｓかオンする。
ルスφかハイレベルになると、ＭＯ日ＩＩＣＴＱｙかオ
フしてＭＯ８ＦＩＩ！ＴＱｓかオンする。
このとき、インバータエｖの出力レベルは、ハイレベル
となるので、コンデンサＯ，の電圧Ｖｌは、約２７０゜
−ｖｔｈの高レベルに持ち上げられる。
となるので、コンデンサＯ，の電圧Ｖｌは、約２７０゜
−ｖｔｈの高レベルに持ち上げられる。
したかつて、上記電圧Ｖ、でコンデンサＣ■かチャージ
アップきれる。
アップきれる。
以上の動作の繰９返しにより、上記昇圧電圧端子Ｖ。。
′の電圧は、約２（ｖｏ。−ｖｔｈ ）に１で昇圧され
ることＫなる。こζで、ｖｔｈは、Ｍ０８１ＦＫＴＱ、
、Ｑ−のしｌい値電圧である。
ることＫなる。こζで、ｖｔｈは、Ｍ０８１ＦＫＴＱ、
、Ｑ−のしｌい値電圧である。
この実施ガでは、この昇圧電圧Ｖ。。′によって。
第１図又は第２図に示すようなメモリセルが動作してい
るものである。今、上記メモリセルのＭ０８ＦＩＴＱ、
がオンし、ＭＯ８Ｐ］ＩＩＴＧｌ、かオフしている場合
、オフしているＭＯ８ＦＩＴＱ、のドレイン電圧（ＭＯ
１３１ＦＩＴＱ、のゲート電圧２ｆ）１ ハイレベルと
なる。とのハイレベルは、上記電鍵電圧ｖ０゜′に従つ
７ｔ１％６図に点−で示すようなハイレベルｖＨ′であ
る。したかって、同図に示すよ５に、１ｌｌｉ粒子入射
があっても、上記ハイレベルＶＨ’には、ＭＯＩ９ＰＩ
ｌｌＴＱ、のロジツクスレッショルド罵圧Ｖ、に対して
十分なマージンかあるｘめ、耐ａａｌｉｌＩｊｉｒｌＩ
Ｌノ同上か図られる。
るものである。今、上記メモリセルのＭ０８ＦＩＴＱ、
がオンし、ＭＯ８Ｐ］ＩＩＴＧｌ、かオフしている場合
、オフしているＭＯ８ＦＩＴＱ、のドレイン電圧（ＭＯ
１３１ＦＩＴＱ、のゲート電圧２ｆ）１ ハイレベルと
なる。とのハイレベルは、上記電鍵電圧ｖ０゜′に従つ
７ｔ１％６図に点−で示すようなハイレベルｖＨ′であ
る。したかって、同図に示すよ５に、１ｌｌｉ粒子入射
があっても、上記ハイレベルＶＨ’には、ＭＯＩ９ＰＩ
ｌｌＴＱ、のロジツクスレッショルド罵圧Ｖ、に対して
十分なマージンかあるｘめ、耐ａａｌｉｌＩｊｉｒｌＩ
Ｌノ同上か図られる。
ちなみに％纂６図において、従来の電源電圧Ｖ による
ハイレベルｖＨか夷−で示されてお９、Ｑ 上記ａ―によって、ハイレベルＶヨかロジックヌレツシ
ョルド電圧以下になると、ＭＯＢＩＭＴｑＩがオフして
しまうため、ソフトエラーの原因となるものである。
ハイレベルｖＨか夷−で示されてお９、Ｑ 上記ａ―によって、ハイレベルＶヨかロジックヌレツシ
ョルド電圧以下になると、ＭＯＢＩＭＴｑＩがオフして
しまうため、ソフトエラーの原因となるものである。
この実施ガでは、メモリセルの保持レベルか高（なって
いるので、読み出し速匿の高速化を図る上で便利である
。すなわち、ワード＊Ｗｃ１）選択レベルｔブートヌト
ラップ回路等により電鍵電圧ｖ０゜以上のハイレベルに
すれば、高い電圧がデータＩｉｐ又はＤに読みｄ丁こと
かできる。
いるので、読み出し速匿の高速化を図る上で便利である
。すなわち、ワード＊Ｗｃ１）選択レベルｔブートヌト
ラップ回路等により電鍵電圧ｖ０゜以上のハイレベルに
すれば、高い電圧がデータＩｉｐ又はＤに読みｄ丁こと
かできる。
この発明は、前記実施例に限定嘔れない。
昇圧回路の具体的構成は、極々変形できるものである。
この場合、タイミング信号は、常時出力場れているシス
テムクロックを用いるものとしてもよい。−１ また、ＭＯ８スタティックＩＪＲＡＭの構成は、種々の
実施形動を採ることかできるものでらる。
テムクロックを用いるものとしてもよい。−１ また、ＭＯ８スタティックＩＪＲＡＭの構成は、種々の
実施形動を採ることかできるものでらる。
８１１図、第２図は、それぞれ公仰のメモリセルの一ガ
を示す回路図、＠３ム図は、この発明の一実ｍ１ｎｅ示
すブロック図、纂３Ｂ図は、そのタイ ｊ゛
１・；イング図、第４図は、この発明に用
いられる昇圧 研回路の一実施ｆ１ｔ−示す回路
図、第５図は、そのタイばング図、第６図は、ａ＠に対
するメモリ保持電圧の変化の一例？示す波形図でめる。 第 １ 図 第３５ ＜ｆＥＡＤｃとＣＬＥン ＜Ｗ／？ＩＩＥＣＹＣＩＥン
を示す回路図、＠３ム図は、この発明の一実ｍ１ｎｅ示
すブロック図、纂３Ｂ図は、そのタイ ｊ゛
１・；イング図、第４図は、この発明に用
いられる昇圧 研回路の一実施ｆ１ｔ−示す回路
図、第５図は、そのタイばング図、第６図は、ａ＠に対
するメモリ保持電圧の変化の一例？示す波形図でめる。 第 １ 図 第３５ ＜ｆＥＡＤｃとＣＬＥン ＜Ｗ／？ＩＩＥＣＹＣＩＥン
Claims (1)
- 【特許請求の範囲】 １、外部亀運電圧供給端子からの電圧ｖ０゜を受けて、
この電圧ｖ０゜１９大きな電圧ｖ０゜′を形成してメモ
リセルへの電−電圧として供給する電圧変換回路ｔＰ３
ｍすることｔ％黴とするＭｏｌスタティック＃ＲＡＭ０ ２、上記電圧変換回路は、ブートストラップ効果ｔＰ、
＋ａ用した倍電圧発生回路であることｔ−特徴とする特
許請求の範囲纂１項記載のＭｏ１ｌスタティック＠ＲＡ
Ｍ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024408A JPS58142416A (ja) | 1982-02-19 | 1982-02-19 | Ｍｏｓスタテイツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024408A JPS58142416A (ja) | 1982-02-19 | 1982-02-19 | Ｍｏｓスタテイツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58142416A true JPS58142416A (ja) | 1983-08-24 |
Family
ID=12137337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57024408A Pending JPS58142416A (ja) | 1982-02-19 | 1982-02-19 | Ｍｏｓスタテイツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142416A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805152A (en) * | 1987-09-03 | 1989-02-14 | National Semiconductor Corporation | Refresh cell for a random access memory |
| US4866673A (en) * | 1986-04-17 | 1989-09-12 | Hitachi, Ltd. | BI-MOS semiconductor memory having high soft error immunity |
| EP0404125A2 (en) * | 1989-06-20 | 1990-12-27 | Nec Corporation | Booster circuit |
| JP2008058231A (ja) * | 2006-09-01 | 2008-03-13 | Denso Corp | 液面検出装置 |
| JP4860465B2 (ja) * | 2003-02-26 | 2012-01-25 | デケル マホ プフロンテン ゲーエムベーハー | 工作機械の作業区域の保護カバー |
-
1982
- 1982-02-19 JP JP57024408A patent/JPS58142416A/ja active Pending
Cited By (5)
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