JP2000021166A - 昇圧回路 - Google Patents

Abstract

(57)【要約】 【課題】 比較的容易にその供給効率を向上しうるワー
ド線選択電圧発生回路等の昇圧回路を実現して、ワード
線選択電圧発生回路を含むダイナミック型ＲＡＭ等の低
消費電力化を図り、その特に低電圧側での動作マージン
を高める。 【解決手段】 ポンプ容量Ｃ４を用いたワード線選択電
圧発生回路ＶＰＰＧ等の昇圧回路を内蔵するダイナミッ
ク型ＲＡＭ等において、その出力ノード側つまりワード
線選択電圧供給ノードＶＰＰ側の電極が例えば電源電圧
ＶＤＤのような正電位にプリチャージされるポンプ容量
Ｃ４の反対側の電極を、例えば基板電圧の生成過程で生
成される内部電圧ＶＢＯのような負電位にプリチャージ
した後、電源電圧ＶＤＤのような正電位に変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は昇圧回路に関し、
例えば、ダイナミック型ＲＡＭ（ランダムアクセスメモ
リ）等に内蔵されるワード線選択電圧発生回路ならびに
その低消費電力化及び動作マージンの向上に利用して特
に有効な技術に関する。

【０００２】

【従来の技術】直交して配置されるワード線及びビット
線と、これらのワード線及びビット線の交点に格子配列
されそれぞれ情報蓄積キャパシタ及びアドレス選択ＭＯ
ＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。
この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界
効果トランジスタの総称とする）からなる多数のダイナ
ミック型メモリセルとを含むメモリアレイをその基本構
成要素とするダイナミック型ＲＡＭ等のメモリ集積回路
装置がある。これらのダイナミック型ＲＡＭ等では、ワ
ード線の選択レベルとして、メモリセルに書き込まれる
記憶データのハイレベルより少なくともアドレス選択Ｍ
ＯＳＦＥＴのしきい値電圧分以上高いワード線選択電圧
ＶＰＰが用いられることが多く、ダイナミック型ＲＡＭ
等には、外部供給される電源電圧ＶＤＤをもとにワード
線選択電圧ＶＰＰを生成するワード線選択電圧発生回路
を含む内部電圧発生回路が設けられる。

【０００３】一方、近年における半導体集積回路の微細
化・高集積化技術の進歩は著しく、ダイナミック型ＲＡ
Ｍ等もその恩恵を受けて大規模化・大容量化の一途にあ
る。また、微細化にともなうＭＯＳＦＥＴ等の耐圧破壊
を防止し、大規模化にともなうダイナミック型ＲＡＭ等
の消費電力の増大を抑制する意味合いから、動作電源の
低電圧化が進みつつあり、電源電圧ＶＤＤの絶対値は、
例えば２．５Ｖ（ボルト）程度に圧縮されつつある。さ
らに、動作電源の低電圧化が進むダイナミック型ＲＡＭ
等において、ワード線選択電圧ＶＰＰを効率よく生成す
る一つの手段として、ポンプ容量を用いた昇圧回路が知
られている。

【０００４】

【発明が解決しようとする課題】ダイナミック型ＲＡＭ
等のワード線選択電圧ＶＰＰは、その電位が、メモリセ
ルの例えば論理“１”の保持データに対応する電源電圧
ＶＤＤのようなハイレベルより少なくともアドレス選択
ＭＯＳＦＥＴのしきい値電圧分以上高いことが必要とさ
れる。しかし、ダイナミック型ＲＡＭ等の微細化・高集
積化が進み、その動作電源の低電圧化が進みつつある中
でも、ＭＯＳＦＥＴのスケーリングに比べてそのしきい
値電圧は思ったほど小さくならず、ワード線選択電圧Ｖ
ＰＰの電位は、例えば電源電圧ＶＤＤの２倍つまり２Ｖ
ＤＤに近づきつつある。

【０００５】周知のように、ポンプ容量を用いた昇圧回
路では、ポンプ容量のワード線選択電圧供給ノード側の
電極が例えば電源電圧ＶＤＤにプリチャージされる。ま
た、その反対側の電極は、接地電位ＶＳＳつまり０Ｖに
プリチャージされた後、電源電圧ＶＤＤに変化され、こ
れを受けてそのワード線選択電圧供給ノード側の電極が
電源電圧ＶＤＤの２倍つまり２ＶＤＤのような高電圧に
ブーストされる。この高電圧は、レベルセンサによりそ
の電位が制御され、これによってワード線選択電圧ＶＰ
Ｐの電位が所望の電位ＶＰＰに設定される。昇圧回路の
供給効率は、高電圧２ＶＤＤとワード線選択電圧ＶＰＰ
の電位ＶＰＰの比つまり２ＶＤＤ／ＶＰＰが大きくなる
ほど大きくなり、その供給能力も増大する。

【０００６】ところが、ダイナミック型ＲＡＭ等の動作
電源の低電圧化が進む中、上記のように、メモリセルの
アドレス選択ＭＯＳＦＥＴのしきい値電圧は思ったほど
小さくならず、ポンプ容量のブースト作用により得られ
る高電圧２ＶＤＤとワード線選択電圧ＶＰＰの電位ＶＰ
Ｐの比は小さくなる一方である。この結果、昇圧回路つ
まりワード線選択電圧発生回路の供給効率が低下して、
ダイナミック型ＲＡＭ等の消費電力が増大するととも
に、特に電源電圧ＶＤＤの許容最小電圧側への変動時に
おいてダイナミック型ＲＡＭの動作マージンが低下す
る。

【０００７】この発明の目的は、比較的容易にその供給
効率を向上しうるワード線選択電圧発生回路等の昇圧回
路を実現することにある。この発明の他の目的は、ワー
ド線選択電圧発生回路等の昇圧回路を内蔵するダイナミ
ック型ＲＡＭ等の低消費電力化を図り、その特に低電圧
側での動作マージンを高めることにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ポンプ容量を用いたワード線
選択電圧発生回路等の昇圧回路を内蔵するダイナミック
型ＲＡＭ等において、その出力ノード側つまりワード線
選択電圧供給ノード側の電極が例えば電源電圧のような
正電位にプリチャージされるポンプ容量の反対側の電極
を、例えば基板電圧の生成過程で生成される所定の負電
位にプリチャージした後、上記正電位に変化させる。

【００１０】上記手段によれば、ポンプ容量のブースト
作用により得られる高電圧の絶対値を負電位の絶対値分
だけ大きくし、高電圧の絶対値とワード線選択電圧の所
要電位の絶対値との比を大きくして、ワード線選択電圧
発生回路等の供給効率を大きくし、その供給能力を高め
ることができる。この結果、ワード線選択電圧発生回路
を内蔵するダイナミック型ＲＡＭ等の低消費電力化を図
ることができるとともに、その特に低電圧側での動作マ
ージンを高めることができる。

【００１１】

【発明の実施の形態】図１には、この発明が適用された
ワード線選択電圧発生回路ＶＰＰＧ（昇圧回路）を含む
内部電圧発生回路ＶＧを内蔵するダイナミック型ＲＡＭ
（メモリ集積回路装置）の一実施例のブロック図が示さ
れている。同図をもとに、まずこの実施例のワード線選
択電圧発生回路ＶＰＰＧ及び内部電圧発生回路ＶＧを含
むダイナミック型ＲＡＭの構成及び動作の概要について
説明する。なお、図１の各ブロックを構成する回路素子
は、公知のＭＯＳＦＥＴ集積回路の製造技術により、単
結晶シリコンのような１個の半導体基板面上に形成され
る。

【００１２】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、図の垂直方向に平行して配置される
所定数のワード線と、水平方向に平行して配置される所
定数組の相補ビット線とを含む。これらのワード線及び
相補ビット線の交点には、情報蓄積キャパシタ及びアド
レス選択ＭＯＳＦＥＴからなる多数のダイナミック型メ
モリセルが格子状に配置される。

【００１３】メモリアレイＭＡＲＹを構成するワード線
は、ＸアドレスデコーダＸＤに結合され、択一的に所定
の選択レベルとされる。このＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給されるとともに、タイミン
グ発生回路ＴＧから内部制御信号ＸＧが供給され、さら
に内部電圧発生回路ＶＧからワード線選択レベルとなる
ワード線選択電圧ＶＰＰ（第４の電圧）が供給される。
また、ＸアドレスバッファＸＢには、外部のアクセス装
置からアドレス入力端子Ａ０〜Ａｉを介してＸアドレス
信号ＡＸ０〜ＡＸｉが時分割的に供給されるとともに、
タイミング発生回路ＴＧから所定の内部制御信号ＸＬが
供給される。なお、ワード線選択電圧ＶＰＰは、特に制
限されないが、＋３．８Ｖのような比較的絶対値の大き
な正電位とされる。

【００１４】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部ア
ドレス信号Ｘ０〜Ｘｉを形成して、Ｘアドレスデコーダ
ＸＤに供給する。また、ＸアドレスデコーダＸＤは、内
部制御信号ＸＧのハイレベルを受けて選択的に動作状態
とされ、内部アドレス信号Ｘ０〜Ｘｉをデコードして、
メモリアレイＭＡＲＹの対応するワード線を択一的にワ
ード線選択電圧ＶＰＰのような選択レベルとする。

【００１５】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、図の左方においてセンスアンプＳＡに結
合され、このセンスアンプＳＡを介してｊ＋１組ずつ選
択的に相補共通データ線ＣＤ０＊〜ＣＤｊ＊（ここで、
例えば非反転共通データ線ＣＤ０Ｔ及び反転共通データ
線ＣＤ０Ｂを、合わせて相補共通データ線ＣＤ０＊のよ
うに＊を付して表す。また、それが有効とされるとき選
択的にハイレベルとされるいわゆる非反転信号等につい
ては、その名称の末尾にＴを付して表し、それが有効と
されるとき選択的にロウレベルといわゆる反転信号等に
ついては、その名称の末尾にＢを付して表す。以下同
様）に接続される。

【００１６】センスアンプＳＡには、Ｙアドレスデコー
ダＹＤから図示されない所定ビットのビット線選択信号
が供給されるとともに、タイミング発生回路ＴＧから図
示されない内部制御信号ＰＡ及びＰＣが供給される。ま
た、ＹアドレスデコーダＹＤには、Ｙアドレスバッファ
ＹＢからｉ＋１ビットの内部アドレス信号Ｙ０〜Ｙｉが
供給されるとともに、タイミング発生回路ＴＧから内部
制御信号ＹＧが供給される。さらに、Ｙアドレスバッフ
ァＹＢには、外部のアクセス装置からアドレス入力端子
Ａ０〜Ａｉを介してＹアドレス信号ＡＹ０〜ＡＹｉが時
分割的に供給され、タイミング発生回路ＴＧから内部制
御信号ＹＬが供給される。

【００１７】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、Ｙアドレスデコーダ
ＹＤに供給する。また、ＹアドレスデコーダＹＤは、内
部制御信号ＹＧのハイレベルを受けて選択的に動作状態
とされ、内部アドレス信号Ｙ０〜Ｙｉをデコードして、
センスアンプＳＡに対する上記ビット線選択信号の対応
するビットを択一的にハイレベルの選択レベルとする。

【００１８】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる所定数の単位
回路を含み、これらの単位回路のそれぞれは、一対のＣ
ＭＯＳ（相補型ＭＯＳ）インバータが交差結合されてな
る単位増幅回路と、Ｎチャンネル型の３個のプリチャー
ジＭＯＳＦＥＴが直並列結合されてなるビット線プリチ
ャージ回路と、Ｎチャンネル型の一対のスイッチＭＯＳ
ＦＥＴとをそれぞれ含む。このうち、各単位回路の単位
増幅回路は、ダイナミック型ＲＡＭが選択状態とされ内
部制御信号ＰＡがハイレベルとされることで選択的にか
つ一斉に動作状態とされ、メモリアレイＭＡＲＹの選択
ワード線に結合される所定数のメモリセルから対応する
相補ビット線を介して出力される微小読み出し信号をそ
れぞれ増幅して、ハイレベル又はロウレベルの２値読み
出し信号とする。

【００１９】一方、各単位回路のビット線プリチャージ
回路を構成するプリチャージＭＯＳＦＥＴは、内部制御
信号ＰＣのハイレベルを受けて一斉にオン状態となり、
メモリアレイＭＡＲＹの対応する相補ビット線の非反転
及び反転信号線を所定の中間電位にプリチャージする。
また、各単位回路のスイッチＭＯＳＦＥＴ対は、ビット
線選択信号の対応するビットのハイレベルを受けてｊ＋
１組ずつ選択的にオン状態となり、メモリアレイＭＡＲ
Ｙの対応するｊ＋１組の相補ビット線と相補共通データ
線ＣＤ０＊〜ＣＤｊ＊との間を選択的に接続する。

【００２０】相補共通データ線ＣＤ０＊〜ＣＤｊ＊は、
データ入出力回路ＩＯの対応する単位回路に結合され
る。このデータ入出力回路ＩＯには、タイミング発生回
路ＴＧから図示されない内部制御信号ＷＰ及びＯＣが供
給される。

【００２１】データ入出力回路ＩＯは、相補共通データ
線ＣＤ０＊〜ＣＤｊ＊に対応して設けられるｊ＋１個の
単位回路を備え、これらの単位回路のそれぞれは、ライ
トアンプ及びメインアンプならびにデータ入力バッファ
及びデータ出力バッファを含む。このうち、各単位回路
を構成するライトアンプの出力端子及びメインアンプの
入力端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ
ｊ＊にそれぞれ共通結合される。また、各単位回路のラ
イトアンプの入力端子は、対応するデータ入力バッファ
の出力端子にそれぞれ結合され、各単位回路のメインア
ンプの出力端子は、対応するデータ出力バッファの入力
端子に結合される。各単位回路を構成するデータ入力バ
ッファの入力端子及びデータ出力バッファの出力端子
は、対応するデータ入出力端子Ｄ０〜Ｄｊにそれぞれ共
通結合される。各単位回路のライトアンプには、上記内
部制御信号ＷＰが共通に供給され、各単位回路のデータ
出力バッファには、内部制御信号ＯＣが共通に供給され
る。

【００２２】データ入出力回路ＩＯの各単位回路のデー
タ入力バッファは、ダイナミック型ＲＡＭが書き込みモ
ードで選択状態とされるとき、データ入力端子Ｄ０〜Ｄ
ｊを介して供給されるｊ＋１ビットの書き込みデータを
取り込み、対応するライトアンプにそれぞれ伝達する。
このとき、各単位回路のライトアンプは、内部制御信号
ＷＰのハイレベルを受けて選択的に動作状態となり、対
応するデータ入力バッファから伝達される書き込みデー
タを所定の相補書き込み信号とした後、相補共通データ
線ＣＤ０＊〜ＣＤｊ＊からセンスアンプＳＡを介してメ
モリアレイＭＡＲＹの選択されたｊ＋１個のメモリセル
に書き込む。

【００２３】一方、データ入出力回路ＩＯの各単位回路
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリアレイＭＡＲＹの
選択されたｊ＋１個のメモリセルから相補共通データ線
ＣＤ０＊〜ＣＤｊ＊を介して出力される２値読み出し信
号をさらに増幅して、対応するデータ出力バッファに伝
達する。このとき、各単位回路のデータ出力バッファ
は、内部制御信号ＯＣのハイレベルを受けて選択的に動
作状態となり、これらの読み出しデータをデータ入出力
端子Ｄ０〜Ｄｊから外部のアクセス装置に出力する。

【００２４】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもと
に、上記各種の内部制御信号等を選択的に形成して、ダ
イナミック型ＲＡＭの各部に供給する。

【００２５】ダイナミック型ＲＡＭには、さらに、外部
端子ＶＤＤを介して電源電圧ＶＤＤが供給され、外部端
子ＶＳＳを介して接地電位ＶＳＳが供給される。また、
ダイナミック型ＲＡＭは、これらの外部端子を介して供
給される電源電圧ＶＤＤ及び接地電位ＶＳＳをもとに、
所定のワード線選択電圧ＶＰＰ及び基板電圧ＶＢＢを生
成する内部電圧発生回路ＶＧを備える。内部電圧発生回
路ＶＧには、タイミング発生回路ＴＧから内部制御信号
ＣＳが供給される。特に制限されないが、電源電圧ＶＤ
Ｄは例えば＋２．５Ｖとされる。また、ワード線選択電
圧ＶＰＰは、前述のように、＋３．８Ｖとされ、基板電
圧ＶＢＢは、−１．０Ｖのような負電位とされる。さら
に、内部制御信号ＣＳは、ダイナミック型ＲＡＭが選択
状態とされるとき、所定のタイミングで選択的にハイレ
ベルとされる。

【００２６】内部電圧発生回路ＶＧは、ダイナミック型
ＲＡＭが選択状態とされ内部制御信号ＣＳがハイレベル
とされるとき、あるいは内蔵するレベルセンサＬＳによ
りワード線選択電圧ＶＰＰの絶対値が所定値以下となっ
たとき選択的に動作状態とされ、ワード線選択電圧ＶＰ
Ｐ及び基板電圧ＶＢＢを生成する。このうち、ワード線
選択電圧ＶＰＰは、前述のように、Ｘアドレスデコーダ
ＸＤに供給され、基板電圧ＶＢＢは、半導体基板ＳＵＢ
等に供給される。なお、内部電圧発生回路ＶＧの具体的
構成及び動作等については、以下に詳細に説明する。

【００２７】図２には、図１のダイナミック型ＲＡＭに
含まれる内部電圧発生回路ＶＧの一実施例のブロック図
が示されている。同図をもとに、この実施例のワード線
選択電圧発生回路ＶＰＰＧを含む内部電圧発生回路ＶＧ
の構成及び動作の概要について説明する。

【００２８】図２において、内部電圧発生回路ＶＧは、
ワード線選択電圧発生回路ＶＰＰＧ及び基板電圧発生回
路ＶＢＢＧを含む。このうち、ワード線選択電圧発生回
路ＶＰＰＧには、ノア（ＮＯＲ）ゲートＮＯ０の出力信
号つまり内部信号ＰＣが供給されるとともに、基板電圧
発生回路ＶＢＢＧから内部電圧ＶＢＯが供給される。ま
た、その出力電圧は、ワード線選択電圧ＶＰＰとして前
記ＸアドレスデコーダＸＤに供給されるとともに、レベ
ルセンサＬＳの一方の入力端子に供給される。基板電圧
発生回路ＶＢＢＧには、ワード線選択電圧発生回路ＶＰ
ＰＧから非反転内部信号ＢＣＴ及び反転内部信号ＢＣＢ
が供給され、その出力電圧は、基板電圧ＶＢＢとしてダ
イナミック型ＲＡＭの半導体基板等に供給される。

【００２９】レベルセンサＬＳの他方の入力端子には、
図示されない定電圧回路から参照電圧ＶＲが供給され、
その出力信号は、パルス発生回路ＰＯＳＣに供給され
る。また、パルス発生回路ＰＯＳＣの出力信号つまりパ
ルス信号ＰＳは上記ノアゲートＮＯ０の一方の入力端子
に供給され、このノアゲートＮＯ０の他方の入力端子に
は、前記内部制御信号ＣＳを受けるワンショットパルス
発生回路ＯＳＰＧの出力信号のインバータＶ０による反
転信号が供給される。

【００３０】内部電圧発生回路ＶＧのワンショットパル
ス発生回路ＯＳＰＧは、ダイナミック型ＲＡＭが選択状
態とされ内部制御信号ＣＳがハイレベルとされるとき、
その立ち上がりエッジを受けて所定のパルス幅を有する
ネガティブなワンショットパルスを生成する。また、レ
ベルセンサＬＳは、ワード線選択電圧発生回路ＶＰＰＧ
から出力されるワード線選択電圧ＶＰＰの電位を参照電
圧ＶＲと比較し、ワード線選択電圧ＶＰＰの電位が参照
電圧ＶＲより低いときその出力信号を選択的にハイレベ
ルのような有効レベルとする。さらに、パルス発生回路
ＰＯＳＣは、レベルセンサＬＳの出力信号がハイレベル
とされるとき、所定の周期を有するパルス信号ＰＳを選
択的に形成する。レベルセンサＬＳの出力信号がロウレ
ベルとされるとき、パルス発生回路ＰＯＳＣの出力はロ
ウレベルとされる。

【００３１】これにより、ノアゲートＮＯ０の出力信号
つまり内部信号ＰＣは、ワンショットパルス発生回路Ｏ
ＳＰＧの出力信号たるワンショットパルスがロウレベル
とされるとき、あるいはパルス発生回路ＰＯＳＣの出力
信号たるパルス信号ＰＳがハイレベルとされるとき、言
い換えるならば、ダイナミック型ＲＡＭが選択状態とさ
れる当初の所定期間、あるいはワード線選択電圧ＶＰＰ
の電位が参照電圧ＶＲより低くなったとき、選択的にハ
イレベルとされるものとなる。

【００３２】内部電圧発生回路ＶＧのワード線選択電圧
ＶＰＰは、後述するように、ポンプ容量を含み、ノアゲ
ートＮＯ０の出力信号つまり内部信号ＰＣのハイレベル
を受けて選択的に動作状態となって、所定のワード線選
択電圧ＶＰＰを生成する。また、ワード線選択電圧ＶＰ
Ｐの生成過程で、非反転内部信号ＢＣＴ及び反転内部信
号ＢＣＢを形成し、基板電圧発生回路ＶＢＢＧに供給す
る。

【００３３】一方、内部電圧発生回路ＶＧの基板電圧発
生回路ＶＢＢＧは、２個のポンプ容量を含み、ワード線
選択電圧発生回路ＶＰＰＧから供給される非反転内部信
号ＢＣＴ及び反転内部信号ＢＣＢに従って相補的なポン
プ動作を行って、基板電圧ＶＢＢを生成する。また、こ
の基板電圧ＶＢＢの生成過程で、非反転内部信号ＢＣＴ
及び反転内部信号ＢＣＢつまりは内部信号ＰＣに対応し
た周期を有し、かつそのハイレベルを接地電位ＶＳＳつ
まり０Ｖとし、そのロウレベルを電源電圧ＶＤＤと同じ
絶対値の負電位つまり−ＶＤＤとするパルス状の内部電
圧ＶＢＯを生成して、ワード線選択電圧発生回路ＶＰＰ
Ｇに供給する。

【００３４】この実施例において、ワード線選択電圧Ｖ
ＰＰを構成するポンプ容量のワード線選択電圧供給ノー
ドＶＰＰ側の電極は、内部信号ＰＣがロウレベルとされ
るとき、電源電圧ＶＤＤのようなハイレベルにプリチャ
ージされる。また、その反対側の電極は、内部信号ＰＣ
がロウレベルとされるとき、基板電圧発生回路ＶＢＢＧ
から供給される内部電圧ＶＢＯつまり−ＶＤＤのような
負電位にプリチャージされ、内部信号ＰＣがハイレベル
とされるときには、所定のタイミングで電源電圧ＶＤＤ
のようなハイレベルとされる。この結果、ワード線選択
電圧発生回路ＶＰＰＧのポンプ容量のブースト作用によ
って得られる高電圧は、その絶対値が従来に比較して内
部電圧ＶＢＯの絶対値分だけ大きくされ、相応して高電
圧の絶対値とワード線選択電圧の所要電位の絶対値との
比が大きくされる。この結果、ワード線選択電圧発生回
路等の供給効率を大きくし、その供給能力を高めること
ができるため、ワード線選択電圧発生回路を内蔵するダ
イナミック型ＲＡＭ等の低消費電力化を図ることができ
るとともに、その特に低電圧側での動作マージンを高め
ることができる。ワード線選択電圧発生回路ＶＰＰＧ及
び基板電圧発生回路ＶＢＢＧの具体的構成及び動作につ
いては、以下に詳細に説明する。

【００３５】図３には、図２の内部電圧発生回路ＶＧに
含まれるワード線選択電圧発生回路ＶＰＰＧの一実施例
の回路図が示され、図４には、その一実施例の信号波形
図が示されている。これらの図をもとに、この実施例の
内部電圧発生回路ＶＧに含まれるワード線選択電圧発生
回路ＶＰＰＧの具体的構成及び動作ならびにその特徴に
ついて説明する。なお、以下の回路図において、そのチ
ャネル（バックゲート）部に矢印が付されるＭＯＳＦＥ
ＴはＰチャンネル型であって、矢印の付されないＮチャ
ンネルＭＯＳＦＥＴと区別して示される。

【００３６】図３において、ワード線選択電圧発生回Ｖ
ＰＰＧは、３個のブースト容量Ｃ１〜Ｃ３と、１個のポ
ンプ容量Ｃ４とを含む。このうち、ブースト容量Ｃ１の
他方の電極つまり下部電極たる内部ノードｎ１は、ノア
ゲートＮＯ１の出力端子に結合され、その一方の電極つ
まり上部電極たる内部ノードｎ２は、ダイオード形態と
されるＮチャンネルＭＯＳＦＥＴＮ５を介して電源電圧
ＶＤＤに結合される。また、ブースト容量Ｃ２の他方の
電極つまり下部電極たる内部ノードｎ３は、ノアゲート
ＮＯ２の出力端子に結合され、その一方の電極つまり上
部電極は、そのゲートが内部ノードｎ２に結合されるＮ
チャンネル型のプリチャージＭＯＳＦＥＴＮ６を介して
電源電圧ＶＤＤに結合されるとともに、そのゲートに電
源電圧ＶＤＤを受けるＰチャンネルＭＯＳＦＥＴＰ３を
介してブースト容量Ｃ３の他方の電極つまり下部電極た
る内部ノードｎ４に結合される。

【００３７】ブースト容量Ｃ３の下部電極つまり内部ノ
ードｎ４は、そのゲートに電源電圧ＶＤＤを受けるＮチ
ャンネルＭＯＳＦＥＴＮ３のドレインに結合される。ま
た、このＭＯＳＦＥＴＮ３のソースは、そのゲートに内
部信号ＰＣのインバータＶ１による反転信号を受けるＮ
チャンネルＭＯＳＦＥＴＮ４を介して内部電圧供給点Ｖ
ＢＯに結合される。ブースト容量Ｃ３の一方の電極つま
り上部電極たる内部ノードｎ５は、そのゲートが内部ノ
ードｎ２に結合されるＮチャンネル型のプリチャージＭ
ＯＳＦＥＴＮ８を介して電源電圧ＶＤＤに結合されると
ともに、Ｎチャンネル型のトランスファＭＯＳＦＥＴＮ
Ｈのゲートに結合される。後述するように、ワード線選
択電圧発生回路ＶＰＰＧが昇圧動作を行うときの内部ノ
ードｎ５の電位は第５の電圧とされ、４ＶＤＤのような
高電圧となる。

【００３８】内部ノードｎ２は、さらに、そのゲートが
ブースト容量Ｃ２の上部電極に結合されるＮチャンネル
ＭＯＳＦＥＴＮ７を介して電源電圧ＶＤＤに結合される
とともに、ダイオード形態とされる３個のＮチャンネル
ＭＯＳＦＥＴＮ９〜ＮＢを介して電源電圧ＶＤＤに結合
される。

【００３９】ノアゲートＮＯ１の一方の入力端子には、
前記ノアゲートＮＯ０の出力信号つまり内部信号ＰＣが
供給され、その他方の入力端子には、内部信号ＰＣのイ
ンバータＶ１〜Ｖ４による遅延信号が供給される。ま
た、ノアゲートＮＯ２の一方の入力端子には、内部信号
ＰＣのインバータＶ１による反転信号が供給され、その
他方の入力端子には、ナンド（ＮＡＮＤ）ゲートＮＡ１
の出力信号のインバータＶ５及びＶ６による遅延信号が
供給される。ナンドゲートＮＡ１の一方の入力端子に
は、内部信号ＰＣが供給され、その他方の入力端子に
は、そのインバータＶ１〜Ｖ４による遅延信号が供給さ
れる。ナンドゲートＮＡ１の出力信号は、インバータＶ
７を経て前記基板電圧発生回路ＶＢＢＧに対する反転内
部信号ＢＣＢとなり、さらにＰチャンネルＭＯＳＦＥＴ
Ｐ１及びＮチャンネルＭＯＳＦＥＴＮ１からなるインバ
ータＶ８を経て非反転内部信号ＢＣＴとなる。

【００４０】一方、ポンプ容量Ｃ４の他方の電極つまり
下部電極たる内部ノードｎ６には、上記インバータＶ８
の出力信号つまり非反転内部信号ＢＣＴのＰチャンネル
ＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２か
らなるインバータＶ９による反転信号が供給され、その
一方の電極つまり上部電極たる内部ノードｎ７は、その
ゲートが内部ノードｎ２に結合されるＮチャンネル型の
プリチャージＭＯＳＦＥＴＮＣを介して電源電圧ＶＤＤ
に結合される。インバータＶ９は、内部電圧ＶＢＯをそ
の低電位側動作電源とする。また、内部ノードｎ７は、
Ｎチャンネル型のトランスファＭＯＳＦＥＴＮＨを介し
てワード線選択電圧発生回路ＶＰＰＧの出力ノードたる
ワード線選択電圧供給ノードＶＰＰに結合されるととも
に、ダイオード形態とされるＮチャンネルＭＯＳＦＥＴ
ＮＤを介して電源電圧ＶＤＤに結合され、さらにダイオ
ード形態とされる３個のＮチャンネルＭＯＳＦＥＴＮＥ
〜ＮＧを介して電源電圧ＶＤＤに結合される。

【００４１】ここで、内部信号ＰＣは、図４に示される
ように、通常、接地電位ＶＳＳのようなロウレベルとさ
れ、ダイナミック型ＲＡＭが選択状態とされる当初の所
定期間、あるいはワード線選択電圧ＶＰＰの電位が参照
電圧ＶＲより低いとき、選択的に電源電圧ＶＤＤのよう
なハイレベルとされる。

【００４２】内部信号ＰＣがロウレベルとされるとき、
ワード線選択電圧発生回ＶＰＰＧでは、ノアゲートＮＯ
２の出力信号つまり内部ノードｎ１における内部信号ｎ
１が電源電圧ＶＤＤのようなハイレベルとされ、内部信
号ＰＣのインバータＶ１による反転信号を受けるノアゲ
ートＮＯ２の出力信号つまり内部ノードｎ３における内
部信号ｎ３は、接地電位ＶＳＳのようなロウレベルとさ
れる。また、反転内部信号ＢＣＢは、内部信号ＰＣのロ
ウレベルを受けて接地電位ＶＳＳのようなロウレベルと
され、非反転内部信号ＢＣＴは反転内部信号ＢＣＢのロ
ウレベルを受けて電源電圧ＶＤＤのようなハイレベルと
される。このとき、基板電圧発生回路ＶＢＢＧから出力
される内部電圧ＶＢＯの電位は、後述するように、電源
電圧ＶＤＤと同じ絶対値を有する負電位−ＶＤＤつまり
−２．５Ｖとされる。

【００４３】ブースト容量Ｃ１の上部電極たる内部ノー
ドｎ２は、内部信号ｎ１がハイレベルとされた時点で、
ブースト容量Ｃ１のブースト作用により２ＶＤＤ（ここ
で、電源電圧ＶＤＤの絶対値をＶＤＤとして表す。以下
同様）に近い電位ＶＰ１に押し上げられるが、その電位
が何らかの理由で異常に高くなった場合、ＭＯＳＦＥＴ
Ｎ９〜ＮＢによってＶＤＤ＋３Ｖｔｈｎ（ここで、１個
のＮチャンネルＭＯＳＦＥＴのしきい値電圧をＶｔｈｎ
として表す。以下同様）にクランプされる。また、内部
ノードｎ２のハイレベルを受けてプリチャージＭＯＳＦ
ＥＴＮ６，Ｎ８ならびにＮＣがオン状態となり、ブース
ト容量Ｃ２の上部電極，ブースト容量Ｃ３の上部電極つ
まり内部ノードｎ５ならびにポンプ容量Ｃ４の上部電極
つまり内部ノードｎ７には、ともに電源電圧ＶＤＤが伝
達される。

【００４４】このとき、ブースト容量Ｃ２の下部電極つ
まり内部ノードｎ３は、前述のように、接地電位ＶＳＳ
のようなロウレベルとされる。また、ブースト容量Ｃ３
の下部電極つまり内部ノードｎ４は、内部信号ＰＣのイ
ンバータＶ１による反転信号のハイレベルを受けてオン
状態にあるＭＯＳＦＥＴＮ４と、そのゲートに電源電圧
ＶＤＤを受けてオン状態にあるＭＯＳＦＥＴＮ３とを介
して内部電圧ＶＢＯの負電位が伝達される。さらに、ポ
ンプ容量Ｃ４の下部電極つまり内部ノードｎ６には、非
反転内部信号ＢＣＴのハイレベルを受けてオン状態にあ
るＭＯＳＦＥＴＮ２を介して、内部電圧ＶＢＯの負電位
が伝達される。

【００４５】これにより、ブースト容量Ｃ２は、その上
部電極を電源電圧ＶＤＤ（第１の電圧）としその下部電
極を接地電位ＶＳＳとすべくプリチャージされ、ブース
ト容量Ｃ３及びポンプ容量Ｃ４は、その上部電極を電源
電圧ＶＤＤとしその下部電極を負電位−ＶＤＤ（第２の
電圧）とすべくプリチャージされる。このとき、トラン
スファＭＯＳＦＥＴＮＨは、内部ノードｎ５及びｎ７が
ともに電源電圧ＶＤＤとされるためにオフ状態となり、
ワード線選択電圧供給ノードＶＰＰにおけるワード線選
択電圧ＶＰＰの電位は高電圧のまま保持される。

【００４６】次に、内部信号ＰＣが上記条件を受けて電
源電圧ＶＤＤのようなハイレベルに変化されると、ワー
ド線選択電圧発生回路ＶＰＰＧでは、まずノアゲートＮ
Ｏ１の出力信号つまり内部信号ｎ１が接地電位ＶＳＳの
ようなロウレベルとされ、ノアゲートＮＯ２の出力信号
つまり内部信号ｎ３は、インバータＶ１〜Ｖ６ならびに
ナンドゲートＮＡ１の遅延時間が経過した時点で電源電
圧ＶＤＤのようなハイレベルとされる。また、これとほ
ぼ同時に反転内部信号ＢＣＢが電源電圧ＶＤＤのような
ハイレベルとされ、非反転内部信号ＢＣＴは接地電位Ｖ
ＳＳのようなロウレベルとされる。このため、内部電圧
ＶＢＯが接地電位ＶＳＳのようなハイレベルに変化され
るとともに、インバータＶ９を構成するＭＯＳＦＥＴＮ
２が、非反転内部信号ＢＣＴのロウレベルと内部電圧Ｖ
ＢＯのハイレベルとを受けてオフ状態となり、代わって
ＭＯＳＦＥＴＰ２がオン状態となる。この結果、ポンプ
容量Ｃ４の下部電極つまり内部ノードｎ６は、ＭＯＳＦ
ＥＴＰ２を介して電源電圧ＶＤＤ（第３の電圧）のよう
なハイレベルに変化される。

【００４７】内部ノードｎ２は、内部信号ｎ１がロウレ
ベルとされた時点で、ブースト容量Ｃ１を介してその電
位が引き下げられるが、内部ノードｎ２及び電源電圧Ｖ
ＤＤ間にはダイオード形態のＭＯＳＦＥＴＮ５が設けら
れるため、そのロウレベルＶＰ２はＶＤＤ−Ｖｔｈｎで
クランプされる。したがって、内部ノードｎ２の前記ブ
ースト時の電位ＶＰ１は、２ＶＤＤ−Ｖｔｈｎとなる。
また、この内部ノードｎ２のロウレベルを受けて、プリ
チャージＭＯＳＦＥＴＮ６，Ｎ８ならびにＮＣが一斉に
オフ状態となり、ブースト容量Ｃ２及びＣ３ならびにポ
ンプ容量Ｃ４の上部電極に対するプリチャージ動作が停
止される。

【００４８】このとき、ブースト容量Ｃ２の下部電極は
内部信号ｎ３のハイレベルを受けてブーストされ、これ
を受けてその上部電極が２ＶＤＤに押し上げられる。ま
た、ブースト容量Ｃ２の上部電極のブースト電位を受け
て、そのゲートに電源電圧ＶＤＤを受けるＭＯＳＦＥＴ
Ｐ３がオン状態となり、ブースト容量Ｃ２の上部電極の
ブースト電位はブースト容量Ｃ３の下部電極つまり内部
ノードｎ４に伝達される。このとき、そのゲート電位に
電源電圧ＶＤＤを受けるＭＯＳＦＥＴＮ３は、ブースト
容量Ｃ３の下部電極のブースト電位を受けてオフ状態と
なり、ＭＯＳＦＥＴＮ４は内部信号ＰＣのインバータＶ
１による反転信号のロウレベルを受けてオフ状態とな
る。また、ブースト容量Ｃ３は、前述のように、その上
部電極が電源電圧ＶＤＤとされその下部電極が負電位−
ＶＤＤとされるべくプリチャージされ、その両電極間の
電位差は２ＶＤＤとされる。したがって、ブースト容量
Ｃ３の上部電極つまり内部ノードｎ５の電位は、その下
部電極つまり内部ノードｎ４の電位変化分つまり２ＶＤ
Ｄとその両電極間の電位差分つまり２ＶＤＤとを加えた
分だけブーストされ、４ＶＤＤなる高電圧に押し上げら
れる。

【００４９】一方、ポンプ容量Ｃ４は、ブースト容量Ｃ
３と同様に、その上部電極が電源電圧ＶＤＤとされその
下部電極が負電位−ＶＤＤとなるべくプリチャージさ
れ、その両電極間の電位差はやはり２ＶＤＤとされる。
このため、ポンプ容量Ｃ４の上部電極つまり内部ノード
ｎ７における電位は、その下部電極つまり内部ノードｎ
６が電源電圧ＶＤＤのようなハイレベルにブーストされ
ることで、３ＶＤＤなる高電圧に押し上げられる。この
内部ノードｎ７の高電圧は、そのゲート電位つまり内部
ノードｎ５が４ＶＤＤなる高電圧とされることで完全な
オン状態にあるトランスファＭＯＳＦＥＴＮＨを介し
て、そのしきい値電圧による影響を受けることなくワー
ド線選択電圧供給ノードＶＰＰに伝達される。しかし、
このワード線選択電圧供給ノードＶＰＰにおける電位
は、前述のように、レベルセンサＬＳによってモニタさ
れ、制御されるため、その中心電位は、実際には３ＶＤ
Ｄつまり例えば７．５Ｖより低い前記＋３．８Ｖに設定
される。

【００５０】周知のように、ワード線選択電圧発生回路
ＶＰＰＧのような昇圧回路の供給効率は、ポンプ容量Ｃ
４のブースト作用により得られる高電圧とワード線選択
電圧ＶＰＰの電位ＶＰＰとの比が大きくなるほど大きく
なり、その供給能力も増大する。この実施例のように、
ポンプ容量Ｃ４の上部電極を電源電圧ＶＤＤにプリチャ
ージし、その下部電極を−ＶＤＤのような負電位にプリ
チャージすることで、電源電圧ＶＤＤそのものの絶対値
を大きくすることなく、言い換えるならばダイナミック
型ＲＡＭの動作電源の定電圧化に制約を与えることな
く、ポンプ容量Ｃ４により得られる高電圧の絶対値を３
ＶＤＤに拡大することができ、高電圧の絶対値とワード
線選択電圧の所要電位の絶対値との比を大きくすること
ができる。この結果、ワード線選択電圧発生回路等の供
給効率を大きくし、その供給能力を高めることができる
ため、ワード線選択電圧発生回路を内蔵するダイナミッ
ク型ＲＡＭの低消費電力化を図ることができるととも
に、その特に低電圧側での動作マージンを高めることが
できるものとなる。

【００５１】なお、この実施例では、トランスファＭＯ
ＳＦＥＴＮＨのゲートに４ＶＤＤなる高電圧を与えるた
めのブースト容量Ｃ３の下部電極が、同様に−ＶＤＤの
ような負電位にプリチャージされ、ブースト容量Ｃ３に
より得られる高電圧の絶対値は４ＶＤＤに拡大される。
この結果、ポンプ容量Ｃ４により得られる高電圧をトラ
ンスファＭＯＳＦＥＴＮＨのしきい値電圧によって低下
させることなく、ワード線選択電圧供給ノードＶＰＰに
伝達することができる。

【００５２】ところで、ブースト容量Ｃ２及びＣ３なら
びにポンプ容量Ｃ４の上部電極が高電圧とされるとき、
ワード線選択電圧発生回ＶＰＰＧでは、電源電圧ＶＤＤ
及び内部ノードｎ２間に設けられたＭＯＳＦＥＴＮ７が
ブースト容量Ｃ２の上部電極の昇圧電位を受けてオン状
態となる。前述のように、電源電圧ＶＤＤと内部ノード
ｎ２との間には、ダイオード形態のＭＯＳＦＥＴＮ５な
らびにＮ９〜ＮＢが設けられ、その電位はＶＤＤ−Ｖｔ
ｈｎからＶＤＤ＋３Ｖｔｈｎの範囲内に保持される。ま
た、この間、内部ノードｎ２の電位は実質的なフローテ
ィング状態となるため、例えば電源バンプ等によって電
源電圧ＶＤＤの電位が変動した場合、内部ノードｎ２の
電位と電源電圧ＶＤＤの最新電位との間の関係が不特定
となる。上記のように、電源電圧ＶＤＤ及び内部ノード
ｎ２間にＭＯＳＦＥＴＮ７が設けられ、このＭＯＳＦＥ
ＴＮ７がワード線選択電圧発生回ＶＰＰＧの昇圧動作が
行われるごとにオン状態とされることで、内部ノードｎ
２は常に電源電圧ＶＤＤの最新電位に設定され、これに
よってワード線選択電圧発生回ＶＰＰＧひいてはダイナ
ミック型ＲＡＭの動作が安定化されるものとなる。

【００５３】内部信号ＰＣが接地電位ＶＳＳのようなロ
ウレベルに戻されると、ワード線選択電圧発生回ＶＰＰ
Ｇでは、まずノアゲートＮＯ１の出力信号たる内部信号
ｎ１が、インバータＶ１〜Ｖ４の遅延時間が経過した時
点で電源電圧ＶＤＤのようなハイレベルとされる。ま
た、ノアゲートＮＯ２の出力信号たる内部信号ｎ３は、
インバータＶ１の出力信号のハイレベルを受けて比較的
速い時点でロウレベルとされ、反転内部信号ＢＣＢ及び
非反転内部信号ＢＣＴは、それぞれやや遅れてロウレベ
ル又はハイレベルに戻される。ブースト容量Ｃ１の上部
電極たる内部ノードｎ２は、内部信号ｎ１のロウレベル
を受けて前記電位ＶＰ１とされる。また、ブースト容量
Ｃ３の下部電極たる内部ノードｎ４は、内部電圧ＶＢＯ
がロウレベルとされた時点で−ＶＤＤのような負電位に
プリチャージされ、その上部電極たる内部ノードｎ５
は、内部ノードｎ２が電位ＶＰ１とされた時点で電源電
圧ＶＤＤにプリチャージされる。さらに、ポンプ容量Ｃ
４の下部電極たる内部ノードｎ６は、やはり内部電圧Ｖ
ＢＯがロウレベルとされた時点で−ＶＤＤのような負電
位にプリチャージされ、その上部電極たる内部ノードｎ
７は、内部ノードｎ２が電位ＶＰ１とされた時点で電源
電圧ＶＤＤにプリチャージされる。

【００５４】図５には、図１の内部電圧発生回路ＶＧに
含まれる基板電圧発生回路ＶＢＢＧの一実施例の回路図
が示され、図６には、その一実施例の信号波形図が示さ
れている。これらの図をもとに、この実施例の内部電圧
発生回路ＶＧに含まれる基板電圧発生回路ＶＢＢＧの具
体的構成及び動作について説明する。なお、基板電圧発
生回路ＶＢＢＧは、実際には図示されないレベルセンサ
を含み、その実質的な電圧生成動作は、レベルセンサの
出力信号に従って選択的に行われるが、このことについ
ては本発明と直接関係がないため、割愛した。

【００５５】図５において、基板電圧発生回路ＶＢＢＧ
は、それぞれ２個のブースト容量ＣＡ及びＣＢならびに
ポンプ容量ＣＣ及びＣＤを含む。このうち、ブースト容
量ＣＡ及びポンプ容量ＣＣの一方の電極つまりその左部
電極には、前記非反転内部信号ＢＣＴのインバータＶＡ
又はＶＣによる反転信号が供給され、ブースト容量ＣＢ
及びポンプ容量ＣＤの一方の電極つまりその右部電極に
は、反転内部信号ＢＣＢのインバータＶＢ又はＶＤによ
る反転信号が供給される。

【００５６】ブースト容量ＣＡの他方の電極つまりその
右部電極たる内部ノードｎａは、そのゲートが内部ノー
ドｎｄに結合されるＰチャンネル型のプリチャージＭＯ
ＳＦＥＴＰＡを介して接地電位ＶＳＳに結合されるとと
もに、Ｐチャンネル型のトランスファＭＯＳＦＥＴＰＣ
のゲートに結合される。また、ポンプ容量ＣＣの他方の
電極つまりその右部電極たる内部ノードｎｃは、やはり
そのゲートが内部ノードｎｄに結合されるＰチャンネル
型のプリチャージＭＯＳＦＥＴＰＥを介して接地電位Ｖ
ＳＳに結合されるとともに、上記トランスファＭＯＳＦ
ＥＴＰＣのドレインに結合される。プリチャージＭＯＳ
ＦＥＴＰＡ及びＰＥのゲートつまり内部ノードｎｄと接
地電位ＶＳＳとの間には、接地電位ＶＳＳ側をカソード
とする形でダイオード形態とされるＰチャンネルＭＯＳ
ＦＥＴＰＧが設けられる。

【００５７】同様に、ブースト容量ＣＢの他方の電極つ
まりその左部電極たる内部ノードｎｂは、そのゲートが
内部ノードｎｃに結合されるＰチャンネル型のプリチャ
ージＭＯＳＦＥＴＰＢを介して接地電位ＶＳＳに結合さ
れるとともに、Ｐチャンネル型のトランスファＭＯＳＦ
ＥＴＰＤのゲートに結合される。また、ポンプ容量ＣＤ
の他方の電極つまりその左部電極たる内部ノードｎｄ
は、そのゲートが内部ノードｎｃに結合されるＰチャン
ネル型のプリチャージＭＯＳＦＥＴＰＦを介して接地電
位ＶＳＳに結合されるとともに、トランスファＭＯＳＦ
ＥＴＰＤのドレインに結合される。プリチャージＭＯＳ
ＦＥＴＰＢ及びＰＦのゲートつまり内部ノードｎｃと接
地電位ＶＳＳとの間には、接地電位ＶＳＳ側をカソード
とする形でダイオード形態とされるＰチャンネルＭＯＳ
ＦＥＴＰＨが設けられる。

【００５８】プリチャージＭＯＳＦＥＴＰＡ及びＰＥの
基板部は、インバータＶＢ又はＶＤの出力端子にそれぞ
れ結合され、プリチャージＭＯＳＦＥＴＰＢ及びＰＦの
基板部は、インバータＶＡ又はＶＣの出力端子にそれぞ
れ結合される。また、トランスファＭＯＳＦＥＴＰＣ及
びダイオードＭＯＳＦＥＴＰＧの基板部は、インバータ
ＶＣの出力端子に結合され、トランスファＭＯＳＦＥＴ
ＰＤ及びダイオードＭＯＳＦＥＴＰＨの基板部は、イン
バータＶＤの出力端子に結合される。内部ノードｎｃに
おける電位は、前記内部電圧ＶＢＯとしてワード線選択
電圧発生回路ＶＰＰＧに供給される。さらに、トランス
ファＭＯＳＦＥＴＰＣ及びＰＤのソースは、回路の出力
ノードつまり基板電圧供給点ＶＢＢに結合される。

【００５９】図６に例示されるように、反転内部信号Ｂ
ＣＢが接地電位ＶＳＳのようなロウレベルとされ非反転
内部信号ＢＣＴが電源電圧ＶＤＤのようなハイレベルと
されるとき、基板電圧発生回路ＶＢＢＧでは、その入力
端子に非反転内部信号ＢＣＴを受けるインバータＶＡ及
びＶＣの出力信号がともに接地電位ＶＳＳのようなロウ
レベルとされる。このため、容量ＣＡ又はＣＣの右部電
極側の内部ノードｎａ及びｎｃは、対応するブースト容
量ＣＡ又はポンプ容量ＣＣのブースト作用によって−Ｖ
ＤＤつまり例えば−２．５Ｖのような負電位とされる。

【００６０】このとき、反転内部信号ＢＣＢを受けるイ
ンバータＶＢ及びＶＤの出力信号はともに電源電圧ＶＤ
Ｄのようなハイレベルとなり、内部ノードｎｂ及びｎｄ
は、対応するブースト容量ＣＢ又はポンプ容量ＣＤのブ
ースト作用によって電源電圧ＶＤＤに押し上げられよう
とする。しかし、基板電圧発生回路ＶＢＢＧでは、内部
ノードｎｃのロウレベルを受けてプリチャージＭＯＳＦ
ＥＴＰＢ及びＰＦがオン状態とされるため、内部ノード
ｎｂ及びｎｄは接地電位ＶＳＳにプリチャージされる。
また、トランスファＭＯＳＦＥＴＰＤは、内部ノードｎ
ｂの接地電位ＶＳＳのようなハイレベルを受けてオフ状
態となるが、トランスファＭＯＳＦＥＴＰＣは、内部ノ
ードｎａのロウレベルを受けてオン状態となり、内部ノ
ードｎａのロウレベルつまり−ＶＤＤを基板電圧供給点
ＶＢＢに伝達する。

【００６１】前述のように、基板電圧供給点ＶＢＢにお
ける電位は、図示されないレベルセンサによりモニタさ
れ、制御される。この結果、基板電圧供給点ＶＢＢにお
ける基板電圧ＶＢＢの中心電位は、内部ノードｎａのロ
ウレベルつまり−ＶＤＤより絶対値の小さい−１．０Ｖ
のような負電位に設定される。

【００６２】次に、反転内部信号ＢＣＢが電源電圧ＶＤ
Ｄのようなハイレベルに変化され非反転内部信号ＢＣＴ
が接地電位ＶＳＳのようなロウレベルに変化されると、
基板電圧発生回路ＶＢＢＧでは、その入力端子に反転内
部信号ＢＣＢを受けるインバータＶＢ及びＶＤの出力信
号がともに接地電位ＶＳＳのようなロウレベルとされ
る。このため、容量ＣＢ又はＣＤの右部電極側の内部ノ
ードｎｂ及びｎｄは、対応するブースト容量ＣＢ又はポ
ンプ容量ＣＤのブースト作用によって−ＶＤＤつまり例
えば−２．５Ｖのような負電位とされる。

【００６３】このとき、非反転内部信号ＢＣＴを受ける
インバータＶＡ及びＶＣの出力信号は電源電圧ＶＤＤの
ようなハイレベルとなり、内部ノードｎａ及びｎｃは、
対応するブースト容量ＣＡ又はポンプ容量ＣＣのブース
ト作用によって電源電圧ＶＤＤに押し上げられようとす
る。しかし、基板電圧発生回路ＶＢＢＧでは、内部ノー
ドｎｄのロウレベルを受けてプリチャージＭＯＳＦＥＴ
ＰＡ及びＰＥがオン状態とされるため、内部ノードｎａ
及びｎｃは接地電位ＶＳＳにプリチャージされる。ま
た、トランスファＭＯＳＦＥＴＰＣは、内部ノードｎａ
の接地電位ＶＳＳのようなハイレベルを受けてオフ状態
となるが、トランスファＭＯＳＦＥＴＰＤは、内部ノー
ドｎｂのロウレベルを受けてオン状態となり、内部ノー
ドｎｂのロウレベルつまり−ＶＤＤを基板電圧供給点Ｖ
ＢＢに伝達する。

【００６４】上記のように、基板電圧供給点ＶＢＢにお
ける電位は、図示されないレベルセンサによりモニタさ
れ、制御される。この結果、基板電圧供給点ＶＢＢにお
ける基板電圧ＶＢＢの中心電位は、内部ノードｎｂのロ
ウレベルつまり−ＶＤＤより絶対値の小さい−１．０Ｖ
のような負電位に設定される。以下、上記動作が繰り返
され、所定の基板電圧ＶＢＢ及び内部電圧ＶＢＯが得ら
れる。

【００６５】なお、ダイオードＭＯＳＦＥＴＰＧ及びＰ
Ｈは、例えば基板電圧ＶＢＢに対する負荷が一時的に大
きくなりその電位が急速に上昇した場合等に、内部ノー
ドｎｃ及びｎｄの電位が不必要に上昇するのを防止すべ
く作用する。

【００６６】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ポンプ容量を用いたワード線選択電圧発生回路等
の昇圧回路を内蔵するダイナミック型ＲＡＭ等におい
て、その出力ノード側つまりワード線選択電圧供給ノー
ド側の電極が例えば電源電圧のような正電位にプリチャ
ージされるポンプ容量の反対側の電極を、例えば所定の
負電位にプリチャージした後、電源電圧のような正電位
に変化させることで、ポンプ容量のブースト作用により
得られる高電圧の絶対値を負電位の絶対値分だけ拡大で
きるという効果が得られる。 （２）上記（１）項により、高電圧の絶対値とワード線
選択電圧の所要電位の絶対値との比を大きくして、ワー
ド線選択電圧発生回路等の供給効率を大きくし、その供
給能力を高めることができるという効果が得られる。 （３）上記（１）項及び（２）項により、ワード線選択
電圧発生回路を内蔵するダイナミック型ＲＡＭ等の低消
費電力化を図り、その特に低電圧側での動作マージンを
高めることができるという効果が得られる。

【００６７】（４）上記（１）項ないし（３）項におい
て、ポンプ容量のプリチャージ電位となる上記負電位と
して、基板電圧発生回路による基板電圧の生成過程で生
成される内部電圧を用いることで、内部電圧発生回路の
所要回路素子数の増大を抑制しつつ、上記作用効果を得
ることができる。

【００６８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イＭＡＲＹは、その直接周辺回路を含めて任意数のメモ
リマットに分割することができる。また、ダイナミック
型ＲＡＭは、任意のビット構成をとることができるし、
アドレスマルチプレクスをとることを必須条件ともしな
い。さらに、ダイナミック型ＲＡＭは、任意のブロック
構成をとりうるし、起動制御信号及び内部制御信号等の
名称及び有効レベルならびに電源電圧及び各内部電圧の
極性及び絶対値等も、種々の実施形態をとりうる。

【００６９】図２において、内部電圧発生回路ＶＧのブ
ロック構成は、この実施例による制約を受けない。図３
及び図５において、ワード線選択電圧発生回路ＶＰＰＧ
及び基板電圧発生回路ＶＢＢＧの具体的回路構成やＭＯ
ＳＦＥＴの導電型等は、その基本的な回路条件が変わら
ない限り、種々の実施形態をとりうる。図４及び図５に
おいて、各内部制御信号，内部信号ならびに内部電圧等
の絶対的なレベル及び時間関係は、この実施例の主旨に
影響を与えない。

【００７０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭの内部電圧発生回路のワード線選択電
圧発生回路に適用した場合について説明したが、それに
限定されるものではなく、例えば、基板電圧発生回路や
各種の内部電圧発生回路にも適用できるし、このような
内部電圧発生回路を内蔵する各種のメモリ集積回路装置
又は論理集積回路装置等にも適用できる。この発明は、
少なくともポンプ容量を含む昇圧回路ならびにこのよう
な昇圧回路を含む装置又はシステムに広く適用できる。

【００７１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ポンプ容量を用いたワード
線選択電圧発生回路等の昇圧回路を内蔵するダイナミッ
ク型ＲＡＭ等において、その出力ノード側つまりワード
線選択電圧供給ノード側の電極が例えば電源電圧のよう
な正電位にプリチャージされるポンプ容量の反対側の電
極を、例えば基板電圧の生成過程で生成される所定の負
電位にプリチャージした後、電源電圧のような正電位に
変化させることで、ポンプ容量のブースト作用により得
られる高電圧の絶対値を負電位の絶対値分だけ大きく
し、高電圧の絶対値とワード線選択電圧の所要電位の絶
対値との比を大きくして、ワード線選択電圧発生回路等
の供給効率を大きくし、その供給能力を高めることがで
きる。この結果、ワード線選択電圧発生回路を内蔵する
ダイナミック型ＲＡＭ等の低消費電力化を図ることがで
きるとともに、その特に低電圧側での動作マージンを高
めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたワード線選択電圧発生回
路を含む内部電圧発生回路を備えるダイナミック型ＲＡ
Ｍの一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれる内部電
圧発生回路の一実施例を示すブロック図である。

【図３】図２の内部電圧発生回路に含まれるワード線選
択電圧発生回路の一実施例を示す回路図である。

【図４】図３のワード線選択電圧発生回路の一実施例を
示す信号波形図である。

【図５】図２の内部電圧発生回路に含まれる基板電圧発
生回路の一実施例を示す回路図である。

【図６】図５の基板電圧発生回路の一実施例を示す信号
波形図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＳＡ……センスアン
プ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙアドレス
バッファ、ＩＯ……データ入出力回路、ＴＧ……タイミ
ング発生回路、ＶＧ……内部電圧発生回路、Ｄ０〜Ｄｊ
……入出力データ又はその入出力端子、ＲＡＳＢ……ロ
ウアドレスストローブ信号又はその入力端子、ＣＡＳＢ
……カラムアドレスストローブ信号又はその入力端子、
ＷＥＢ……ライトイネーブル信号又はその入力端子、Ａ
０〜Ａｉ……アドレス信号又はその入力端子、ＶＤＤ…
…電源電圧又はその入力端子、ＶＳＳ……接地電位又は
その入力端子、ＶＰＰ……ワード線選択電圧、ＶＢＢ…
…基板電圧、ＳＵＢ……半導体基板。ＶＰＰＧ……ワー
ド線選択電圧発生回路、ＶＢＢＧ……基板電圧発生回
路、ＯＳＰＧ……ワンショットパルス発生回路、ＬＳ…
…レベルセンサ、ＶＲ……参照電圧、ＰＯＳＣ……パル
ス発生回路。Ｐ１〜Ｐ４，ＰＡ〜ＰＦ……Ｐチャンネル
ＭＯＳＦＥＴ、Ｎ１〜ＮＨ……ＮチャンネルＭＯＳＦＥ
Ｔ、Ｖ０〜Ｖ９，ＶＡ〜ＶＤ……インバータ、Ｃ１〜Ｃ
４，ＣＡ〜ＣＤ……容量、ＮＯ０〜ＮＯ２……ノア（Ｎ
ＯＲ）ゲート、ＮＡ１……ナンド（ＮＡＮＤ）ゲート、
ｎ１〜ｎ７，ｎａ〜ｎｄ……内部ノード。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 その一方の電極が第１の電圧にプリチャ
   ージされ、その他方の電極が上記第１の電圧とは逆極性
   の第２の電圧にプリチャージされた後、上記第１の電圧
   と同極性の第３の電圧とされるポンプ容量を含んでな
   り、 その出力ノードにおいて、その絶対値が上記第１及び第
   ３の電圧より大きくかつ同極性の第４の電圧を生成する
   ことを特徴とする昇圧回路。
2. 【請求項２】 請求項１において、 上記ポンプ容量の一方の電極は、トランスファＭＯＳＦ
   ＥＴを介して上記出力ノードに結合されるものであり、 上記トランスファＭＯＳＦＥＴのゲートには、ブースト
   容量により得られる第５の電圧が所定のタイミングで供
   給されるものであって、 上記ブースト容量の一方の電極は、上記第１の電圧にプ
   リチャージされ、その他方の電極は、上記第２の電圧に
   プリチャージされた後、上記第３の電圧とされるもので
   あることを特徴とする昇圧回路。
3. 【請求項３】 請求項１又は請求項２において、 上記第１の電圧は、所定の正電位とされ、上記第２の電
   圧は、所定の負電位とされるものであって、 上記第３の電圧は、上記第１の電圧を併用してなるもの
   であることを特徴とする昇圧回路。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記昇圧回路は、所定のメモリ集積回路装置に含まれる
   ものであり、該メモリ集積回路装置は、所定の負電位の
   基板電圧を生成する基板電圧発生回路を具備するもので
   あって、 上記第１の電圧は、上記メモリ集積回路装置の高電位側
   動作電源であり、上記第２の電圧は、上記基板電圧発生
   回路による基板電圧の生成過程で生成されるものであ
   り、上記第４の電圧は、上記メモリ集積回路装置のワー
   ド線選択電圧として用いられるものであることを特徴と
   する昇圧回路。