JP2556014B2

JP2556014B2 - 半導体集積回路装置

Info

Publication number: JP2556014B2
Application number: JP61297030A
Authority: JP
Inventors: 久幸樋口; 鈴木　　誠
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-12-12
Filing date: 1986-12-12
Publication date: 1996-11-20
Anticipated expiration: 2011-11-20
Also published as: JPS63149896A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体メモリ装置に関し、特に回路動作の
高速化と耐ラッチアップ強度の向上等、動作の安定化と
信頼性向上を計った半導体メモリ装置に関するものであ
る。

〔従来の技術〕

消費電力の少ないMOSトランジスタと高速動作が可能
なバイポーラ・トランジスタとを組み合わせて、両方の
長所を活かした性能を持つメモリが開発されている。

第３図は、MOSトランジスタとバイポーラ・トランジ
スタとを組み合わせたメモリの構成図である。このよう
なメモリには、入力信号を受けてメモリセルの情報を読
み出したり、書き換えたりする機能が備えられている。
すなわち、第３図に示すように、入力信号を入力バッフ
ァにより増幅しこれをデコーダでデコードしてワード線
の１つを選択し、図示省略されている駆動回路によりＹ
スイッチを動作させて、データ線の１つを選択する。こ
れによって、１つのメモリセルから情報を読み出し、読
み出された情報をデータ線、コモンデータ線対を経由し
てセンスアップで増幅し、出力バッファを介してデータ
出力端子に出力する。このメモリの速度を示すアクセス
時間は、第４図の従来例に示すように、入力バッファに
3ns、デコーダに4ns、センスアップに4ns、出力バッフ
ァに2.5nsかかっている。つまり、アクセス時間13nsに
対して、各回路に占める遅延時間はほぼ均等であり、高
速化のためには、それぞれの回路の遅延時間を短縮する
必要がある。また、動作の安定化のための改良を加える
際に留意すべき点は、メモリLSIのチップ寸法の増加を
極力抑えることが望ましいことである。メモリLSIチッ
プ寸法の目安としては、第４図に示すように、各回路の
メモリ面積に占める割合が決まっているので、ここから
定められる。この図から明らかなように、メモリセル寸
法の増加に配慮すれば、その他の回路の占有面積の増加
は殆んどチップ寸法には寄与しないことがわかる。

ところで、最近のエレクトロニクスの高速化および高
機能化の傾向は、メモリLSIの場合も例外ではなく、さ
らに高速化、高集積化および低消費電力が望まれてい
る。

〔発明が解決しようとする問題点〕

従来の半導体メモリ装置では、次のような特質を持っ
ているため、高速化に限界があり、最小加工寸法が２μ
ｍで設計されたメモリでは、ほぼ第４図に示すアクセス
時間となっていた。

（イ）入力バッファ回路にMOS形のカレントミラー回路
を用いていること、（ロ）デコーダ回路に逐次デコード
回路を用いていること、（ハ）データ線負荷素子にMOS
トランジスタを用いていること、（ニ）センスアップに
信号を送るコモンデータ線の静電容量が大きいこと。

これらの要因になり、従来の回路では、メモリの動作
をさらに高速にすることは難かしかった。

なお、従来の半導体装置としては、例えば、特開昭60
−217725号公報に記載されたものがあるが、この装置に
おけるエミッタフォロワ回路バイアス電流源としては、
抵抗あるいは定電流源回路が用いられている。

また、従来より、LSIの高集積化に伴って増加する消
費電力を低減するため、LSIのCMOS化が進められてい
る。しかし、低消費電力で、かつ高速動作が必要な場合
には、近年、バイポーラトランジスタとMOSトランジス
タとを同一チップ上に集積したBiCMOS・LSIが検討され
ている。これらのLSIでは、その内部回路の信号振幅は
約5Vである。これに対して、LSIへの入力信号の振幅
は、高速性能を追求するECL系では約0.8V、CMOS・LSIで
通常使用されているTTL系においても、最小では1.4Vと
上記5Vに比べて小さく、LSIの入力部で信号レベルの変
換を要している。また、メモリLSIにおいては、メモリ
セルから読み出される信号は振幅が小さく、所望のレベ
ルまで増幅する必要がある。ECLレベルの信号をCMOS回
路等で使用されるレベルの信号に変換する回路として
は、例えば、アイ・エス・エス・シー・シー・ダイジェ
スト・オブ・テクニカル・ペーパーズ，（ISS CC DIG
EST OF TECHNICAL PAPERS,（1982）pp.248〜249にお
いて論じられているようなCMOS差動増幅回路、レベルシ
フト回路、カレントミラー型バッファ回路を組み合わせ
た回路が知られている。この回路は、MOSトランジスタ
だけで構成されているため、構成は簡単であるが、回路
段数が多く、変換に要する時間が４ナノ秒以上となり、
高速性能を達成することができなかった。また、この回
路の消費電流は、15の回路で、LSIの全消費電流150mAの
65％である。

本発明の目的は、このような要因を取り除き、高速動
作が可能で、かつ安定に動作し、しかもチップ面積を小
さくできる半導体集積回路装置を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本願第１の発明（特許請求
の範囲第１項の発明）による半導体集積回路装置は、そのベースが入力信号に応答する第１とバイポーラ・
トランジスタ（303）と、そのエミッタが上記第１のバイポーラ・トランジスタ
のエミッタに接続された第２のバイポーラ・トランジス
タと、上記第１と上記第２のバイポーラ・トランジスタの共
通接続された上記エミッタに接続された電流源と、そのベースが上記第１のバイポーラ・トランジスタの
コレクタの信号に応答する第３のバイポーラ・トランジ
スタと、そのベースが上記第２のバイポーラ・トランジスタの
コレクタの信号に応答する第４のバイポーラ・トランジ
スタと、そのドレイン・ソース電流経路が上記第３のバイポー
ラ・トランジスタのエミッタと第１動作電位点（V_EE）
との間に接続され、かつ上記第３のバイポーラ・トラン
ジスタのベース領域の導電型とは反対のチャネル型で構
成された第１のMOSトランジスタ（331）と、そのドレイン・ソース電流経路が上記第４のバイポー
ラ・トランジスタのエミッタと第１動作電位点（V_EE）
との間に接続され、かつ上記第４のバイポーラ・トラン
ジスタのベース領域の導電型とは反対のチャネル型で構
成された第２のMOSトランジスタ（321）と、その入力が上記第３のバイポーラ・トランジスタから
の信号に応答する第１の回路と、その入力が上記第４のバイポーラ・トランジスタから
の信号に応答する第２の回路とを具備してなり、上記第１のMOSトランジスタ（331）は上記第２のバイ
ポーラ・トランジスタのコレクタからの信号に対応して
動作するように構成され、上記第２のMOSトランジスタ
（321）は上記第１のバイポーラ・トランジスタのコレ
クタからの信号に対応して動作するように構成され、上記第１と上記第２の回路はそれぞれの入力段にMOS
トランジスタ（306,307,308,309）を含み、その出力段
にバイポーラ・トランジスタを含むことを特徴とする
（第１図参照）。

本願第２の発明（特許請求の範囲第５項の発明）は、その入力に入力信号が印加される入力バッファと、その入力が上記入力バッファの出力に応答するデコー
ダ回路と、上記デコーダ回路の出力によりアドレス選択される複
数のメモリセルを具備してなる半導体メモリ装置であっ
て、上記入力バッファは、そのベースに上記入力バッファの上記入力信号（30
1）が供給される第１のバイポーラトランジスタと、そのベースが上記第１のバイポーラトランジスタ（30
2）のエミッタの信号に応答し、そのコレクタが第１負
荷に接続された第２のバイポーラトランジスタ（303）
と、そのエミッタが上記第２のバイポーラトランジスタの
エミッタと差動的に接続され、そのベースに基準電圧
（V_EE）が供給され、そのコレクタが第２負荷に接続さ
れた第３のバイポーラトランジスタと、上記第２のバイポーラトランジスタ（303）の上記ベ
ースと上記コレクタとの間に接続されることによって上
記第２のバイポーラトランジスタ（303）の飽和を防止
する飽和防止手段（304）と、そのベースが上記第１負荷の信号に応答する第４のバ
イポーラトランジスタと、そのベースが上記第２負荷の信号に応答する第５のバ
イポーラトランジスタと、上記第３のバイポーラトランジスタがコレクタからの
信号に対応して動作するよう構成され、そのドレインが
上記第４のバイポーラトランジスタのエミッタに接続さ
れ、かつ上記第４のバイポーラトランジスタのベース領
域の導電型とは反対のチャネル型で構成された第１のMO
Sトランジスタ（331）と、上記第２のバイポーラトランジスタのコレクタからの
信号に応答して動作するよう構成され、そのドレインが
上記第５のバイポーラトランジスタのエミッタに接続さ
れ、かつ上記第５のバイポーラトランジスタのベース領
域の導電型とは反対のチャネル型で構成された第２のMO
Sトランジスタ（321）と、その入力が上記第４のバイポーラトランジスタの上記
エミッタの信号に応答する第１のCMOS回路（306,307）
と、その入力が上記第５のバイポーラトランジスタの上記
エミッタの信号に応答する第２のCMOS回路と、そのベースが上記第１のCMOS回路の出力に応答する第
６のバイポーラトランジスタと、そのベースが上記第２のCMOS回路の出力に応答する第
７のバイポーラトランジスタとを具備してなり、上記第６のバイポーラトランジスタのエミッタと上記
第７のバイポーラトランジスタのエミッタとから相補信
号（a,a）を得ることを特徴とする（第１図参照）。

本願第３の発明（特許請求の範囲第８項の発明）は、エミッタ・フォロワ回路として動作する半導体集積回
路装置であって、そのベースに上記エミッタ・フォロワ回路の入力信号
（１）が印加され、そのコレクタが第１動作電位点に接
続された第１のNPNバイポーラ・トランジスタ（100）
と、そのゲートに第１の基準電圧（３）が印加され、その
ソースが上記第１のNPNバイポーラ・トランジスタ（10
0）のエミッタに接続され、そのドレインが第２動作電
位点（４）に接続された第１のＰチャネル型MOSトラン
ジスタ（101）とを具備してなり、上記入力信号（１）が高レベルの場合には上記第１の
NPNバイポーラ・トランジスタ（100）に第１の所定のエ
ミッタ電流が流れる如く上記第１の基準電圧の電位が設
定され、上記入力信号（１）が低レベルの場合には上記
第１の所定のエミッタ電流より小さなエミッタ電流が上
記第１のNPNバイポーラ・トランジスタ（100）に流れる
ことを特徴とする（第13図参照）。

尚、その具体的な実施形態では、上記第１のＰチャネ
ル型MOSトランジスタ（121）の上記ゲートに印加される
上記第１の基準電圧は上記入力記号（21）と相補関係の
信号であることを特徴とする（第16図参照）。

本願第４の発明（特許請求の範囲11項の発明）は、そのベースが入力信号（31）に応答する第１のバイポ
ーラ・トランジスタ（13）と、そのゲートに第１の基準電圧（32）が印加され、その
ソースが上記第１のバイポーラ・トランジスタ（130）
のエミッタに接続され、かつ上記第１のバイポーラ・ト
ランジスタのベース領域の導電型とは反対のチャネル型
で構成された第１のMOSトランジスタ（131）と、そのチャネル型が上記第１のMOSトランジスタ（131）
のチャネル型と反対であり、かつそのドレインとそのゲ
ートとが上記第１のMOSトランジスタ（131）のドレイン
に接続された第２のMOSトランジスタ（132）と、第３と第４のMOSトランジスタ（134,133）を含む第１
のCMOS回路とを具備してなり、上記第２のMOSトランジスタ（132）の上記ドレインと
上記ゲートとは上記第３のMOSトランジスタ（134）の上
記ゲートに接続され、上記第４のMOSトランジスタ（133）の上記ゲートは第
１のバイポーラ・トランジスタ（130）の上記ベースと
上記エミッタのいずれか一方に接続されてなり、上記第３のMOSトランジスタ（134）のチャネル型は上
記第４のMOSトランジスタ（133）のチャネル型と反対の
導電型であり、上記第１のMOSトランジスタ（131）のチ
ャネル型は上記第４のMOSトランジスタ（133）のチャネ
ル型と同一の導電型であることを特徴とする（第17図参
照）。

本願第５の発明（特許請求の範囲第15項の発明）は、エミッタ・フォロワ回路として動作する半導体集積回
路装置であって、そのベースに上記エミッタ・フォロワ回路の第１の入
力信号（21）が印加される第１のNPNバイポーラ・トラ
ンジスタ（120）と、そのベースに上記エミッタ・フォロワ回路の第２の入
力信号（24）が印加される第２のNPNバイポーラ・トラ
ンジスタ（122）と、そのゲートが上記第２のNPNバイポーラ・トランジス
タ（122）のエミッタに接続され、そのソースが上記第
１のNPNバイポーラ・トランジスタ（120）のエミッタに
接続されたＰチャネル型の第１のMOSトランジスタ（12
1）と、そのゲートが上記第１のNPNバイポーラ・トランジス
タ（120）のエミッタに接続され、そのソースが上記第
２のNPNバイポーラ・トランジスタ（122）のエミッタに
接続されたＰチャネル型の第２のMOSトランジスタ（12
3）とを具備してなることを特徴とする（第16図参
照）。

本願第６の発明（特許請求の範囲第16項の発明）は、そのゲートに入力信号が印加されるＰチャネル型の第
１のMOSトランジスタ（160）と、そのソースに上記入力信号が印加されるＰチャネル型
の第２のMOSトランジスタ（158）と、そのベースが上記第１のMOSトランジスタ（160）のド
レインと上記第２のMOSトランジスタ（158）のドレイン
の少なくとも一方の信号に応答する第１のNPNバイポー
ラ・トランジスタ（166）と、そのチャネル型が上記第１のMOSトランジスタ（160）
および第２のMOSトランジスタ（158）のチャネル型と反
対であり、そのゲートが上記第１のMOSトランジスタ（1
60）の上記ドレインと上記第２のMOSトランジスタ（15
8）の上記ドレインの少なくとも他方の信号に応答する
第３のMOSトランジスタ（164）と、そのベースが上記第３のMOSトランジスタ（164）のソ
ースの信号に応答し、そのコレクタが上記第１のNPNバ
イポーラ・トランジスタ（166）のエミッタと上記第３
のMOSトランジスタ（164）のドレインとに接続された第
２のNPNバイポーラ・トランジスタ（167）とを具備して
なり、上記第１のNPNバイポーラ・トランジスタ（166）の上
記エミッタと上記第２のNPNバイポーラ・トランジスタ
（167）の上記コレクタとの共通接続点から出力信号が
得られることを特徴とする（第21図参照）。

本願第７の発明（特許請求の範囲第17項の発明）は、そのベースが入力信号（51）に応答する第１のNPNバ
イポーラ・トランジスタ（154）と、そのエミッタが上記第１のNPNバイポーラ・トランジ
スタ（154）のエミッタと接続された第２のNPNバイポー
ラ・トランジスタ（155）と、そのベースが上記第１と上記第２のNPNバイポーラ・
トランジスタ（154,155）のいずれか一方のコレクタに
接続され、そのコレクタが第１動作電位点に接続された
第３のNPNバイポーラ・トランジスタ（157）と、そのゲートが上記第３のNPNバイポーラ・トランジス
タ（157）のエミッタに接続され、そのソースが上記第
１動作電位点に接続されたＰチャネル型の第１のMOSト
ランジスタ（160）と、そのソースが上記第３のNPNバイポーラ・トランジス
タ（157）のエミッタに接続されたＰチャネル型の第２
のMOSトランジスタ（158）と、そのベースが上記Ｐチャネル型の第１のMOSトランジ
スタ（160）のドレインと上記Ｐチャネル型の第２のMOS
トランジスタ（158）のドレインの少なくともいずれか
一方からの信号に応答して、そのコレクタが上記第１動
作電位点に接続された第４のNPNバイポーラ・トランジ
スタ（166）と、そのゲートが上記Ｐチャネル型の第１のMOSトランジ
スタ（160）のドレインと上記Ｐチャネル型の第２のMOS
トランジスタ（158）のドレインの他方の信号に少なく
とも応答するＮチャネル型の第３のMOSトランジスタ（1
64）と、そのベースが上記Ｎチャネル型の第３のMOSトランジ
スタ（164）のソースの信号に応答し、そのエミッタが
第２動作電位点（68）に接続され、そのコレクタが上記
第４のNPNバイポーラ・トランジスタ（166）のエミッタ
と接続された第５のNPNバイポーラ・トランジスタ（16
7）とを具備してなり、上記第４のNPNバイポーラ・トランジスタ（166）の上
記エミッタと上記第５のNPNバイポーラ・トランジスタ
（167）の上記コレクタとの共通接続点（61）から出力
信号が得られることを特徴とする（第21図参照）。

本願第８の発明（特許請求の範囲第20項の発明）は、入力信号をそのゲート電極に受ける第１のインバータ
回路（419,4K）と上記第１のインバータ回路の出力を受ける第２のイン
バータ回路と、上記第２のインバータ回路と電気的に接続され、上記
第２のインバータ回路の出力信号と同相の信号をそのゲ
ート電極に受ける第１のトランジスタとを有し、上記第１のトランジスタは、そのゲート電極に受ける
信号により、上記第１のインバータ回路のゲート電極を
第１の動作電位点に選択的に接続するよう構成されたこ
とを特徴とする（第２図、または第６図参照）。

〔作用〕

本願第１の発明（第１項の発明）によれば、例えば、ECLレベルの如き小信号振幅の入力信号（30
1）はエミッタ結合の第１と第２のバイポーラ・トラン
ジスタによって信号増幅された後、エミッタ・フォロワ
として動作する第３と第４のバイポーラ・トランジスタ
を介して、その入力部がMOSトランジスタを含み、その
出力部にバイポーラ・トランジスタを含む信号増幅用の
第１と第２の回路の入力に伝達されて、ECLレベルの如
き小信号振幅から例えばCMOSレベルの如き大信号振幅へ
のレベル変換が可能となる。また、第１と第２の回路は
入力部にMOSトランジスタを含むので高入力インピーダ
ンスとなり、出力部はバイポーラ・トランジスタを含む
ので低出力インピーダンスとなる。また、エミッタ・フ
ォロワとして動作する第３と第４のバイポーラ・トラン
ジスタのエミッタ能動負荷は交叉接続形態に接続された
第１のMOSトランジスタ（331）と第２のMOSトランジス
タ（321）とであるので、エミッタ・フォロワとして動
作する第１と第２のバイポーラ・トランジスタの定常消
費電流を低減することが可能となる（第１図参照）。

本願第２の発明（第５項の発明）によれば、例えば、第１のバイポーラ・トランジスタを介して供
給されるECLレベルの如き小信号振幅の入力信号（301）
はエミッタ結合の第２と第３のバイポーラ・トランジス
タによって信号増幅された後、エミッタ・フォロワとし
て動作する第４と第５のバイポーラ・トランジスタを介
して、第１と第２のCMOS回路の入力に伝達されてECLレ
ベルの如き小信号振幅から例えばCMOSレベルの如き大信
号振幅へのレベル変換が可能となる。

また、この際に、入力信号（301）の電圧が上昇して
も、飽和防止手段（304）によって、第２のバイポーラ
・トランジスタの飽和が防止されて、半導体集積回路の
ラッチアップを防止することができる。

また、エミッタ・フォロワとして動作する第４と第５
のバイポーラ・トランジスタのエミッタ能動負荷は交叉
接続形態に接続された第１のMOSトランジスタ（331）と
第２のMOSトランジスタ（321）とであるので、エミッタ
・フォロワとして動作する第１と第２のバイポーラ・ト
ランジスタの定常消費電流を低減することが可能となる
（第１図参照）。

本願第３の発明（第８項の発明）によれば、エミッタ・フォロワとして動作する第１のNPNトラン
ジスタ（100）のエミッタ負荷としてはゲートに第１の
基準電圧（３）が印加されることによって、能動負荷と
して動作する第１のＰチャネルMOSトランジスタ（101）
が接続されているため、入力信号（１）が低レベルとな
った際に、エミッタ・フォロワとして動作する第１のNP
Nトランジスタ（100）の定常消費電流を低減することが
できる（第13図参照）。

本願第４の発明（第11項の発明）によれば、エミッタ・フォロワとして動作する第１のNPNトラン
ジスタ（130）のエミッタ負荷としてはゲートに第１の
基準電圧（32）が印加されることによって、能動負荷と
して動作する第１のＰチャネルMOSトランジスタ（131）
が接続されているため、フォロワとして動作する第１の
NPNトランジスタ（130）の定常消費電流を低減すること
ができる。また、能動負荷として動作する第１のＰチャ
ネルMOSトランジスタ（131）にはドレインとゲートとが
接続された第２のMOSトランジスタ（132）が接続されて
いるので、CMOS回路の第３と第４のMOSトランジスタ（1
34,133）のゲートを駆動するのに適したレベルの異なっ
た２種類の出力信号を得ることができる（第17図参
照）。

本願第５の発明（第15項の発明）によれば、エミッタ・フォロワ相補出力信号を生成する第１と第
２のNPNバイポーラ・トランジスタ（120,122）のエミッ
タには能動負荷としての第１と第２のMOSトランジスタ
（121,123）のゲートとドレインが交叉接続形態で接続
されているため、第１と第２のNPNバイポーラ・トラン
ジスタ（120,122）の一方が低レベルを出力する際にこ
の一方のトランジスタの定常消費電流を低減することが
できる（第16図参照）。

本願第６の発明（第16項の発明）によれば、入力信号が第１のMOSトランジスタ（160）のゲートと
第２のMOSトランジスタ（158）のソースと印加されるこ
とにより、第１のMOSトランジスタ（160）と第２のMOS
トランジスタ（158）のドレインからレベル変換された
相補信号が得られるとともに、この相補信号で駆動され
る第１のNPNバイポーラ・トランジスタ（166）からなる
プル・アップ素子と第３のMOSトランジスタ（164）と第
２のNPNバイポーラ・トランジスタ（167）からなるプル
・ダウン素子は出力端子（61）を高速充電・高速放電す
ることが可能となる（第21図参照）。

本願第７の発明（第17項の発明）によれば、例えば、ECLレベルの如き小信号振幅の入力信号（5
1）はエミッタ結合の第１と第２のバイポーラ・トラン
ジスタ（154,155）によって信号増幅された後、エミッ
タ・フォロワである第３のバイポーラ・トランジスタ
（157）のエミッタ出力信号が第１のMOSトランジスタ
（160）のゲートと第２のMOSトランジスタ（158）のソ
ースとに印加されることにより、第１のMOSトランジス
タ（160）と第２のMOSトランジスタ（158）のドレイン
からレベル変換された相補信号が得られるとともに、こ
の相補信号で駆動される第４のNPNバイポーラ・トラン
ジスタ（166）からなるプル・アップ素子と第３のMOSト
ランジスタ（164）と第５のNPNバイポーラ・トランジス
タ（167）からなるプル・ダウン素子は出力端子（61）
を高速充電・高速放電することが可能となる（第21図参
照）。

本願第８の発明（第20項の発明）によれば、同相のフ
ィードバック回路により、入力信号を自動的にリセット
することができるので、特別の制御信号を必要とせずに
次の入力信号に備えることができる。

本発明のその他の目的と特徴は、以下の実施例から明
らかとなるであろう。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明す
る。

第１図は、本発明の一実施例を示す半導体メモリ装置
の高速入力バッファ回路の構成図である。

入力端子301に入力されたECLレベルの信号は、バイポ
ーラ・トランジスタ302によりレベルシフトされ、電流
切換型回路のバイポーラ・トランジスタ303のベースに
導かれる。このカレントスイッチ回路により、入力信号
は約2Vまで増幅される。このとき、増幅電圧が大きくな
り過ぎたり、入力端子の電圧が−0.5V以上に上がったり
すると、カレントスイッチ回路のバイポーラ・トランジ
スタ303が飽和して、ときにはラッチアップ現象を引き
起こし、メモリ動作を不能にすることがある。これを防
止するために、バイポーラ・トランジスタ304が接続さ
れている。ここでは、バイポーラ・トランジスタ304の
ベース端子をバイポーラ・トランジスタ302のエミッタ
端子に接続した場合を示したが、トランジスタ302のベ
ースやコレクタを共通にしたマルチエミッタ形のバイポ
ーラ・トランジスタ構造を用いてもよく、またその接続
を持つ独立したバイポーラ・トランジスタを用いてもよ
いことは勿論である。しかし、第１図に示すように、ト
ランジスタ304のベースを接続したときには、電流切換
型の出力信号振幅が2Vを越えても、入力信号電圧により
バイポーラ・トランジスタ303のコレクタ電位がクラン
プされることはなく、従って大きい出力振幅を得るため
に適している。しかし、あまり信号振幅を大きくする
と、電流切換型回路の遅延時間が増加する。このため、
この回路の出力振幅は、1.8V程度が速度の点から最も適
している。このバイポーラ・トランジスタ304を付加す
ることにより、入力信号電圧が規格値以上に上昇した
り、電流切換型回路の出力振幅が大きくなったときに
も、トランジスタ303の飽和は防止され、回路の安定動
作が得られる。電流切換型回路により増幅された肯定と
否定の信号を、MOSトランジスタ321,331を負荷とするエ
ミッタ・フォロワ回路に導く。負荷MOSトランジスタ32
1,331のソースは電源V_EEに接続されるこのエミッタ・フ
ォロワ回路は、電流切換型回路に負荷を軽くし、かつ後
段の回路を高い駆動能力で駆動するために設けられてい
る。ここで、MOSトランジスタを負荷として用いたの
は、エミッタ・フォロワ回路の出力振幅が約2Vと大きい
ために、負荷として純粋な抵抗を用いたときに比べて、
低消費電力で、かつ高速動作が得られることに基づいて
いる。また、エミッタフォロワ抵抗とMOS FET321とを
並列に設けることも可能である。エミッタ・フォロワ回
路の否定信号出力は、MOSトランジスタ306と307のゲー
トに、肯定信号出力はMOSトランジスタ308と309のゲー
トに、それぞれが導かれ、この昇圧回路により信号振幅
が電源電圧まで増幅される。このとき、MOSトランジス
タ310は、出力の電圧が接地電位に近いときにのみ導通
し、電源の電位V_EEに近付くと、その導通はなくなり、
バイポーラ・トランジスタの駆動能力もなくなる。すな
わち、この回路は、出力が高電位から低電位に切り換わ
る時のみ駆動能力を発揮し、それ以外の時には駆動能力
のないことがわかる。また、この回路は、信号の切り換
わり時以外の時には、消費電力がなく、低消費電力で動
作するのは勿論である。この回路の後段に付加されたMO
Sトランジスタ311と312は、信号の切り換わり時以外に
おいて、この回路に駆動能力を持たせ、出力電位を安定
させるために設けた回路である。MOSトランジスタ311と
312のゲート端子は、上述の回路で、入力信号の肯定と
否定が入れ代わった回路315からの信号を用いている。
このため、このMOSトランジスタのゲートへの信号は、
この回路の切り換わりの後に到達するので、余りMOSト
ランジスタの駆動能力が大きいと、遅延時間を増加する
こともある。通常、両者の駆動能力の比は、10:1以上が
望ましい。この回路により、第４図に示した値と同一の
基準で設計されたとき、入力バッファの遅延時間は、2n
sと約1ns短縮される。

第２図は、本発明の一実施例を示す半導体メモリ装置
の高速デコーダ回路の構成図である。

又第１図に示す入力バッファ回路により電源電圧まで
増幅された入力信号は、デコーダ回路の入力端子a₀から
a₇にそれぞれ供給される。このとき、入力信号のうち少
なくとも１個に低レベルの信号があれば、このデコード
回路は低レベルを出力する。すなわち、各入力をゲート
とするMOSトランジスタを直列に接続しているため、１
個でも低レベルの入力があると、非導通となり、出力は
低レベルとなる。この回路では、入力の信号レベルによ
り１個のみ高レベルを出力する。ここで、MOSトランジ
スタ410や411のないデコーダ回路は、特開昭60−170092
号公報に記載されている。また、このMOSトランジスタ
の寸法をMOSトランジスタ400から407に向って逐次ゲー
ト幅を小さくすることにより、高速化を図ることも記載
されている。本実施例のデコーダ回路では、MOSトラン
ジスタ410や411を設けることにより、上記公報に記載の
回路で必要とした同期信号を用いることなく動作するの
で、高速メモリに適した回路を実現している。ここで、
MOSトランジスタ410,411のゲートには、各アドレス信号
の否定信号▲▼，▲▼等を接続しているが、前
記実施例の入力バッファ回路を用いれば、肯定と否定の
信号が同じ遅延時間で作られるという長所があるため、
両者のタイミングがずれて、例えばMOSトランジスタ400
と410が同時に導通し、貫通電流が生じることはない。
この回路によりデコードされた信号は、MOSトランジス
タ419のゲートに導かれ、高レベルになると、このMOSト
ランジスタ419が導通してノード421の電位を引き下げ
る。この信号は、さらにバイポーラ・トランジスタとMO
Sトランジスタの組み合わせた高駆動能力を持つ昇圧回
路に導かれて、電源電圧まで増幅される。ここではトラ
ンジスタ419にMOSトランジスタを用いたが、バイポーラ
・トランジスタを用いることもできる。このときにはバ
イポーラ・トランジスタの飽和を防止して高速化するた
めショットキ形ダイオードやMOSFETでクランプすること
が望ましい。

第５図は、第２図のデコーダ回路の入力、ノード42
0、出力430の時間変化を示す特性図である。信号入力か
らデコード信号が作られるノード420までに約0.5ns、電
源電圧までの昇圧に約1nsの合計1.5nsで、デコードして
いる。

実施例では、ＮチャネルMOSトランジスタについて述
べているが、勿論、ＰチャネルMOSトランジスタを用い
てもよい。また、肯定、否定信号を用いずに、Ｎチャネ
ル、ＰチャネルMOSトランジスタを相補形に用い、一方
の信号のみでデコードすることも可能である。

第６図は、第２図の変形例を示すデコーダ回路の構成
図である。第２図では、全てのアドレス信号が高レベル
のときにのみ出力が高レベルとなるデコーダ回路を示し
たが、第６図に示すように、全てのアドレス信号が高レ
ベルのときにのみ出力が低レベルとなる回路にすること
もできる。動作は、第２図と殆んど同じであるため、説
明を省略する。

第７図は、第６図の各ノードの電圧の時間変化を示す
特性図である。デコーダ回路の遅延時間は、第２図の回
路の遅延時間とほぼ同じである。すなわち、入力ノード
a₀に0nsの時点に入力があると、ノード721でデコードさ
れるのに約0.5nsかかり、ノード731で電源電圧まで昇圧
されるのに約1nsかかるので、合計1.5nsかかる。出力ノ
ード731では、逆極性の出力を供給する。

第８図は、本発明の一実施例を示すメモリセルの構成
図であって、データ線810,811の負荷素子としてショッ
トキ障壁形ダイオード806を用いている。従来は、この
負荷抵抗としてMOSトランジスタが用いられており、最
近では、バイポーラ・トランジスタを用いる試みも報告
されている。前者のMOSトランジスタを用いた場合に
は、高速化のために抵抗値を下げようとすると、MOSト
ランジスタのゲート幅を大きくする必要があり、例えば
実効抵抗値500オームを得るには、ゲート幅を40μｍ以
上に設計することが必要となる。この結果、データ線対
当りのMOSトランジスタのゲート容量は100fFに達し、メ
モリの情報の書き込み時にこのMOSトランジスタの約60
個を全て非導通にするには、6pFもの大きい静電容量を
駆動するドライバ回路が必要になる。また、メモリ情報
を書き込むときに電源電圧V_EEまで引き下げられたデー
タ線は、このMOSトランジスタにより接地電位まで引き
上げられ、引き続く情報の読み出しに備えることになる
が、通常、このデータ線810,811には1pF程度の静電容量
が付加されているため、500Ωの実効抵抗で引き上げる
とその時定数は0.5nsとなり、情報読み出し時のデータ
線振幅の50mVまで達するには3nsもかかる。すなわち、
この間に情報の読み出しが開始されると、データ線の振
幅が50mVに達するまでの時間だけ読み出し時間が増加す
る。この欠点を回避するため、データ線の負荷素子とし
て、バイポーラ・トランジスタを用いることが提案され
ている。バイポーラ・トランジスタを用いると、書き込
み時のデータ線負荷を非導通にすることも、また書き込
み後のデータ線の電位引き上げにも高速化が期待でき
る。しかし、バイポーラ・トランジスタのエミッタ・ベ
ース接合の降服電圧が低く、特に高速に動作するバイポ
ーラ・トランジスタでは、その降服電圧は3V程度に止ま
っており、ベース端子電圧を電源電圧V_EEまで引き下げ
て、このバイポーラ・トランジスタを非導通することは
できなくなっている。そこで、この対策として付帯回路
を付加する方法（特開昭61−89012号明細書参照）が提
案されているが、回路が複雑とな、かつ動作速度の低下
や回路占有面積の増加を招く。

これに対して、本実施例のようにショットキ障壁形ダ
イオードを用いると、かかるショットキ障壁形ダイオー
ドは半導体集積回路内のバイポーラトランジスタの低不
純物濃度コレクタ領域と金属の整流性接触によって形成
されるため、その降伏電圧は比較的大きくなり、バイポ
ーラ・トランジスタを用いたときと同等の高速性が得ら
れるとともに、その非導通とするためのダイオードのア
ノード端子のカノードに対する静電容量は10fF以下であ
り、その制御も簡単に行うことができる。

第９図は、第８図の回路を用いたときのデータ線の電
位が電源電圧V_EEから回復する時間変化を示す特性図で
ある。データ線対の電位差が50mVとなるに要する時間は
約1.2nsであり、これは従来のMOSトランジスタを用いた
時に比べて1.8nsも高速化されている。ここではWL1には
0V,WL2,804にはV_EEの電位を与えた場合を示している。
すなわち、記憶データ保持状態では、ワード線WL1,WL2
は−4Vにあり、データ線810,811に接続されたゲート用
のMOSトランジスタはOFF状態である。この状態では、フ
リップフロップとデータ線810,811の間は絶縁されてい
る。メモリセルに情報を書き込むためには、デーダ線81
1に所定の電位を与え、次にワード線WL1,WL2に電圧パル
スを印加する。

次に、他の実施例として、第３図に示したセンス・ア
ンプの高速化について説明する。データ線対の電位差を
小さくしてデータ線の応答速度を上げる方法について
は、特願昭61−89012号明細書に詳述してあるので説明
は省略するが、データ線対間の電位差を小さくするに従
って、データ線の応答速度もこれに比例して小さくな
る。ここでは、このデータ線の信号をさらに纏めて、セ
ンスアンプに送るコモンデータ線の応答速度の向上につ
いて述べることにする。

第10図は、本発明の一実施例を示すコモンデータ線の
構成概念図である。MOSトランジスタのＹスイッチによ
り所定のデータ線対の電位をコモン・データ線に導き、
センス・アンプに信号を送り信号を取り出す。従来、コ
モン・データ線の静電容量は、データ線の静電容量とほ
ぼ同じ値であった。このような設計にすると、比較的高
速でチップ寸法も小さいメモリLSIが実現できる。しか
し、さらにコモン・データ線の応答速度を向上させるに
は、この静電容量の低減を図ることが必要である。この
ために、従来、メモリセル・アレーからは、１対のコモ
ン・データ線が出ていたのに対して、本実施例では、コ
モン・データ線に接続するデータ線対の数を従来に比べ
て1/4に減らし、４対のコモン・データ線をそれぞれの
センスアンプに導く配置にしている。これにより、各コ
モン・データ線の静電容量を約1/3にすることができ
る。その結果、コモン・データ線の遅延時間は、約1/3
に短縮された。

メモリLSIの高速動作とは直接には結びつかないが、
メモリセルの占有面積の低減や、メモリLSIの集積度向
上、マット分割に伴う入力バッファ回路、デコーダ回
路、および電源配線の配置は、チップ寸法が増すととも
にメモリの動作速度の低下を引き起こすので、次にその
防止法を述べる。

第11図は、本発明の一実施例を示すメモリセルの平面
形状図である。ここでは、特開昭61−59867号公報に記
載の第２図における４個のMOSトランジスタと２個の抵
抗とで構成されたメモリセルの平面図から２個の抵抗部
分のみを示している。この形状で着目すべきことは、２
個の抵抗1104,1107の配置である。従来、この抵抗1104,
1107は第11図の破線で示す1124,1127のように、抵抗の
用いられるメモリセル内に作られていた。このために、
高抵抗領域1124、1127の長さが微細化とともに短くな
り、抵抗値のばらつきや、耐圧の低下を招き、メモリセ
ルに適用することが困難となっている。本実施例では、
この抵抗を隣接するメモリセルまで延在させ、この抵抗
の長さを増加させたことに特徴がある。

このような配置にすることにより、抵抗長は約1.5倍
長くなり、従来問題となっていた抵抗値のばらつきや耐
圧の低下を防止できる。

第12図は、本発明の一実施例を示すメモリLSIの設計
概念図である。ここでは、256Kb以上の集積度を持つメ
モリLSIに対象としている。中央部に入力バッファ回
路、その両側にワード線のＸデコーダ回路、さらにドラ
イバ回路を設けている。このワード線用の信号線121等
をワード線と平行にメモリセル124上に配置する。ここ
で、この信号線は、ワード線２本に対して１本設けるこ
とにし、これによりこの信号線が通らないメモリセル列
上、例えばメモリセル125上には、電源配線126、接地
線、入力信号線、出力信号線等を通すことにする。この
ようにすると、ワード線選択信号は、各メモリセル・ア
レーごとにデコード回路を１段設ければ、その選択信号
を作ることができ、それにより生じたメモリセル上の空
き領域には、電源配線や信号線を配置できる。従って、
従来、これらの配線のために使用されていたメモリLSI
チップの周辺部を削除してチップ寸法を縮少したり、別
の目的に用いることができる。このような配置にする
と、配線領域が有効活用できる他に、電源配線や接地用
配線をメモリセル上に網目状に配置することにより、配
線抵抗を従来の値より減少させることができる。これに
より、従来問題となっている配線に伴う電圧降下も改善
することができる。

このように、入力バッファ回路、デコーダ回路、デー
タ線負荷素子、コモンデータ線分割により、メモリ情報
の読み出しに要する時間（アクセス時間）を短縮し、ま
たメモリ情報の書き込み後の回復に要する時間をも短縮
することができ、高速メモリを実現できる。

次に、本発明における入力バッファ回路の他の実施例
について、説明する。

第13図は、本発明の一実施例を示す入力がバッファ回
路の構成図であって、エミッタ・フォロワ回路の最小回
路構成を示す。第13図において、端子１は入力端子、端
子２は出力端子、端子３は基準電圧印加端子、端子４は
電源端子、100はNPNバイポーラ・トランジスタ、101は
Ｐチャネル型MOSトランジスタ（以下、PMOSと略記す）
を示している。本実施例によるエミッタ・フォロワ回路
で構成された入力バッファは、第13図に示すように、少
なくとも１個のバイポーラ・トランジスタとPMOSにより
構成される。入力電圧が高レベル、例えば接地電位の場
合には、NPNトランジスタ100のエミッタ端子２に、その
ベース・エミッタ間電圧V_BE、例えば0.8V低い電圧が出
力される。この時、PMOS101が導通し、所定のエミッタ
・バイアス電流I_EHが流れるように、PMOS101のゲート電
圧、つまり端子３の電位を設定する。次に、入力電圧が
低レベル、例えば−0.8Vの場合には、上記と同じように
して、出力端子２にはベース・エミッタ間電圧だけ低い
電圧が出力される。しかし、この時には、PMOS101のソ
ース電位、すなわち出力端子２の電位は上記入力電圧が
高レベルの場合に比べて入力信号振幅分だけ下がるた
め、PMOS 101のゲート・ソース間電圧V_GSは減少し、エ
ミッタ・バイアス電流I_ELは減少する。

第14図は、第13図における入力電圧対エミッタ電流特
性の一例を示す図である。PMOSの代りに抵抗を用いた場
合には、例えば電源電圧−5.2V、エミッタ・ベース間電
圧0.8Vとして、入力電圧高レベル0V、低レベル−0.8Vと
すると、入力電圧高レベル0V、低レベル−0.8Vに対して
エミッタ電流は、（I_EH−I_EL）/I_EH＝0.8/（5.2−0.8）
＝18％しか変化しないのに対して、本実施例による回路
では、上述のように、PMOS101のゲート３の設定電位に
より入力電圧が高レベル、低レベル時のエミッタ電流比
を任意に設定することが可能となり、回路の低消費電力
化が図れる。また、NPNトランジスタ100の代りにＮチャ
ネル型MOSトランジスタ（以下、NMOSと略記す）を用い
ることにより、類似の効果を発揮するソース・フォロワ
回路を実現することができる。

第15図は、本発明の他の実施例を示すエミッタ・フォ
ロワ回路からなる入力バッファの構成図である。第15図
では、入力端子11,出力端子12,基準電圧印加端子13,電
源端子14,NPNトランジスタ110,PMOS111の他に、PMOS111
と電源端子14の間にNMOS112を付加し、出力端子12とは
信号レベルの異なる出力信号を端子15から取り出せるよ
うにする。このようにすると、CMOS回路におけるPMOS,N
MOSそれぞれの入力信号に適した２種類の出力信号を得
ることができる。つまり、本実施例の回路では、第13図
の実施例におけるエミッタ・フォロワ回路の電流変化を
112,114で構成されるカレントミラー回路で検出する点
に特徴がある。端子11の入力信号を、例えば高レベル0
V、低レベル−0.8V、ベース・エミッタ間バイアス電圧
を0.8Vとすると、出力端子12には、第13図の実施例と同
じく、高レベル−0.8V,低レベル−1.6Vの出力信号が得
られる。この信号は、接地レベルに近い信号であり、次
段のCMOS回路におけるPMOSの入力信号に適した信号であ
る。これに対して、CMOS回路におけるNMOSの入力信号と
しては、電源端子14に印加した電圧に近いレベルの出力
信号が必要である。第15図では、NPNトランジスタ110,P
MOS11は、第13図の実施例と同じようにして動作し、NMO
S112の働きにより上述のNMOSの入力信号に適した出力信
号を端子15から得ることができる。入力信号が低レベル
の時、PMOS111は僅かに導通した状態となり、エミッタ
電流は僅から流れる程度であて、この電流に対応したNM
OS112のゲート電位、つまり出力端子15の電位はNMOS112
の閾電圧あるいはそれより少し高い電圧だけ電流電圧よ
り高い値となる。入力信号が高レベルの時には、PMOS11
1は導通し、エミッタバイアス電流が流れるとともに、
この電流に対応してNMOS112のゲート電位は上昇し、NMO
Sの閾電圧よりも充分大きい値となる。従って、第15図
のエミッタ・フォロワ回路では、CMOS構成の回路を駆動
するために適した２種類の出力信号を同期に得ることが
でき、エミッタ・フォロワ回路とカレントミラー回路を
独立に構成した場合に比べて、回路の簡略化、高性能化
が図れる。

第16図は、本発明のさらに他の実施例を示すエミッタ
・フォロワ回路を用いた入力バッファの構成図である。
第16図において、端子21,24は相補な信号を入力する端
子、端子22,25は相補な信号を出力する端子、端子23,26
は電源端子、120,122はNPNトランジスタ、121,123はPMO
S,124,125は抵抗である。この回路では、例えば、電流
切換型回路の出力信号のような相補関係にある信号を入
力端子21,24に印加し、その出力信号を出力端子22,25を
介してそれぞれPMOS123,121に加えて、これらを導通あ
るいは非導通にすることにより、低消費電力化を図って
いる。端子21の入力信号が高レベル、例えば0V,端子24
の入力信号レベルが低レベル、例えば−1.5Vとすると、
出力端子22,25にはそれぞれ−0.8V,−2.3Vの電圧が現わ
れる。従って、PMOS121,123のゲート・ソース間電圧V_GS
はそれぞれ−1,5V,1.5vであり、閾電圧が例えば−0.6V
であれば、PMOS121は導通し、PMOS123は非導通となる。
入力信号が逆の場合と同じであって、PMOS121は非導
通、PMOS123は導通となる。抵抗124,125は、僅かなバイ
アス電流を流すためのものである。従って、本実施例の
エミッタ・フォロワ回路では、第13図の端子３に印加す
る基準電圧を印加することなく、回路の低消費電力化が
図れる。

第17図は、本発明の他の実施例を示す入力バッファ回
路の構成図である。第17図において、端子31は信号入力
端子、端子32は基準電圧印加端子、端子33〜35は電源端
子、端子36,37は出力端子、130はPNPトランジスタ、13
9,140はNPNトランジスタ、131,133,135,136,137はNMO
S、132,134,138はPMOSである。この回路では、TTLレベ
ル信号のような接地電位に近い比較的小さな振幅の信号
を電源電圧近くの振幅の信号に増幅し、さらにこれをMO
Sトランジスタとバイポーラ・トランジスタよりなるバ
ッファ回路に入力し、負荷を駆動する。本実施例におけ
るPNPトランジスタ130,NMOS131,PMOS132は、第15図の実
施例におけるNPNトランジスタ110,PMOS111,NMOS112と類
似の動作を行う。すなわち、入力信号31の高低によりNM
OS131は非導通、導通となり、そのドレイン電極にはPMO
S134の入力に適した電源電圧に近い高、低の信号が得ら
れる。一方、NMOS133には入力信号を印加することによ
り、入力信号が高レベルの時にはNMOS133は通電、PMOS1
34は非導通となり、このレベル変換回路の出力端子36は
接地電位に近い低レベルとなる。入力信号が低レベルの
時には、NMOS133は非導通、PMOS134は導通し、出力端子
36は電源電圧に近い高レベルとなる。本実施例では、こ
のレベル変換後の信号をバイポーラ・トランジスタとMO
Sトランジスタ13〜140で構成されるバッファ回路に印加
し、出力端子37に接続された負荷を駆動することによ
り、このレベル変換回路の駆動能力を増加させ、高速性
能を実現している。

NMOS133あるいはPMOS134に印加する信号の振幅は比較
的小さいため、大きな負荷を駆動するには適しておら
ず、従って上記バッファ回路を挿入して、出力端子36に
接続される負荷を軽減した方が高速であった。バッファ
回路としては、CMOSインバータ回路、多入力論理ゲート
回路であっても、差し支えはない。PNPトランジスタと
しては、縦型のものが使用できなければ、横型のもので
も差し支えない。また、PMOSを用い、ソース・フォロワ
回路を構成することも可能である。さらに、本実施例に
おいては、TTLレベル（低レベル0.8V,高レベル2.2V）の
入力を想定してNMOS133のゲート電極を入力端子31に接
続しているが、入力信号レベルによっては、第15図の実
施例と同じようにしてPNPトランジスタ130のエミッタ端
子に接続してもよい。このように、本実施例による回路
では、TTLレベル入力信号をCMOS回路等に適した信号に
高速に変換することができ、LSIの入力部での信号遅延
を低減することができる。

第18図は、本発明のさらに他の実施例を示す入力バッ
ファ回路の構成図である。第18図において、端子41は信
号入力端子、端子42は基準電圧印加端子、端子43〜45は
電源端子、端子46〜47は出力端子、141はNPNトランジス
タ、143,145,147はNMOS、142,144,146はPMOSである。こ
の回路では、ECLレベル信号のような接地電位に近い小
さな振幅の信号を電源電圧近くの振幅の信号に増幅し、
さらにこれをCMOS構成のバッファ回路に入力して、負荷
を駆動している。本実施例におけるNPNトランジスタ14
1,PMOS142,NMOS143,さらにPMOS144,NMOS145は、それぞ
れ第17図の実施例におけるPNPトランジスタ130,NMOS13
1,PMOS132,さらにNMOS133,PMOS134と同じ動作を行い、
出力端子46には入力信号の高低に応じて電源電圧に近い
振幅の低レベル、高レベルの信号が得られる。PMOS14
6、NMOS147によるCMOSインバータ回路は、この信号を受
けて第17図の実施例の135〜140よりなるインバータ回路
と同じ負荷を高速に駆動することができる。本実施例の
さらに他の特質は、使用するバイポーラ・トランジスタ
がコレクタ接地のNPNトランジスタ141だけであり、通常
のCMOSプロセスで実現できる点にある。

第19図および第20図は、第18図の141〜143の回路の集
積回路に組み込んだときの断面構成図である。第19図に
は、上述の通常のCMOSプロセスで実現できるコレクタ非
分離の構造を示し、第20図には、コレクタ分離構造を示
している。勿論、第20図のコレクタ分離の構造で、第18
図の回路を実現することも可能であり、その場合には出
力46を受けるバッファ回路として、第17図の実施例に示
したバッファ回路を用いることが高速性の点で望まし
い。このように、本実施例による回路においては、ECL
レベル入力信号をCMOS回路等に適した信号に高速に変換
することができる。なお、本実施例による回路の実験で
は、ECL入力（高レベル−0.9V,低レベル−1.7V）に対し
て1pFの負荷容量を、遅延時間3ns,消費電力5mW（サイク
ル時間10ns）の高速・低消費電力で駆動することができ
た。

第21図は、本発明のさらに他の実施例を示す入力バッ
ファ回路の構成図である。第21図において、端子51は信
号入力端子、端子52〜54,59は基準電圧印加端子、端子6
3〜69は電源端子、端子55〜58,60は内部信号端子、端子
61,62は出力端子、回路201は回路200と同一の回路、15
0,154,155,157,166,167はNPNトランジスタ、156,159,16
1,163,164,165はNMOS、151,158,160,162はPMOS、152,15
3は抵抗である。この回路では、ECLレベルの入力信号を
152〜156で構成される電流切換型回路で増幅した後、回
路200または201で電源電圧近くの振幅にレベル変換し
て、負荷を高速に駆動している。NPNトランジスタ150,P
MOS151により構成される回路は、入力信号を後段の電流
切換型回路に適したレベルにシフトする回路であり、そ
の動作は第13図に述べた通りである。電流切換型回路の
出力振幅の設定によっては、NPNトランジスタ154,155が
飽和することを防ぐだめ、NPNトランジスタ150のエミッ
タと154のベース間にダイオードあるいは抵抗を挿入
し、さらにレベル・シフトすることも可能である。構成
素子152〜156で構成される回路は、電流切換型回路であ
り、基準電圧印加端子54の電位をNPNトランジスタ154の
ベース信号の間に割付けることにより、その出力端子5
5,56にはそれぞれ入力信号の否定、肯定信号が出力され
る。この信号は、第18図で述べた場合と同じレベル変換
およびバッファ回路200あるいは201により増幅される。
その入力信号振幅はバッファ回路200あるいは201の入力
信号としては大きい程よいが、大きく過ぎると、電流切
換型回路部での遅延が増加する。実験においては、端子
55,56での信号振幅は、約1.3Vが全体の遅延時間を最小
にすることがてき、最適であった。また、本実施例にお
ける電流切換型回路では、NMOS156を用いている。これ
は、低電源電圧においてもこの回路を動作可能にするた
めのものであり、基準電圧印加端子53に適切な電圧を印
加して、NMOS16を飽和領域で動作させることにより、ほ
ぼ一定のバイアス電流を供給することができ、端子55,5
6の出力振幅をほぼ一定にすることができる。レベル変
換およびバッファ回路200,201は、第18図の実施例と同
じような回路である。その入力信号55,56の高レベルが
接地電位であるため、トランジスタ157によりこの接地
電位を−0.8Vレベル・シフトした信号をPMOS160のゲー
ト入力信号としても、NMOS161が導通時にPMOS160は僅か
に導通するだけであり、その機能を果すことができる。
このトランジスタ157のベース電極からPMOS160のゲート
信号を得る目的は、トランジスタ157のベース電極から
上記信号を得る場合に比べて低レベルが0.8V下がり、PM
OS160の負荷駆動能力がその分だけ増加し、遅延時間が
低減できることにある。勿論、場合によっては、第18図
の実施例と同じ接続にしても差し支えない。また、第21
図のバッファ回路200,201では、第18図のCMOSインバー
タ回路の代りに、より高速な第17図の実施例に示すバイ
ポーラ、CMOS構成のインバータ回路を用いて、高速動作
を実現している。

第22図は、第21図の回路の動作波形を示す図である。
第21図の端子61,62に接続される負荷容量は、1pFであ
る。第21図には、入力端子51の波形（破線）、出力端子
55,56の波形、バッファ回路の中間端子57,58,60の波
形、および負荷出力端子61,62の波形が示されている。

このように、本実施例による回路では、ECL入力（高
レベル−0.9V,低レベル−1.7V）に対して、端子61,62に
それぞれの否定、肯定出力を遅延時間2.3nsで得ること
ができる。また、この時の消費電力は、待機時7mW,サイ
クル時間10ns動作時11mWと、低消費電力で高速に動作す
ることができる。

すなわち、本実施例においては、従来、ほぼ一定の定
常電流を流していたエミッタ・フォロワ回路のバイアス
電流を、その入力信号の高、低により変化させるので、
高速性能を損うことなく、消費電力を低減することがで
きる。また、このバイアス電流を変化させることを利用
して、ECLあるいはTTLレベルの信号を、CMOS回路等に適
したレベルの信号に高速に変換することができるので、
集積回路の高性能化に寄与できる。

次に、本発明のさらに別の実施例を示すレベル変換回
路を備えた入力バッファ部の説明をする。

第23図は、本発明の一実施例を示す入力バッファ回路
の構成図である。このレベル変換回路3000は、バイポー
ラトランジスタ1000、回路網2000,2010よりなる回路、
あるいはバイポーラトランジスタ1010、回路網2020,203
0よりなる回路のうちの少なくとも一方を含む。なお、
端子１は信号入力端子、２は出力端子、３および４は電
源端子である。回路網2000は、入力信号電圧が例えば低
レベルの時にバイポーラトランジスタ1000にベース電流
を供給して、バイポーラトランジスタ1000はこれを増幅
して、出力端子２に接続された負荷を駆動する。これに
より、出力端子２の電位はV₁の電源電位に近い値とな
る。この場合、回路網2010は非導通であっても導通であ
っても差し支えないが、回路網2000から1000のベースに
流す電流を分流し、ベース電流を零にしなければよい。
入力信号電圧が高レベルの時、入力信号振幅が小さく、
回路網2000が非導通にならない場合に、本実施例のレベ
ル変換回路では、その電流を回路網2010により分流し、
バイポーラトランジスタ1000を非導通することに特徴が
ある。出力端子２の電位は、他の回路網、例えばバイポ
ーラトランジスタ1010により構成される回路網により電
源電位V₂に近づく。

このような動作により、本実施例のレベル変換回路で
は、回路網2000,2010あるいは2020,2030の定常電流を小
さくするために、その駆動能力を低く抑えたとしても、
定常電流の流れないバイポーラトランジスタ1000あるい
は1010の大きな駆動能力により、低消費電力で、かつ高
速に負荷を駆動することが可能である。換言すれば、本
実施例のレベルへ変換回路では、バイポーラトランジス
タを含む駆動能力の大きな回路網の閾電圧を、そのベー
スに接続した回路網により自由に設定することによっ
て、定常電流が少なく高速なレベル変換を可能にしてい
る。

第24図は、第23図の具体例を示す回路図であって、TT
L系等の接地電位に近い入力信号を、CMOS回路等に適し
た電源電圧に近い振幅の信号に変換するレベル変換回路
の一例を示すものである。

第24図において、端子21は信号入力端子、22は出力端
子、23,24は電源端子、1200,1260はNPNバイポーラトラ
ンジスタ、1210はPMOS、1220〜1250はNMOSである。本実
施例では、PMOS1210,NMOS1220が、それぞれ第23図にお
ける回路網2000,2010として機能する。

いま、例えば、電源電圧を5V,入力信号電圧をTTLレベ
ルの最小振幅電圧（低レベル0.8V,高レベル2.2V）とし
て、第24図の回路の動作を説明する。入力信号電圧が低
レベルの場合には、PMOS1210が導通し、NPNトランジス
タ1200ベース電流を供給する。NPNトランジスタ1200は
これを増幅し、エミッタ電流により出力端子22に接続さ
れた負荷を駆動し、出力は高レベルとなる。この時、例
えばNMOS1220,1230の閾電圧を0.7Vとすると、NMOS1220,
1230は僅かに導通するが、これによる定常電流は僅かで
ある（例えば、数μＡ）。入力信号電圧が低レベルから
高レベルになると、NMOS1230が導通し、出力端子22の電
位を接地電位に下げるように動作する。この時、入力信
号電圧が2.2Vと前述の電源電圧5Vに比べてかなり小さい
ため、PMOS1210は非通電とならないが、本実施例では、
NMOS1220のコンダクタンスをPMOS1210のそれより大きく
設定し、入力信号電圧により導通したNMOS1220によりPM
OS1210の電流を分流し、NPNトランジスタ1200が導通し
ないように動作する。これにより、NMOS1230の駆動電流
は、トランジスタ1200を通して無効に流れず、高速に負
荷を駆動することができる。また、前述のように、この
NMOS1230の定常電流は僅かであるため、その駆動能力を
大きく設定することができる。

本実施例では、さらにNMOS1240,1250,NPNトランジス
タ1260による駆動回路網を付加し、負荷駆動能力を増加
している点にも特質がある。入力電圧が低レベル0.8Vの
場合には、NMOS1250の働きにより、NPNトランジスタ126
0のベース電位は入力電圧よりも低い値、例えば0.6Vと
なり、NPNトランジスタ1260は非導通となる。つまり、
出力端子22の電位が高レベルになることによりNMOS1250
は導通し、NMOS1240からベースに流れ込む電流を分流し
て、NPNトランジスタ1260は非導通となる。ここで、入
力電圧の低レベルがNPNトランジスタ1260の閾電圧、例
えば0.8Vよりも低い場合には、上述のようにNMOS1250に
より電流を分流する必要はなく、NPNトランジスタ1260
のベース電位は入力電圧と等しい値となる。また、NMOS
1240および1250のゲートは、入力信号と逆相の電位にす
ればよいので、NPNトランジスタ1200のベースに接続し
ても差し支えはない。入力電圧が低レベルから高レベル
に変化すると、NMOS1240のソース・ドレイン間電圧が上
昇し、NMOS1250で分流されない電流がNPNトランジスタ1
260のベース電流となり、1260は導通する。従って、NMO
S1240のドレイン電流をNPNトランジスタ1260で増幅して
負荷を駆動するため、出力端子22は急速に低レベルに向
う。出力電圧がNPNトランジスタ1260の閾電圧とNMOS124
0の閾電圧の和の電圧、例えば0.8＋0.7＝1.5Vになる
と、NMOS1240は非導通となるため、NMOS1230が出力電圧
をこの値以下の電圧に駆動する。

以上のように、本実施例のレベル変換回路では、入力
信号が高レベルから低レベルに変わる時には、駆動能力
の大きなバイポーラトランジスタ1200より負荷を駆動
し、低レベルから高レベルに変わる時には、NMOS1230お
よびバイポーラトランジスタ1260により負荷を駆動する
ことにより、TTLレベルの信号を電源電圧に近い振幅の
信号に高速で変換することが可能となる。また、消費電
力低減のためにPMOS1210のゲート幅Ｗを小さく設定し、
定常電流を低減したときにも、上記バイポーラトランジ
スタの増幅作用により高い駆動能力が得られるので、高
速でかつ低消費電力のレベル変換回路が実現可能であ
る。

第25図は、第23図の他の実施例を示すレベル変換回路
の構成図である。第25図において、端子31は信号入力端
子、32は出力端子、33〜37は電源端子、1300,1350はNPN
トランジスタ、1310はPMOS、1320〜1340はNMOSである。
第25図の回路では、電源端子35〜37を接地電位、33,34
を例えば5VにすることによりTTL系の、また33,34を接地
電位、35〜37を例えば−5.2VにすることによりECL系の
各入力信号を、それぞれ電源電圧に近い振幅の信号に変
換するように設定することが可能である。

先ず、TTL系の入力信号に対する動作を詳述する。こ
の場合には、NPNトランジスタ1300,PMOS1310,NMOS1320
で構成される回路網は、第24図における1200〜1220と同
じ動作を行うので、説明を省略して、NMOS1330,1340,NP
Nトランジスタ1350の動作についてのみ説明する。電源
電圧および入力信号電圧は、第24図の場合と同じである
とすると、入力電圧が低レベル0.8VのときにはNMOS1330
は非導通であり、従ってNPNトランジスタ1350は非導通
であり、1300〜1320の回路網により出力端子32の電位は
高レベルになる。入力電圧が低レベルから高レベルに変
化するとNMOS1330が導通し、NPNトランジスタ1350にベ
ース電流を供給するため1350は導通し、出力電圧は急速
に低レベルとなる。NMOS1340は、上記負荷の駆動時にベ
ースに蓄積した少数キャリアをベース端子から引き抜
き、次に入力電圧が変化した時に、NPNトランジスタ135
0が導通しないように働く。第24図のNMOS1250の場合と
同じように、NMOS1340のゲートは入力信号と逆相の電位
であればよく、NPNトランジスタ1300のベースに接続し
ても差し支えない。

次に、ECL系の入力信号に対する動作を詳述する。い
ま、例えば、電源端子33,34の電位を接地電位、35〜37
の電位を−5.2V、入力信号電圧を例えば電流切換型回路
の出力（低レベル−2V,高レベル0V）として、第25図の
回路の動作を述べる。入力信号電圧が低レベルの場合に
は、PMOS1310およびNMOS1320は導通するが、NMOS1320に
より分流されるPMOS1310のドレイン電流をPMOS1310のソ
ース電流より小さく設定することにより、NPNトランジ
スタ1300にベース電流が流れ、NPNトランジスタ1300に
ベース電流が流れて1300は導通する。一方、NMOS1330お
よび1340も導通するが、NMOS1330のドレイン電流をNMOS
1340により分流することにより、NPNトランジスタ1350
は導通しない。従って、NPNトランジスタ1300の働きに
より、出力端子32の電位は高レベルとなる。入力電圧が
低レベルから高レベルになると、PMOS1310は非導通とな
り、NPNトランジスタ1300にはベース電流が供給されず
に、1300は非導通となる。一方、NMOS1330は、入力電圧
が低レベルの場合に比べて大きなドレイン電流を流すた
め、NMOS1340により分流される電流だけ差し引いた電流
がNPNトランジスタ135のベース電流となり、1350は導通
し、これにより出力電圧は急速に低レベルとなる。従っ
て、ECL系の入力信号に対しては、本実施例の1330〜135
0の回路網が第24図の1200〜1220の回路網と同じような
動作を行い、低消費電力でかつ高速にレベル変換を行う
ことができる。また、電源電圧が5Vで、入力信号電圧が
低レベル1.5V,高レベル3.5Vの場合にも、1300〜1320の
回路網および1320〜1350の回路網を、それぞれ第24図の
1200〜1220の回路網と同じように動作するよう設定する
ことにより、同じ効果が得られるのは勿論である。

第26図は、本発明の一実施例を示すレベタ変換回路の
構成図であって、ECLレベルの入力信号をCMOS回路等に
適した電源電圧に近い振幅の信号に変換するものであ
る。

第26図において、端子41は信号入力端子、42〜44は基
準電圧印加端子、45,46は内部信号端子、47〜50は電源
端子、51,52は出力端子、1400,1420,1430,1480,1530はN
PNトランジスタ、1410はダイオード、1460,1470,1500,1
510,1520はNMOS、1490,1540はPMOS、1440,1450は抵抗で
ある。本実施例の回路は、電流切換型増幅回路3010、お
よびレベル変換回路3020,3030で構成され、回路3010で
入力信号を増幅した後、回路3020,3030でレベル変換を
行い、出力端子51,52にそれぞれ電源電圧に近い振幅の
入力信号の肯定、否定の各信号を出力する。従って、メ
モリLSI等のアドレスバッファ回路に適したレベル変換
回路を実現することができる。

以下、電源端子電圧−5.2V,入力信号電圧の高レベル
−0.9V,低レベル−1.7Vとして、その動作を述べる。先
ず、電流切換型増幅回路3010の動作を説明する。NPNト
ランジスタ1400,ダイオード1410,NMOS1460により構成さ
れる回路は、後段の電流切換型回路に適したレベルに入
力信号電圧をシフトするレベルシフト回路であり、NPN
トランジスタ1400のベースエミッタ間電圧V_BEおよびダ
イオード1410によるシフト量をそれぞれ0.8Vとすると、
NPNトランジスタ1420のベースには、入力信号の高、低
に応じて−2.5V,−3.3Vの信号が入力される。NMOS1460
のゲート42には、端子47より一定電圧だげ高い電圧が与
えられ、NMOS1460は定電流源として働く。NPNトランジ
スタ1420,1430,抵抗1440,1450,NMOS1470により構成され
る回路は電源切換型回路であり、前述のレベルシフトさ
れた信号を増幅する。この場合に、NMOS1470は、電流源
として動作する。基準電圧印加端子44の電位を、前述の
レベルシフトされた信号の間に割り付け（例えば、−2.
9V）、前述の信号によりNPNトランジスタ1420,1430のい
ずれか一方を導通とし、前記電流を切換えることによ
り、その出力端子45,46にはそれぞれ入力信号の否定、
肯定の信号が出力される。その振幅は、前記電流源を1m
A,抵抗1440,1450の抵抗値2.5KΩとすれば、約2Vであ
る。この信号は、第25図の実施例で述べたときと同じよ
うなレベル変換回路3020,3030によりレベル変換され
る。その振幅は、回路3020,3020の入力信号としては大
きいほどよいが、大きくすると回路3010での遅延が増加
する。実験によると、上記振幅としては、約2.5Vが最適
値であった。本実施例においては、NPNトランジスタ140
0,ダイオード1410により入力信号をレベルシフトしてい
るが、これはNPNトランジスタ1420,1430の飽和を防ぐた
めである。前記電流切換型回路の出力振幅の設定によっ
ては、さらにレベルシフトするか、あるいはダイオード
1410の代りに抵抗と容量を挿入するか、あるいはダイオ
ード1410はなくも差し支えはない。また、本実施例で
は、レベルシフト回路および電流切換型回路の電流源と
して、NMOS1460,1470を用いている。従って、それらの
ゲート42,43に適切な電圧、例えば−3.6Vを印加して飽
和領域で動作させることにより、第26図の簡単な構成で
ほぼ一定の電流を得ることができる。勿論、通常バイポ
ーラ回路で用いられるNPNトランジスタ、抵抗、定電圧
源で構成される定電流回路を用いてもよいが、上記NMOS
による電流源では、バイポーラトランジスタを用いてい
ないので、飽和することがなく、低電源電圧動作が可能
となる。

次に、レベル変換回路3020,3030の動作について、詳
述する。これらのレベル変換回路は、第25図の実施例と
ほぼ同一である。トランジスタ1480〜1530は、それぞれ
第25図の実施例のトランジスタ1300〜1350と同じような
動作を行い、回路3010の出力信号をレベル変換する。本
実施例では、NMOS1500のソースを電源端子ではなく、NP
Nトランジスタ1530のベース端子に接続し、NMOS1520の
ゲートをNPNトランジスタ1530のコレクタ端子ではな
く、NPNトランジスタ1480のベース端子に接続し、さら
にPMOS1540を付加している点が、第25図と異なってい
る。NMOS1500のソース端子をNPNトランジスタ1530のベ
ース端子に接続するのは、NPNトランジスタ1480が非導
通になる時、NMOS1500を流れる過渡電流をNPNトランジ
スタ1530のベースに流して、1530が高速に導通するよう
に動作させるためである。NMOS1520のゲートをNPNトラ
ンジスタ1480のベースに接続するのは、出力信号より応
答の速いNPNトランジスタ1480のベース信号によりNMOS1
520を動作させ、過渡的な貫通電流を低減するためであ
る。また、これにより何等かの原因で出力端子51の電位
が高レベルから低レベルに下がっても、過渡的にNMOS15
20のコンダクタンスが下り、NPNトランジスタ1530が導
通することはない。また、PMOS1540は、高レベル出力の
時に、出力レベルを接地電位まで引き上げる働きをす
る。出力が高レベルの時、本実施例の回路では、NMOS15
10は導通しており、PMOS1490,NPNトランジスタ1480,NMO
S1510,1520を通して僅かな定常電流が流れる。従って、
上記高レベルは、PMOS1490のソース・ドレイン間電圧と
NPNトランジスタ1480のベース・エミッタ間電圧の和の
電圧、例えば−0.9Vとなる。PMOS1540は、上記定常電流
を1540を通して流すことにより、上記高レベルを例えば
−0.5Vに上げる働きをする。これにより、次段のCMOS回
路等には定常電流が流れない。本実施例では、このよう
に1480〜1500で構成される回路、およびPMOS1540により
出力を高レベルに駆動しているが、勿論、PMOS1540だけ
により駆動しても差し支えはない。

第27図は、第26図の回路の動作波形図である。端子5
1,52に接続される負荷容量は、1pFとした。本実施例の
回路では、ECL入力信号（高レベル−0.9V、低レベル−
1.7V）に対して、端子51,52にそれぞれレベル変換され
た肯定、否定の出力信号を遅延時間1.8nsで得ることが
できた。また、この時の消費電力は、待機時9mW、サイ
クル時間10ns動作時13mWであり、低消費電力で高速に動
作する。

第28図は、第26図における電流切換型増幅回路3010の
他の実施例を示す構成図である。第28図において、端子
61は信号入力端子、62〜64は基準電圧印加端子、65,66
は出力端子、67,68は電源端子、1600,1620,1630はNPNト
ランジスタ、1610,1680はダイオード、1660,1670はNMO
S、1640,1650は抵抗である。本実施例の電流切換型増幅
回路では第28図に示すように、接地電位と抵抗との間に
ダイオード1680を挿入した点に新規性がある。このダイ
オードを挿入することによる効果は、出力端子65,66の
低レベルを変えることなく、その振幅を低減することが
でき、レベル変換を高速にできることである。つまり、
ダイオード1680によるレベルシフト量を0.8Vとすると、
第26図の実施例と同じ出力低レベルを得るために、抵抗
1640,1650の値を1.7KΩと小さくすることができ、出力
信号の高レベルは−0.8V,低レベルは−2.5V,出力振幅は
1.7Vとなって、電流切換型増幅回路の遅延時間が小さく
なる。この出力信号65,66は、第26図のレベル変換回路
の入力としては、高レベルが−0.8VとPMOS1490,1540が
僅かに導通するが、その他の素子の動作は第26図の実施
例と殆んど同じである。実験によると、本実施例と回路
で、第26図の回路とほぼ同一の消費電力で0.2nsの高速
化の効果が得られた。

第29図は、第26図のレベル変換回路における電流切換
型増幅回路3010のさらに他の実施例を示す構成図であ
る。

第29図において、端子70,72は、第26図の回路3010の
出力端子45,46に相当する出力端子、71,73は基準電圧印
加端子、1700,1720はNPNトランジスタ、1710,1730はNMO
Sである。本実施例では、電流切換型回路3010とレベル
変換回路3020,3030との間に、NPNトランジスタ1700,NMO
S1710あるいはNPNトランジスタ1720,NMOS1730で構成さ
れたレベルシフト回路を挿入することに新規性がある。
レベルシフト回路は、第26図で説明したものと同じであ
る。その効果は、第28図におけるダイオード1680の類似
しているが、レベルシフト用のトランジスタ1700,1720
を別に設けることにより、電流切換型増幅回路の出力電
圧をそのシフト分だけ高くした点にある。つまり、レベ
ルシフト回路によるシフト量を0.8Vとすると、第26図お
よび第28図の実施例と同じ出力低レベルに対して、本実
施例の端子45,46の高レベルは0V,低レベルは−1.7V、端
子70,72の高レベルは−0.8V、低レベルは−2.5Vとな
る。これにより電流切換型回路3010は飽和しにくくな
り、第26図あるいは第28図の実施例に比べて−0.8V低い
電源電圧まで動作が可能となり、動作電源電圧範囲を広
くとれる効果がある。

出力端子70,72に接続されるレベル変換回路3020,3030
の動作は、第26図の実施例と同じである。消費電力はレ
ベルシフト回路の定常消費電力分だけ増加する。実験に
よれば、第26図の実施例に比べて、出力振幅を低振幅化
して速くなた分とレベルシフト回路による遅延時間は、
ほぼ同じであり、第26図の実施例とほぼ同一の動作速度
が得られた。

これら一連の実施例においては、ECLあるいはTTLレベ
ル等の信号を、CMOS回路等に適したレベルの信号に、低
消費電力で、かつ高速に変換することができる。その際
に、LSIの入力部、あるいは内部回路での信号レベルの
変換による遅延を軽減できる。従って、LSIの高性能化
に寄与することができる。

〔発明の効果〕

以上説明したように、本発明によれば、高速、および
低消費電力で動作する半導体集積回路装置を提供するこ
とが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すメモリLSIの高速バッ
ファ回路の構成図、第２図は本発明の一実施例を示す高
速デコーダ回路の構成図、第３図はメモリLSIの基本構
成を示すブロック図、第４図は従来の本発明のメモリLS
Iの性能と各要素回路の遅延時間と占有面積の比較図、
第５図は第１図における各ノードの時間変化を示す図、
第６図は本発明の他の実施例を示す高速デコーダ回路の
構成図、第７図は第６図の各ノードの時間変化を示す
図、第８図は本発明の一実施例を示すデータ線の負荷素
子の構成図、第９図は第８図の各ノード電圧の時間変化
を示す図、第10図、第11図、第12図はいずれも本発明の
メモリ回路および素子の配置図、第13図は本発明の第１
実施例を示す入力バッファの構成図、第14図は第13図の
入力電圧対エミッタ電流特性を示す図、第15図は本発明
の第２の実施例を示す入力バッファ回路の構成図、第16
図は同じく第３の実施例を示す入力バッファ回路の構成
図、第17図は本発明の第４の実施例を示すTTLレベルをC
MOS回路等に適した信号に変換する回路の図、第18図は
第５の実施例を示すECLレベルをCMOS回路等に適した信
号に変換する回路の図、第19図はこの回路の一部分をコ
レクタ非分離の集積回路に組込んだときの構造を示す断
面図、第20図は同じ回路をコレクタ分離の集積回路に組
込んだときの構造を示す断面図、第21図はECLレベル信
号をCMOS回路等に適したレベル信号に変換する他の実施
例の回路図、第22図は第21図の回路の動作波形図、第23
図は本発明の一実施例を示すレベル変換回路の基本構成
図、第24図はTTLレベル信号をCMOS回路等に適したレベ
ル信号に変換する回路の構成図、第25図はTTLあるいはE
CLレベル信号をCMOS回路等に適したレベル信号に変換す
る回路の構成図、第26図はECLレベル信号をCMOS回路等
に適したレベルの信号に変換する回路の構成図、第27図
は第26図の回路の動作波形を示す図、第28図は第26図中
の回路3010の他の実施例を示す回路図、第29図は上記回
路3010のさらに他の実施例を示す回路図である。 a₀〜a₇:デコーダ信号入力端子、V_BE,V_BB:基準電圧供給
端子、WL₁,WL₂:ワード線、810,811:データ線、803,804:
書き込み信商線対、C_i,C_i+1:繰り返し配置のｉ番目、ｉ
＋１番目、Y:データ線選択信号、V_ee:電源、1102,1105:
メモリセルへの抵抗接続のための高濃度にドープされた
多結晶シリコン膜、1103,1106:そのための接続孔、110
4,1107,1114,1117,1124,1127:多結晶シリコン膜の抵
抗、1101:電源に接続された高濃度にドープされた多結
晶シリコン膜、121:ワード線選択信号線、130,131:ワー
ド線、122,123:ワード線選択信号線からワード線への信
号の分岐点、100,110,120,122,139,140,141,150,154,15
5,157,166,167:NPNトランジスタ、130:PNPトランジス
タ、112,114,131,133,135,136,137,143,145,147,156,15
9,161,163,164,165:NチャネルMOSトランジスタ、101,11
1,113,121,123,132,134,138,142,144,146,151,158,160,
162:Pチャネル型MOSトランジスタ、124,125,152,153:抵
抗、200:レベル変換およびバッファ回路、201:回路200
と同一の回路、301:n型基板、302:基板つり上げn⁺領
域、303,327:p⁺ベース・コンタクト領域、304,326:p型
ベース領域、305,328:n⁺エミッタ領域、306,325,331:n
ウエル領域、307,332:p⁺ソース・ドレイン領域、308,32
9,333:pウエル領域、309,334:n⁺ソース・ドレイン領
域、310,311,335,336:ゲート電極、312,337:絶縁物層、
320:p型基板、321:n⁺埋込み層、322,323:p⁺埋込み層、3
24,330:n⁺埋込み層つり上げ用n⁺層、1,21,31,41,61:信
号入力端子、2,22,32,51,52:出力端子、3,4,33,34,35,3
6,37:電源端子、23,24:正の電源端子、47,48,49,50,67,
68,74,75:負の電源端子、42,43,44,62,63,64,71,73:基
準電圧印加端子、45,46,65,66,70,72:内部信号端子、10
00,1010,1200,1260,1300,1350,1400,1420,1430,1480,15
30,1600,1620,1630,1720:NPNトランジスタ、1220,1230,
1240,1250,1320,1330,1340,1460,1470,1500,1510,1520,
1660,1670,1710,1730:Nチャネル型MOSトランジスタ、12
10,1310,1490,1540:Pチャネル型MOSトランジスタ、141
0,1610,1680:ダイオード、1440,1450,1640,1650:抵抗、
2000,2020:ベース電流を供給する回路網、2010,2030:電
流を分流する回路網、3010:電流切換型増幅回路、3000,
3020:レベル変換回路、3030:回路3020と同一の回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭61−104392（ＪＰ，Ａ) 特開昭54−150955（ＪＰ，Ａ) 特開昭61−278098（ＪＰ，Ａ) 特開昭61−19226（ＪＰ，Ａ) 永田穣編「超高速ディジタル・デバイス・シリーズ１，超高速バイポーラ・デバイス」，培風館，昭和60年11月15日, Ｐ．201

Claims

(57)【特許請求の範囲】

【請求項１】そのベースが入力信号に応答する第１のバ
イポーラ・トランジスタと、そのエミッタが上記第１のバイポーラ・トランジスタの
エミッタに接続された第２のバイポーラ・トランジスタ
と、上記第１と上記第２のバイポーラ・トランジスタの共通
接続された上記エミッタに接続された電流源と、そのベースが上記第１のバイポーラ・トランジスタのコ
レクタの信号に応答する第３のバイポーラ・トランジス
タと、そのベースが上記第２のバイポーラ・トランジスタのコ
レクタの信号に応答する第４のバイポーラ・トランジス
タと、そのドレイン・ソース電流経路が上記第３のバイポーラ
・トランジスタのエミッタと第１動作電位点との間に接
続され、かつ上記第３のバイポーラ・トランジスタのベ
ース領域の導電型とは反対のチャネル型で構成された第
１のMOSトランジスタと、そのドレイン・ソース電流経路が上記第４のバイポーラ
・トランジスタのエミッタと第１動作電位点との間に接
続され、かつ上記第４のバイポーラ・トランジスタのベ
ース領域の導電型とは反対のチャネル型で構成された第
２のMOSトランジスタと、その入力が上記第３のバイポーラ・トランジスタのエミ
ッタからの信号に応答する第１の回路と、その入力が上記第４のバイポーラ・トランジスタのエミ
ッタからの信号に応答する第２の回路とを具備してな
り、上記第１のMOSトランジスタは上記第２のバイポーラ・
トランジスタのコレクタからの信号に対応して動作する
ように構成され、上記第２のMOSトランジスタは上記第１のバイポーラ・
トランジスタのコレクタからの信号に対応して動作する
ように構成され、上記第１と上記第２の回路はそれぞれの入力段にMOSト
ランジスタを含み、その出力段にバイポーラ・トランジ
スタを含むことを特徴とする半導体集積回路装置。
【請求項２】上記第１のバイポーラ・トランジスタのコ
レクタは第１の負荷を介して第２動作電位点に接続さ
れ、上記第２のバイポーラ・トランジスタのコレクタは第２
の負荷を介して第２動作電位点に接続され、上記第３と上記第４のバイポーラ・トランジスタのコレ
クタは上記第２動作電位点に接続されてなることを特徴
とする特許請求の範囲第１項に記載の半導体集積回路装
置。
【請求項３】上記第１と上記第２と上記第３と上記第４
のバイポーラ・トランジスタはNPNトランジスタである
ことを特徴とする特許請求の範囲２項に記載の半導体集
積回路装置。
【請求項４】上記第１のMOSトランジスタのドレインは
上記第２のMOSトランジスタのゲートに接続され、上記第２のMOSトランジスタのドレインは上記第１のMOS
トランジスタのゲートに接続されてなることを特徴とす
る特許請求の範囲第３項に記載の半導体集積回路装置。
【請求項５】その入力に入力信号が印加される入力バッ
ファと、その入力が上記入力バッファの出力に応答するデコーダ
回路と、上記デコーダ回路の出力によりアドレス選択される複数
のメモリセルを具備してなる半導体メモリ装置であっ
て、上記入力バッファは、そのベースに上記入力バッファの上記入力信号が供給さ
れる第１のバイポーラ・トランジスタと、そのベースが上記第１のバイポーラトランジスタのエミ
ッタの信号に応答し、そのコレクタが第１負荷に接続さ
れた第２のバイポーラトランジスタと、そのエミッタが上記第２のバイポーラトランジスタのエ
ミッタと差動的に接続され、そのベースに基準電圧が供
給され、そのコレクタが第２負荷に接続された第３のバ
イポーラトランジスタと、上記第２のバイポーラトランジスタの上記ベースと上記
コレクタとの間に接続されることによって上記第２のバ
イポーラトランジスタの飽和を防止する飽和防止手段
と、そのベースが上記第１負荷の信号に応答する第４のバイ
ポーラトランジスタと、そのベースが上記第２負荷の信号に応答する第５のバイ
ポーラトランジスタと、上記第３のバイポーラトランジスタのコレクタからの信
号に対応して動作するよう構成され、そのドレインが上
記第４のバイポーラトランジスタのエミッタに接続さ
れ、かつ上記第４のバイポーラトランジスタのベース領
域の導電型とは反対のチャネル型で構成された第１のMO
Sトランジスタと、上記第２のバイポーラトランジスタのコレクタからの信
号に応答して動作するよう構成され、そのドレインが上
記第５のバイポーラトランジスタのエミッタに接続さ
れ、そのソースが上記第１のMOSトランジスタのソース
に接続され、かつ上記第５のバイポーラトランジスタの
ベース領域の導電型とは反対のチャネル型で構成された
第２のMOSトランジスタと、その入力が上記第４のバイポーラトランジスタの上記エ
ミッタの信号に応答する第１のCMOS回路と、その入力が上記第５のバイポーラトランジスタの上記エ
ミッタの信号に応答する第２のCMOS回路と、そのベースが上記第１のCMOS回路の出力に応答する第６
のバイポーラトランジスタと、そのベースが上記第２のCMOS回路の出力に応答する第７
のバイポーラトランジスタとを具備してなり、上記第６のバイポーラトランジスタのエミッタと上記第
７のバイポーラトランジスタのエミッタとから相補信号
を得ることを特徴とする半導体メモリ装置。
【請求項６】上記入力バッファは、その入力が上記第５のバイポーラトランジスタの上記エ
ミッタの信号に応答する第３のCMOS回路と、その入力が上記第４のバイポーラトランジスタの上記エ
ミッタの信号に応答する第４のCMOS回路と、そのベースが上記第３のCMOS回路の出力に応答し、その
コレクタが上記第６のバイポーラトランジスタのエミッ
タに接続された第８のバイポーラトランジスタと、そのベースが上記第４のCMOS回路の出力に応答し、その
コレクタが上記第７のバイポーラトランジスタのエミッ
タに接続された第９のバイポーラトランジスタとを具備
したことを特徴とする特許請求の範囲第５項に記載の半
導体メモリ装置。
【請求項７】上記入力バッファは、その入力が上記第７のバイポーラトランジスタの上記エ
ミッタに接続され、その出力が上記第６のバイポーラト
ランジスタの上記エミッタに接続された第５のCMOS回路
と、その入力が上記第６のバイポーラトランジスタの上記エ
ミッタに接続され、その出力が上記第７のバイポーラト
ランジスタの上記エミッタに接続された第６のCMOS回路
とを具備したことを特徴とする特許請求の範囲第６項に
記載の半導体メモリ装置。
【請求項８】エミッタ・フォロワ回路として動作する半
導体集積回路装置であって、そのベースに上記エミッタ・フォロワ回路の入力信号が
印加され、そのコレクタが第１動作電位点に接続された
第１のNPNバイポーラ・トランジスタと、そのゲートに第１の基準電圧が印加され、そのソースが
上記第１のNPNバイポーラ・トランジスタのエミッタに
接続され、そのドレインが第２動作電位点に接続された
第１のＰチャネル型MOSトランジスタとを具備してな
り、上記入力信号が高レベルの場合には上記第１のNPNバイ
ポーラ・トランジスタに第１の所定のエミッタ電流が流
れる如く上記第１の基準電圧の電位が設定され、上記入
力信号が低レベルの場合には上記第１の所定のエミッタ
電流より小さなエミッタ電流が上記第１のNPNバイポー
ラ・トランジスタに流れることを特徴とする半導体集積
回路装置。
【請求項９】上記第１のＰチャネル型MOSトランジスタ
の上記ゲートに印加される上記第１の基準電圧は、上記
入力信号と相補関係の信号であることを特徴とする特許
請求の範囲第８項に記載の半導体集積回路装置。
【請求項１０】そのベースに他の入力信号が印加され、
そのコレクタが上記第１動作電位点に接続された第２の
NPNバイポーラ・トランジスタと、そのゲートに第２の基準電圧が印加され、そのソースが
上記第２のNPNバイポーラ・トランジスタのエミッタに
接続され、そのドレインが上記２動作電位点に接続され
た第２のＰチャネル型MOSトランジスタを具備し、上記他の入力信号が高レベルの場合には上記第２のNPN
バイポーラ・トランジスタに第２の所定のエミッタ電流
が流れる如く上記第２の基準電圧の電位が設定され、上
記他の入力信号が低レベルの場合には上記第２の所定の
エミッタ電流より小さなエミッタ電流が上記第２のNPN
バイポーラ・トランジスタに流れる如く構成された他の
半導体集積回路装置の上記第２のNPNバイポーラ・トラ
ンジスタの上記エミッタから上記相補関係の信号が得ら
れ、上記第２のＰチャネル型MOSトランジスタの上記ゲート
に印加される上記第２の基準電圧は上記第１のNPNバイ
ポーラ・トランジスタの上記エミッタから得られること
を特徴とする特許請求の範囲第９項に記載の半導体集積
回路装置。
【請求項１１】そのベースが入力信号に応答する第１の
バイポーラ・トランジスタと、そのゲートに第１の基準電圧が印加され、そのソースが
上記第１のバイポーラ・トランジスタのエミッタに接続
され、かつ上記第１のバイポーラ・トランジスタのベー
ス領域の導電型と同じチャネル型で構成された第１のMO
Sトランジスタと、そのチャネル型が上記第１のMOSトランジスタのチャネ
ル型と反対であり、かつそのドレインとそのゲートとが上記第１のMOSトラ
ンジスタのドレインに接続された第２のMOSトランジス
タと、第３と第４のMOSトランジスタを含む第１のCMOS回路と
を具備してなり、上記第２のMOSトランジスタの上記ドレインと上記ゲー
トとは上記第３のMOSトランジスタの上記ゲートに接続
され、上記第４のMOSトランジスタの上記ゲートは第１のバイ
ポーラ・トランジスタの上記ベースと上記エミッタのい
ずれか一方に接続されてなり、上記第３のMOSトランジスタのチャネル型は上記第４のM
OSトランジスタのチャネル型と反対の導電型であり、上
記第１のMOSトランジスタのチャネル型と同一の導電型
であることを特徴とする半導体集積回路装置。
【請求項１２】上記CMOS回路の上記第３のMOSトランジ
スタのドレインと上記第４のMOSトランジスタのドレイ
ンとの共通接続点の信号に第２のバイポーラ・トランジ
スタのベースが応答することを特徴とする特許請求の範
囲第11項に記載の半導体集積回路装置。
【請求項１３】上記共通接続点の上記信号は第２のCMOS
回路の入力と出力とを介して上記第２のバイポーラ・ト
ランジスタの上記ベースに伝達されることを特徴とする
特許請求の範囲第12項に記載の半導体集積回路装置。
【請求項１４】上記共通接続点の上記信号にそのチャネ
ル型が上記第３のMOSトランジスタのチャネル型と反対
の第５のMOSトランジスタのゲートが応答し、該第５のM
OSトランジスタのソースの信号にそのコレクタが上記第
２のバイポーラ・トランジスタの上記エミッタに接続さ
れた第３のバイポーラ・トランジスタのベースが応答
し、上記第２のバイポーラ・トランジスタの上記エミッ
タと上記第３のバイポーラ・トランジスタの上記コレク
タとの共通接続点から出力信号が得られることを特徴と
する特許請求の範囲第12項に記載の半導体集積回路装
置。
【請求項１５】エミッタ・フォロワ回路として動作する
半導体集積回路装置であって、そのベースに上記エミッタ・フォロワ回路の第１の入力
信号が印加される第１のNPNバイポーラ・トランジスタ
と、そのベースに上記エミッタ・フォロワ回路の第２の入力
信号が印加される第２のNPNバイポーラ・トランジスタ
と、そのゲートが上記第２のNPNバイポーラ・トランジスタ
のエミッタに接続され、そのソースが上記第１のNPNバ
イポーラ・トランジスタのエミッタに接続されたＰチャ
ネル型の第１のMOSトランジスタと、そのゲートが上記第１のNPNバイポーラ・トランジスタ
のエミッタに接続され、そのソースが上記第２のNPNバ
イポーラ・トランジスタのエミッタに接続されたＰチャ
ネル型の第２のMOSトランジスタとを具備してなること
を特徴とする半導体集積回路装置。
【請求項１６】そのゲートに入力信号が印加されるＰチ
ャネル型の第１のMOSトランジスタと、そのソースに上記入力信号が印加されるＰチャネル型の
第２のMOSトランジスタと、そのベースが上記第１のMOSトランジスタのドレインと
上記第２のMOSトランジスタのドレインの少なくとも一
方の信号に応答する第１のNPNバイポーラ・トランジス
タと、そのチャネル型が上記第１のMOSトランジスタおよび第
２のMOSトランジスタのチャネル型と反対であり、その
ゲートが上記第１のMOSトランジスタの上記ドレインと
上記第２のMOSトランジスタの上記ドレインの少なくと
も他方の信号に応答する第３のMOSトランジスタと、そのベースが上記第３のMOSトランジスタのソースの信
号に応答し、そのコレクタが上記第１のNPNバイポーラ
・トランジスタのエミッタと上記第３のMOSトランジス
タのドレインとに接続された第２のNPNバイポーラ・ト
ランジスタとを具備してなり、上記第１のNPNバイポーラ・トランジスタの上記エミッ
タと上記第２のNPNバイポーラ・トランジスタの上記コ
レクタとの共通接続点から出力信号が得られることを特
徴とする半導体集積回路装置。
【請求項１７】そのベースが入力信号に応答する第１の
NPNバイポーラ・トランジスタと、そのエミッタが上記第１のNPNバイポーラ・トランジス
タのエミッタと接続された第２のNPNバイポーラ・トラ
ンジスタと、そのベースが上記第１と上記第２のNPNバイポーラ・ト
ランジスタのいずれか一方のコレクタに接続され、その
コレクタが第１動作電位点に接続された第３のNPNバイ
ポーラ・トランジスタと、そのゲートが上記第３のNPNバイポーラ・トランジスタ
のエミッタに接続され、そのソースが上記第１動作電位
点に接続されたＰチャネル型の第１のMOSトランジスタ
と、そのソースが上記第３のNPNバイポーラ・トランジスタ
のエミッタに接続されたＰチャネル型の第２のMOSトラ
ンジスタと、そのベースが上記Ｐチャネル型の第１のMOSトランジス
タのドレインと上記Ｐチャネル型の第２のMOSトランジ
スタのドレインの少なくともいずれか一方からの信号に
応答し、そのコレクタが上記第１動作電位点に接続され
た第４のNPNバイポーラ・トランジスタと、そのゲートが上記Ｐチャネル型の第１のMOSトランジス
タのドレインと上記Ｐチャネル型の第２のMOSトランジ
スタのドレインの他方の信号に少なくとも応答するＮチ
ャネル型の第３のMOSトランジスタと、そのベースが上記Ｎチャネル型の第３のMOSトランジス
タのソースの信号に応答し、そのエミッタが第２動作電
位点に接続され、そのコレクタが上記第４のNPNバイポ
ーラ・トランジスタのエミッタと接続された第５のNPN
バイポーラ・トランジスタとを具備してなり、上記第４のNPNバイポーラ・トランジスタの上記エミッ
タと上記第５のNPNバイポーラ・トランジスタの上記コ
レクタとの共通接続点から出力信号が得られることを特
徴とする半導体集積回路装置。
【請求項１８】上記第５のNPNバイポーラ・トランジス
タの上記コレクタは上記Ｎチャネル型の第３のMOSトラ
ンジスタのドレインと接続されたことを特徴とする特許
請求の範囲第17項に記載の半導体集積回路装置。
【請求項１９】上記第１と上記第２のNPNバイポーラ・
トランジスタの上記エミッタと上記第２動作電位点との
間に、電流源が接続されてなることを特徴とする特許請
求の範囲第18項に記載の半導体集積回路装置。
【請求項２０】入力信号をそのゲート電極に受ける第１
のインバータ回路と、上記第１のインバータ回路の出力を受ける第２のインバ
ータ回路と、上記第２のインバータ回路と電気的に接続され、上記第
２のインバータ回路の出力信号と同相の信号をそのゲー
ト電極に受ける第１のトランジスタとを有し、上記第１のトランジスタは、そのゲート電極に受ける信
号により、上記第１のインバータ回路のゲート電極を第
１の動作電位点に選択的に接続するよう構成されたこと
を特徴とする半導体集積回路装置。