JPS6119226A - レベル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、レベル変換回路に関し、特にＢＣＬレベル近
傍から０ＭＯ８ないしＴＴＬの近傍のレベルに変換する
ためのレベル変換回路に関するものである。

〔発明の背景〕

従来より使用されている論理回路の中で最高速で動作す
る回路は、バイポーラ・トランジスタＴｒで構成された
Ｅ　ＣＬ　（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｊｅｄ　Ｌｏｇ
ｉｃ　）回路である。このバイポーラ・トランジスタの
ＥＣＬ回路とＣＭＯＳ回路、またはＥＣＩ、回路と０Ｍ
Ｏ８，バイポーラ・トランジスタの組み合わせ回路とを
、混在させτ使用する場合には、ＥＣＬレベルからＣＭ
ＯＳレベルへの変換、またはその近傍レベル相互のレベ
ル変換が必要となる。

例えば、バイポーラ・トランジスタのＥＣＬ回路とＣＭ
ＯＳ回路とを組み合わせて使用する場合、両回路レベル
の変換回路としては、第２図に示す構成が考えられる（
例えば、特願昭５９−８９４３８号明細書「半導体集積
回路」参照）。

第２図において、Ｑｌ　＋　Ｄよ、Ｄ、はレベル・シフ
トを行うためのバイポーラ・トランジスタおよび接合ダ
イオードであり、人力信号レベルを可能な限りＶゆに近
いレベルにまでシフトする（第２図の例では、■ｏｏを
グランド・レベルとしている）。

このレベル・シフＦには、トランジスタやダイオードの
代り、またはそれらと組み合わせて抵抗も使用すること
ができる。レベル・シフトされた信号は、トランジスタ
Ｑ、　、　Ｑ、および抵抗ＦＬ、、Ｒ，。

Ｒ６よりなるカレント・スイッチに入力される。

このカレント・スイッチは、その出力信号の振幅を可能
な限り大きくとるように設計される。カレント・スイッ
チの出力信号は、トランジスタＱ４′と抵抗Ｒ５からな
るエミッタ・ホロワを経て、１Ｍ０ＳトランジスタＭｌ
とｎＭＯｓＭＯＳトランジスタＭ２なるＣＭＯＳインバ
ータの入力に印加される。

この場合、実際の回路では、電源電圧Ｖゆとして１０％
程度、また接合温度としてＴｊ　も００〜１００℃程度
の変動があっても、動作可能になるように設計しておく
必要がある。この・程度の変動があっても、トランジス
タＱ、、　、　Ｑ８が飽和しないように設計するために
は、カレント・スイッチの出力［ｉをそれほど大きくと
ることは不可能である。そのため、ＣＭＯＳインバータ
の特にトランジスタＭ２を、）、記変動のもとて完全に
オフにすることは不可能となる。また、ＣＭＯＳインバ
ータの利得はそれほど大きくないため、インバータ１段
では出力レベルを■　　■　にすることは不可００’Ｅ
Ｅ 能であり、したがって第２図に示すように複数段のイン
バータを直列接続して使用する必要がある。

しかし、このような複数段の構成をと−ると、ＭＯＳト
ランジスタが完全にオフしないためかなりの景の貫通電
流が流れて、消費電力が増大するとともに、多段接続の
ために遅延時間が増加する。

〔発明の目的〕

本発明の目的は、このような従来の欠点を除去し、ＣＭ
ＯＳインバータを多段接続する必要がなく、かつ定常状
態においては貫通電流も流れないレベル変換回路を提供
することにある。

〔発明の概要〕

上記目的を達成するため、本発明のレベル変換回路は、
カレント・スイッチと、該カレント・スイッチの出力レ
ベルをシフトするレベル・シフト回路と、該レベル・シ
フト回路の出力により動作するＣＭＯＳ回路を備えるレ
ベル変換回路において、シフト量の小さい第１の出力お
よび該第１の出力よりシフト量の大きな第２の出力を与
えるレベル・シフト回路と、上記第１の出力がＰ　Ｍ　
ＯＳトランジスタのゲートに、上記第２の出力力ｎＭＯ
Ｓトランジスタのゲートに、それぞれ加えられるＣＭＯ
Ｓ回路と、高レベルのとき上記ＰＭＯＳトランジスタを
オフ、上記ｎＭＯＳトランジスタをオンに、低レベルの
とき上５ｐＭｏＳ）ランジスタをオン、上記ｎＭＯＳト
ランジスタをオフにさせる出力レベルを与える″カレン
ト・スイッチをイｊすることに１′？徴がある。

〔発明の実施（（；１１１ 以下、本発明の実１布例を、図面により説明する。

竺１図は、本発明の一実施例を示すレベル変換回路の回
路図である。

１Ｍ１図において、トランジスタＱ１、ダイオードＤ０
、定電流源Ｉ□からなる回路は、第２図と同じく入力レ
ベル・シフト回路である。この入力レベル・シフト回路
自体は、本発明の要旨と直接関係はないが、第１図のダ
イオ−ドロ工の代りに第３図に示す各種回路を使用する
ことができる口なお、ダイオードＤ０の個数は、必要に
応じて複数個接続することができる。すなわち、第３図
（＆）、　のよ６に抵抗Ｒ６のみでもよく、また破線で
示すように、スピードアップ・コンデンサＣ０を並列に
接続してもよい。さらに、第５図（ｂ）に示すように、
抵抗抄。とダイオードＤ１の直列回路であってもよく、
この場合、ダイオ−ドロ工の個数は２以上接続してもよ
い。ｐＸａ図（Ｑ）に示すように、ダイオードＤ□と抵
抗Ｒ６の代りに、トランジスタＱ。

のコレクタ・エミッタ間を抵抗Ｒ７，Ｒ，で分割してベ
ース電圧を与える回路を接続してもよく、それと並列に
破線で示したスピードアップ・コンデンサＣ０を接続し
てもよい。この場合、トランジスタＱ４のベース・エミ
ッタ間順方向電圧ｖＢＦ、の任意の常数（１以上）倍の
電圧を発生できる。

また、図示されないが、第３図（ｃ）の回路にさらにダ
イオードＤ１　を必要個数だけ直列に接続することがで
き、またそのダイオードＤ　をトランジスりＱ、のエミ
ッタに接続し、ダイオ−ドロ工の他端とベースとの間に
抵抗を接続することもできる。

次に、入力レベル・シフト回路の定電流源Ｉエ　として
、どのような回路を使用してもよく、例えば、抵抗だけ
であってもよいし、第３図（ｄ）のようにトランジスタ
Ｑ０　に抵抗Ｒ２を接続した回路でもよい０まだ、カレ
ント・ミラーとして知られている第３図（ｅ）の回路で
あってもよい。さらに、電流源　　　′として、第３図
（ｆ）に示すように、ＭＯＳ　）ランジスタＭ７も使用
することができる。ゲート電圧Ｖ。

としてＣ−１、ドレーンと同一電圧を加える方法、つま
りゲートとドレーンを接続した回路でもよく、また適当
な電圧、例えば■。。であってもよい。

本発明においては、電源電圧等の変動があっても、第１
図に示すＣＭＯ８回路に１１通電流が漬１れず、かつ名
段接続インバータを不要とするため、ＰＭＯＳ）ランジ
スタＭ１とｎＭＯｓトランジスタＭ２のゲートを同一電
圧で駆動せずに、ＰＭＯＳトランジスタＭｌには、オフ
時にＶ。０から一定値となるゲート駆動電圧を、２１Ｍ
０ＳトランジスタＭ２には、オフ時にＶゆから一定値と
なるゲート駆動電圧を、それぞれ加える。これにより、
ＣＭＯＳインバータ１段で完全なＣＭＯＳレベルを得る
とともに、定常時の貫通電流を完全に防ぐことができる
。

本発明の基本回路は、トランジスタＱＢ　ｒ　ＱＢ　＋
Ｑ６　　よりなる、カレント・スイッチと、トランジス
タＱ２等よりなるレベル・シフト用エミッタ・ホロワと
、トランジスタＭｌ、Ｍ２よりなるＣ　Ｍ　ＯＳＳイン
パル（（よって実現される。

本実施例においては、電源電圧Ｖ。Ｏ２■ｌ’温度等が
変動しても、ＣＭＯＳインバータに定常状態では貫通電
流が流れないようにするため、Ｐ点およびＱ点の信号レ
ベル（高レベルと低レベル）を次のように設定する。

先ず、Ｐ点の高レベルは、バイポーラ・トランジスタの
ベース・エミッタ間電圧を■Ｂｏとして■００−　■Ｂ
Ｅとなる。したがって、ＰＭＯＳ　）ランジス身Ｍ１の
スレッショルド電圧ｖＴＨをＶＢＥ程度以ヒ（−０，５
〜−〇。６Ｖ）Ｋしておけば、貫通電流は実用上無視で
きる程度しか流れない。

次に、Ｑ点の低レベルについては、これを■Ｂゆ十（０
〜■Ｂ８）にすることができれば、ｎ　Ｍ　ＯＳトラン
ジスタＭ２をオフにできるので、貫通電流は流れない。

また、電圧レベルの設定値から明らかなように、Ｐ点の
高レベルは■。０と■Ｂ１！、のみにより決定されるた
め、■ａａおよび温度の変動があっても、Ｐ点が高レベ
ルにあるときには、ＰＭＯＳ）ランジスタＭ１をオフに
できる。また、Ｐ点が低レベルのときには、トランジス
タＭｌが十分にオンするだけの信号′Ｓ幅が必要である
が、このように設計することは後述のように可能である
。一方、Ｑ点の低レベルは、■Ｆｉ’Ｅ：と■Ｂ］Ｉ、
のみにより決定されているため、■Ｊｉ、８および温度
に変動があっても、Ｑ点が低レベルにあるときには、ｎ
ＭＯＳトランジスタＭ２はオフとなり、定常的に貫通軍
、流が流れることはない。また、Ｑ点が高レベルにある
ときには、トランジスタＭ２を十分にオンさせる必要が
あるが、これも後述のように可能である。

以上のようなＰ点およびＱ点での信号レベルを発生させ
、しかもバイポーラ・トランジスタＱ４を所要の電源電
圧の規格値内（通常±１０％）で飽和させずに動作させ
る。

このため、本発明では、次のような状態を保持している
。

先ず（１）ｍ１図では、エミッタホロワ・Ｆランジスタ
Ｑ、のベース電圧の高レベルは、殆んど■。。

（図ではＯＶ）であるため、Ｐ点の高レベルは自動的に
上記条件、つまりＰＭＯＳトランジスタＭｌをオフにす
る条件を満たしている。次に、（１）Ｑ点の低レベルが
例えば、常にＶゆ＋ＶＢＥになるようにするには、トラ
ンジスタＱ、のベース電圧の低レベルをＶ＋ｎＶＢ、（
ここで、罫は２以上のＥＥ ＩＪ数）にできればよい。なお、第１図の場合には、上
式のｎはｎ　＝　３であるが、直列接続のトランジスタ
Ｑ６がない場合から数個直列にダイオード接続トランジ
スタＱ６　を接続することにより、ｎ２−４にすること
ができる。

トランジスタＱ、のベース電圧の低レベルをＶオ十ｍ　
ＶＢＫにするためには、抵抗Ｒ６とＲ３の比をγとすれ
ば、第１図のカレント・スイッチに対して次式が成立す
る。

一γ（■Ｏ８−ＶＢＥ、”ＥＦｉ）””ＱＢのコレクタ
低レベル””ＥＥ　＋　−ｎ　ＶＥＫ したがって、■ｏＳは次式であればよい。

Ｖｏｓ＝（１−−）Ｖ、、＋（１−−）ＶＢＥ・−・（
１）γ　　　　　　　　　　　　γ ただし、これまでの式では、ｈｙ□−■とじて計算して
いるが、実際にはｈｌＦｍが■ではないため、］−記の
式からイ〆（がずれるが、ｈ、は一般に非常に大））゛
いのて、１式からのずれは彬く僅かである。

またす。か小さいときには、イ＾〜かであるが補正が・
１４要となる。

ところで、■　電源が■。ｏ（ｏ■とする）とＳ Ｖゆの間にあり、現実に作ることができる電圧であれば
、ＶよとＶＢＥの任意組合わせの電圧を発生させること
ができる。例えば、第１図において、ｎ−５，γ−５と
すわば、−上式（１）は次の値となる。

Ｖ　　−−Ｖ　　＋”Ｂｘ　　　　　　−、（３ａｓ　
　５ＫＥ　　５ 上式（２の電圧は、例えば第４図に示す回路により発生
させることができる。第４図においては、抵抗ＲＩＯ，
Ｒ１１の抵抗比は、ＲＩＯ：Ｒ１１＝４：ｌである。

その他のγおよびｎに対しても、同じようにトランジス
タＱ９、ダイオードＤ、〜Ｄ７、抵抗Ｒ１０゜Ｒ１１の
組合わせによって、■ｏｓ電源を作ることができる。

この場合のＰ点の電圧レベルは、次のようになる。

Ｐ点の高レベルー−ＶＢＥ　　　　　　　　　　・・・
（四Ｐ点の低レベル”−■Ｆ、Ｉ、＋　（ｎ−１，）　
ＶＢＥ−■　　＋２■ＢＦ、　　　　　　　・・・（勺
Ｅ 同じように、Ｑ点の電圧レベルは、次のようになる。

Ｑ点の高レベル＝（ｎ　　１　）　ＶＢＥ−２ＶＢＥ　
・’　（，５）Ｑ点の低レベル−Ｖや＋■Ｂ、　　　　
　　　　・・・（６）ｎとγの値は、人力のレベル・シ
フト回路および参照電圧■Ｉ３Ｂ発生回路の構成の複雑
さ、カレント・スイッチを構成するトランジスタＱ、　
、　Ｑｓ、　Ｑ。

がＶ　　温度等の規格内で飽和しないこと、点Ｐ。

ＶＢＥ　　Ｉ Ｑでの信−号振幅をできるだけ大きくとること等の条件
を考慮しながら、実際の設計の際に決定すべきである。

第１図と異なるｎ、γの例として、■−キ、γ＝４の場
合の実施例を笛５図に示す。この場合には、削代（１）
より■。Ｓは次の値となる。

■００　”’　、　ＶＢＥ　　　　　　　　　　　・・
・（７）したがって、■ｏｓ電源は、浄５図に示すよう
に簡単なものでよい。ただし、図において、Ｒ，、／Ｒ
。

＝４、ＲＩＯ／Ｒ１１＝３である。また、人力レベル・
シフト回路ＬＳは、第１図または第５図に示した構成の
うちの任意のものを選択できる。

なお、第１図では、トランジスタＱ、　、ダイオードＤ
８および電流源■、からなるレベル・シフト回路を示し
ているが、この回路も種々に変更可能である。例えば、
ｎ−牛のときには、ダイオードＤ８．Ｄ、を２個伯″列
にして用いねばよい。また、整数値以外のｎに対しては
、例えば第６図（ａ）に示す回路を用いれば、■ＢＦ、
の任意倍のレベル・シフトを行うことができる。また、
レベル・シフト回路を、笛６図（ｂ）に示すように、抵
抗Ｒ，，，Ｒ工、ののみで構成することもできる。

ただし、この場合には、電流源トランジスタＱ６のベー
スには、Ｖ　　＋　ｍ　ＶＢＥ　（ｍは定数、例えば１
．５等の値）の電圧を印加する必要がある。また、Ｑ点
の低レベルとしては、■、！！、８＋ＶＢ、以外にかへ
々のｆｉｆ＋を１ηぶことかできる。例えば、■ｏｏ→
α■ＢＦｉ　（ここで、０；α〈１）にすることができ
る。

この場合には、第１図において、トランジスタＱ。

のコレクタ電圧の低レベルをＶ、Ｆ、−）（２＋α）Ｖ
ＢＥとするように設計する。このような電圧レベルにす
れば、ＰＭＯＳトランジスタＭ１のゲート駆動電圧の振
幅を大きくできるので、高速動作が可能である。また、
Ｑ点の低レベルを、たとえば０．９５　Ｖ　　＋　０．
５　ＶＢ、　　とすることもできる。

■ これらの値は、要するに、電源電圧Ｖ　　温度ＥＥ　’ 等の変動許容範囲内で、ｎ　Ｍ　ＯＳ　）ランジスタＭ
２がオンしないという条件を満足すればよい。このよう
な場合に、電流源Ｉ、として、第６図（ｂ）の形式のも
のを使用することは、トランジスタＱ６が飽和するため
、避ける必要がある。このときは、電流源１．として、
抵抗のみ、あるいはｆ＄６図（ｃ）に示すようなＭＯＳ
電流源（Ｍ、）または第６図（ａに示すようなミラー回
路による電流源等（Ｑ８．Ｑ９）を使用すればよい。な
お、第６図（ｄ）における破線　　　　１Ｇｌ内の回路
は、ミラー電流源トランジスタＱ９のベース電ＦＥ、発
生回路であり、一般に複数個の電流源に対して共通に使
用される。

なお、以りの実施例では、レベル・シフト回路でのシフ
）ｆｆｌをｎＶＢＩＢ、としたが、設計が複雑になるこ
とを覚悟すれば、α■ＩＪ＋β■ＢＢ、のレベル・シフ
トで、Ｑ点の低レベルを所望の値にすることも不可能で
はない。Ｑ点の低レベルが■８□斗ＶＢ□以外、および
レベル・シフト量がｎ　ＶＢｘ以外の場合に対しても、
第１図と同じくトランジスタＱ。

のベース電圧として必要な値を算出し、カレント・スイ
ッチの電流源（Ｑｏ）のベース電圧■。８として所要の
値を発生する回路を構成することは同一の手順で行える
。

以上の実施例では、カレント・スイッチおよびその電流
源、レベル・シフト回路をバイポーラ・トランジスタを
用いて構成しているが、同じようにＭＯＳ）ランジスタ
を用いても構成することが可能である。しかし、小振幅
信号を扱うには、スレッショルド電圧■ＴＨに比べてベ
ース、エミッタ間電圧■Ｂ１１１のけらつきが小さいの
で、バイポーラ・トランジスタを使用する方が有利であ
る。

第１図の実施例は、チップ外部からのＥＣＬ入力をチッ
プ内部または外部で必要なＣＭＯＳレベルに変換するか
、あるいはチップ内部のＢＣＬレベルをチップ外部また
は内部で必要なＣＭ　ＯＳレベルに変換するための回路
である。

このような回路の一応用例としては、ＣＭＯＳトランジ
スタで内部を構成したメモリＬＳＩで、入出力だりＥＣ
Ｌレベルにしたい場合のアドレス・バッファ回路がある
。この例では、バッファ出力として、肯定出力と否定出
力が必要となる。このような要求に対しては、例えば第
１図の回路の出力の後段にＣＭＯＳインバータを付加し
て、さらに反転出力を作ればよい。その際、反転出力は
１段遅れるため、肯定と否定出力の対称性がなくなる。

そのため、例えば、第７図に示すように、カレント・ス
イッチの肯定、否定出力の両方からＣＭＯＳレベルに変
換してもよい。なお、第７図以下の図面で、ＬＳＱは、
第１図、第５図および第６図に示すレベル・シフト回路
のうちのいずれの回路を用いてもよい。また、出力の負
荷容量が大きい場合には、例えば、ｍ１図の回路の出力
に、負荷駆動能力の大きなバイポーラとＣＭ□Ｓとを組
み合わせたバッファ回路を付加してもよい。

第８図は、第１図の回路の出力にバッファ回路を付加し
た場合の構成図である。

ｍ１図の回路の出力に、肯定バッファＢ１と否定バッフ
ァＢ２が付加されている。このような回路では、大きな
容量負荷を高速に充放電することができる。勿論、この
ようなバイポーラとＣＭＱＳとの複合バッファ回路とし
て、どのようなものを使用してもよいことは勿論である
。

第８図の回路では、−１完全なＣＭＯＳレベルに変換し
てから、バイポーラと０ＭＯ８（７）複合バッファＢｌ
、Ｂ２を経て出力する回路形式であるため、２段のＣＭ
Ｏ８回路を経てバイポーラ・トランジスタＱ□。〜Ｑ工
、が駆動されるようになっている。

第９図は、第８図の回路において、２段のＣＭＯ８回路
を１段に改良したものであり、カレントスイッチの両コ
レクタから相補的な出力（一方が高レベルてあれば、他
方は低レベル）が取り出される。これらの相補的な出力
で、トーテンボール接続の上側トランジスタＱｌｏ、Ｑ
よ□と下側トランジスタＱ□、ｔＱ□８の各ベースに接
続されているＣＭＱＳインバータを制御するので、トー
テンボール接続トランジスタの片方がオン、他方がオフ
となる。例えば、人力が高レベルのときには、出力Ｑｔ
ＪＴｌは高レベル（トランジスタＱ工。がオン、Ｑｌｌ
がオフ）となり、出力０ＵＴ２は低レベル（トランジス
タＱよ、がオフ、ＱＩＢがオン）となる。

出力□ＵＴｌ、０ＵＴ２の負荷が容量性負荷のみである
場合には、負荷が十分に高レベルまたは低レベルに充放
電されてしまうと、バイポーラとＣＭＱＳの複合回路に
は定常電流は流れなくなる。

また、Ｆ−テンボールの上側バイポーラ・トランジスタ
Ｑ□。のベースに接続さねているｎＭＱｓ）ランジスタ
Ｍ９のソースは、出力点０ＵＴＩに接続されているが、
この接続のかわりに、破線で示　　０すように接続替え
して、下側トランジスタＱ工、のベースに接続してもよ
い。

このような構成にすると、上側トランジスタＱＩＧのベ
ース等に蓄積していた電荷をｎ　Ｍ　Ｑ　Ｓインバータ
で引き抜き、それを下側トランジスタＱ１□のベース電
流として供給するので、下側トランジスタＱ１□のオン
時間を短縮できる。

第１０図は、第７図〜第９図のバッファ回路を用いたデ
コーダ回路の論理構成図である。

第１０図において、２人力ＮＡＮＤ回路ＮＡ。

〜Ｎ　Ａ、　　としては、０ＭＯ８のＮＡＮＤ回路でも
よく、またバイポーラとＣＭＱＳとを組み合わせたゲー
ト（例えば、特願昭５７−１３５１４２号”Ｊ　タＧＪ
’ｌ−，ｊｊｇｆｆ（５７−１３５１４３号参照）を使
用してもよい。入力のアドレス数がさらに多い場合には
、ＮＡＮＤゲートの入力数を増加するか、例えばゲート
回路を２段で構成し、１段目で第１０図の出力のように
部分デコードし、その出力でさらに第２段目のデコーダ
を駆動すればよい。

ところ’Ｑ、ｍ１図に示すように、レベル・シフト回路
中にエミッタ・ホロワを含むと、高速動作のＦで好都合
であるとともに、デコードする場合には、このエミッタ
・ホロワを有効に利用することができる。

第１１図は、第１図のエミッタ・ホロワを利用した他の
実施例を示す回路図である。

この実施例では、カレント・スイッチの両コレクタから
取り出された出力がダブルエミッタ・トランジスタＱ４
１〜Ｑ４４のエミッタ・ホロワを経て、ワイヤード・オ
アされている。ダブルエミッタ・トランジスタＱ４１〜
Ｑ４４として、独立な２個のトランジスタを用いてもよ
いのは勿論である。人力ＡＩ、Ａ２の状態に応じて、ワ
イヤード・オア０１〜０４のうちの１個が高レベルとな
り、残りの３個は低レベルとなる。このエミッタ・ホロ
ワ出力は、ダイオードのレベル・シフト回路ＬＳＯとＣ
ＭＯＳバッファを経てＣＭＯＳレベルとして出力され、
出力０ＵＴＩ〜０ＵＴ３のうちの１個が高レベル、残り
が低レベルとなる。

ここで、第１図の場合と同じように、抵抗Ｒ８゜Ｒ６と
Ｒ８との比γと、レベル・シフト回路のシフト量ｎとに
対応して削成（１）にしたがい制御電圧■ｏ８を設定す
れば、電源電圧Ｖゆおよび温度が変化しても、０１〜１
０Ｓインバータに定常時の貫通電流を流さないようにす
ることができる。このとき、出力は完全にＣＭＯＳレベ
ルである。また、出力０ＵＴ１等が駆動する負荷が大き
いときには、第８図に示すようなバイポーラと０ＭＯ８
の複合バッファ回路Ｂｌ、Ｂ２を経て駆動すればよい。

第１１図のデコーダにおいて、入力数がさらに増加した
場合には、ワイヤード・オア数を増加すればよく、例え
ば３人力のときにはダブル・エミッタを４個のエミッタ
をもつトランジスタに変えて、ワイヤード・オアを行う
ことにより、８個のデコード出力を得ることができる。

入力数がさらに増加した場合には、第１１図の回路によ
り部分デコードを行い、さらに第２段目のデコーダを追
加してフルデコードを行う必要がある。

第１２図は、フルデコードを行う場合のデコーダの構成
図である。

第１２図では、６人力で６４デコード出力を得ることが
できる。ＤＥＣＩは、第１１図に示すデコーダ回路であ
り、その出力にはバイポーラと０ＭＯ８の複合バッファ
Ｂｌが付加されている。

３人力ＮＡＮＤ回路（ここでは、ＣＭＯＳゲートとする
）の入力には、３個のデコーダＤＢＣＩのうちの１つず
つがそれぞれ印加さねており、４８＝６４個の組合わせ
に対してＮＡＮＤ出力のうちの１個のみが低レベルとな
り、残り全てのＮＡＮＤ出力は高レベルとなる。

第１２図では、デコーダ出力０ＬＩＴＩ−０［ＪＴ６４
として１個の選択レベルを油レベル、残りすべての出力
を低レベルとすることが必要で、しかも重い容量性負荷
を駆動することが必要な場合を仮定しているので、ＮＡ
ＮＩ）回路の出力の後段にバイポーラと０ＭＯ８との複
合インバータＢ２（例えば、第８図に示すバッファ回路
Ｂ２）を接続して信号を反転させるとともに、駆動能力
を増加させている。第１２図の場合よりもさらに入力数
が増加した場合には、デコーダ回路ＤＢＣＩの入　　　
１力数を例えば３人力にしてもよく、また回路ＤＥｃ１
の個数を杢個に増加して、ＮＡＮＤゲートの入力数もそ
の分だけ増加して４個にしてよい。

以上のように、デコーダ回路の伜かな例を述べたが、こ
の仲に、例えば所望の選択レベルが低レベルの場合を含
めて、第１２図と類似したデコーダ回路を構成する場合
、バイポーラと０ＭＯ８の複合バッファ回路Ｂｌ、Ｂ２
としてノンインバータ型のものと、インバータ型のもの
を使用することができ、ＣＭＯＳゲートとしてもＮＡＮ
ＤとＮＯＲを、またゲート回路としても種々のバイポー
ラと０ＭＯ８の複合ゲート回路を使用できるので、負荷
の軽重、所望のデコーダ出力極性、入力の個数等に応じ
て適切な組み合わせのデコーダ回路を構成することがで
きる。

以、Ｈに述べた実施例は、チップが非選択（チップ選択
信号ＣＥが高レベル）のときでも、バッファ回路のカレ
ント・スイッチおよびエミッタ・ホロワに常時雷、流を
流す回路形式である。しかし、非選択時や消費電力を低
減するために、これらの電流を非選択時に切るような＃
ｌ成にすることも可能である。例えば、第１１図のバッ
ファ・デコーダ回路において、３種類の電流源、つまり
入力端でのレベル・シフト回路の電流源Ｉ０、カレント
・スイッチの電流源（Ｑ６とＲ２からなる）、およびレ
ベル・シフト回路（エミッタ・ホロワＱ４□〜Ｑ４４）
の電流源Ｉ、を、非選択時にはすべて切るようにすれば
よい。例えば、電流源■、およびカレント・スイッチの
電流源は第３図（ｄ）　Ｋ示すトランジスタＱ、と抵抗
Ｒ９からなる型であり、電流源■、は＠３図（θ）に示
すトランジスタＱ、のみの型である。

したがって、電流源をオン・オフするには、電流源トラ
ンジスタＱ５のベースとその電源との間にＭ　ＯＳ　）
ランジスタを挿入し、ＣＢ信号でそのゲートを制御して
、非選択時には電流を流、さないようにできる。この場
合、非選択時には、第１１図の出力はすべて低レベルと
なり、第１２図のデコーダ出力はすべて低レベルとなっ
て、すべて非選択状態となる。

ここまでは、本発明の回路をＬＳＩの入力回路に使用す
る場合について述べたが、内部回路の主要信号がＥＣＬ
レベルであり、それを出力信号としてＣＭ’ＯＳレベル
またはＴＴＬレベルに変換したいときにも、本発明を使
用することができる。

先ず、第１図または第５図のような回路は、そのままＥ
ＣＬからＣ〜ＩＱｓレベルへの出力変換レベルとして使
用することができる。

第１３図は、第１図、第５図の回路をＥＣＬ→ＣＭＯＳ
レベルの変換回路として用いた図である。

人力信号ＩＮｌが内部回路で発生される場合には、その
レベルを？’ｌ’＋望のｆ１αに設定することは、一般
的にきわめて容易であるため、第１３図では入力信号の
レベル・シフト回路は示されていない。

さらに４１Ｂの人力信号ＩＮ２として、前記入力信号Ｉ
Ｎｌとの差動信号を得ることは比較的簡単であるため、
第１３　＋！８＋ではＩＮＩ、ＩＮ２を差動入力信号と
している。勿−１差動信号が得られない場合には、ＩＮ
２を適当な一定の電圧■ＢＢとしてもよい。また、制御
電圧Ｖ。Ｓも、削成〇）にしたがって設計する。

ところで、この変換回路がチップ外に出力を出す出力回
路の場合には、出力に重い負荷（ＡＣまたはＤＣ的）が
接続されることが多い。そのときには、出力として大き
な駆動能力が要求さね、第１３図のＭｏ５）ランジスタ
としてゲート幅の大きなトランジスタを使用する必要が
ある。その場合、Ｍｏ５　）ランジスタに付随する浮遊
容量はきわめて大きくなるため、カレント・スイッチお
よびエミッタ・ホロワの電流をかなり大きくする必要が
ある。この電流増加を避ける必要がある場合には、例え
ば、第１４図に示すように、出力の後段に増幅器を追加
すればよい。ここで、ＢｌはバイポーラとＣＭ□Ｓの複
合バッファであり、ＭＢは所望のゲート幅の出力ＭＯ８
である。バッファＢｌとしては、第８図に示すバッファ
回路Ｂ２でもよく、その他の複合バッファでもよい。

また、出力が完全なＣＭＯＳレベルである必要がない場
合には、出力ＭＱＳ回路ＭＢを省略してもよい。この場
合には、出力の高レベルは概略ＶＣ −■ＥＥ、低レベルは概略Ｖ、、　＋　Ｖゆになる。ま
た、　　′複合バッファＢ１がなくても、ＭｏＳ回路Ｍ
Ｂを駆動可能な場合には、バッファＢ１を省き、直接Ｍ
Ｂを第１３図の回路出力により駆動してもよい。

次に、出力レベルとして、スリー・ステートっまり高レ
ベル、低レベルの他に高インピーダンス状態が必要なこ
とがある。その場合の一実施例を、第１５図に示す。

第１５図において、出力用ＰＭＯＳトランジスタＭｏｌ
と出力用ｎＭＱｓ）ランジスタＭＯ２とで、別個のゲー
ト制御回路ＣＣ１およびＣＣ２が設けられている。エミ
ッタ・ホロワのＰ点の出力は回路ＣＣ１，ＣＣ２のＰＭ
ＯＳトランジスタのゲートに、またＱ点の出力はｎＭＯ
Ｓトランジスタのゲートに、それぞれ接続されている。

その他に、高インピーダンス状態を実現するために、信
号ＣＥが高レベルのときには、エミッタ・ホロワからの
信号の如何にかかわりなく、トランジスタＭＯＩのゲー
トへの出力信号を高レベルに、またトランジスタＭＯ２
のゲートへの出力信号を低レベルに保つため、ゲート制
御回路ＣＣ１およびＣＣ２は図に示すゲート構造になっ
ている。信号ＣＥが低レベルになると、エミッタ・ホロ
ワからの信号に応じた信号が出力端子ＱＵＴに現われる
ようになる。

以上の説明では、完全にＣＭＯＳレベルの出力を出すこ
とを考えているが、周知のようにＰＭＱＳトランジスタ
はｎＭＯＳトランジスタに比べてｇｚ　カ小さい。した
がって、ＰＭＯＳトランジスタをｎＭＯ８またはバイポ
ーラ・トランジスタに置き換えると、小面積で高速性を
得ることができる。

第１６図は、出力段のＰＭｏＳ　）ランジスタを２１Ｍ
０８）ランジスタに置き換えた例を示す図である。

この場合にも、ＣＥが高レベルになると、出力は高イン
ピーダンス状態（出力Ｍ０ＳトランジスタＭｏｌ、ＭＯ
２がともにオフ）となる。

第１６図では、２人力ゲートはともにＮＯＲ回路である
が、ＰＭＯＳトランジスタはｎＭＯＳトランジスタに比
べて、同一サイズではｇｍが低いため、ゲートとしては
ＮＡＮＤを使用した方が一般的に高速であることはよく
知られている。

第１７図（ａ）は、第１６図において、ＮＯＲゲートを
用いず、ＮＡＮＤゲートとインバータを用いて同一機能
を実現した回路図である。

この構成は、第１５図のＮＯＲゲートに対しても同じよ
うに適用できる。

また、第１８図以降の実施例中のＮＯＲゲートに対して
も、同じ構成をとることが可能である。

また、第１７図（ａ）の鎖線内のＣＭＯＳインバータは
、第１７図（ｂ）の鎖線内のバイポーラとＣＭＱ　Ｓと
の複合インバータに置き換えてもよい。駆動すべき負荷
が重い場合、複合インバータを用いることにより、高速
性を得ることができる。

第１８図は、本発明の他の変形例を示すもので、出力段
トーテンボールの上側のＭＱＳ）ランジスタをｎｐｎ　
）ランジスタで置き換えた例である。

バイポーラ・トランジスタＱＢｏを用いると、ＭＱＳ）
ランジスタより小型で大きなｇｍを得ることができ、高
速性を得ることができる。

ところで、第１８図において、最終段のｎｐｎトランジ
スタＱ、ｏおよびｎＭＱｓ）ランジスタＭＯ２をＣＭＯ
Ｓゲート（またはＣＭＯＳインバータ）で駆動するには
、かなりゲート幅の大きなＭＯＳトランジスタを使用し
なければならない場合が多い。このような場合には、Ｃ
ＭＯＳゲートと最終出力段のトランジスタＱ、。、ＭＯ
２との間に、バイポーラまたはバイポーラとＣＭＱＳと
の複合バッファを挿入すればよい。

第１９図は、第１８図の最終出力段の前にバッファを挿
入した例を示す図である。

最終段ｎｐｎ）ランジスタＱ、ｏの前には、ｒＬｐｎト
ランジスタＱ０゜のエミッタ・ホロワを挿入し、ダーリ
ントン・エミッタホロワを構成している。

この構成は、高速性を得るのみならず、ｎｐｎ　）ラン
ジスタＱ、。のＥＢ耐圧（ＢｖｌＣＥｏ）が電源電圧よ
りも小さいときに、出力端子から見て２■ＥＢＯの耐圧
をもたせることができるので、有効である。

また、ｎＭＱｓ）ランジスタＭＯ２の前には、バ々 イボーラと０ＭＯ８との複合バッファ（ノンインバータ
）が挿入されている。

第１９図の回路では、出力が高インピーダンス状態とｔ
りっだ場合、最終出力段のｎｐｎ）ランジスタＱｚｏの
ベースから蓄積電荷を引き抜く機構としては抵抗Ｒ８シ
か備えられていないので多数の出力段が共通に接続され
た場合、その接続点（出力）の立下り応答がきわめて貯
くなる可能性がある。そこで、各出力回路の出力ｎｐｎ
　）ランジスタのベースに放電機構を設けて、蓄積電荷
を放電させ、甚速動作を行わせる方法がある。

第２０図は、第１９図の出力回路に放電機構を設けた回
路の構成図である。

最終段ｎｐｎ）ランジスタＱ）ｇｏの耐圧ＢＶにＢＯが
十分に大きなときには、例えは、ＭＱＳ）ランジスタに
よる放電回路ＣＣ１が、また耐圧が小さいときには、例
えば、抵抗ＲＰによる放電回路ＣＣ，２が、それぞれ適
している。

以上の実施例では、トーテンボールの下側トランジスタ
としてｎＭｏ５　）ランジスタを使用している。その理
由は、出力の低レベルとしてできる限り電源電圧Ｖゆに
近い電圧を発生し、ＴＴＬコンパチブルとすることを意
図しているからである。

しかし、低レベルとして、例えば、電源電圧ｖＦ、１ｉ
。

より１■Ｂ８（約０．６Ｖ）程度高いレベルでもよけれ
ば、第２１図に示す実施例が可能である。勿論、トーテ
ンボール下側のｍｐｎ　）ランジスタの駆動をＣＭＯＳ
バッファでなく、バイポーラと０ＭＯ８との複合インバ
ータにしてもよい。

第２２図は、第２１図において、下側のｎｐｎトランジ
スタＱ８、のベース・コレクタ間をショットキー・バリ
ア・ダイオードＤ８でクランプして飽和を防ぎ、駆動Ｐ
ＭＯＳトランジスタＭ２３の一ドレーンを電源電圧■。

０に接続した回路を示している。ＣＭＯＳバッファの電
源が■。０にとられているために、クランプ・ダイオー
ドがなければ、出力ｎｐｎ　）ランジスタＱ８、は非常
に深く飽和する。飽和しても差し支えない場合にはクラ
ンプ・ダイオードは不要であるが、ＣＭＯ８回路と同一
チップ上１ｃｎｐｎ）ランジスタＱ、□を混在させる場
合には、ラッチアップを防止するため、一般的には飽和
させない方が望ましい。

このように本発明においては、ＣＭＯＳインバ−タの両
トランジスタのゲート電圧をそれぞれ独立に制御して、
定常状態ではＣＭＯＳインバータＦＣ，貫通電流が流れ
ないようにしている。また、ＣＭＯＳインバータの１段
で所望の出力レベルを得ることができるように制御する
ので、多段接続する必要がない。

〔発明の効果〕

以上説明したように、本発明によれば、ＣＭＯＳインバ
ータを多段接続する必要がなく、かつ定常状態において
は貫通電流が流れないので、レベル変換回路の消費電力
は減少し、遅延時間も少なくなる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すレベル変換回路の構成
図、第２図は従来のレベル変換回路の構成図、第３図は
第１図の入力レベル・シフト回路と電流源の回路図、第
４図は第１図のカレント・スイッチ９電流源用のベース
電圧発生回路を示す図、第５図は本発明の他の実施例を
示すレベル変換回路の構成図、第６図はレベル・シフト
回路の各実施例図、第７図、第８図および第９図はそれ
ぞれ本発明のさらに他の実施例を示すレベル変換回路の
構成図、第１０図は第７図〜第９図に用いたデコーダ回
路の構成図、第１１図は本発明によるデコーダ回路の他
の構成図、第１２図は第１０図または第１１図のデコー
ダにさらに多数のゲート回路を加えたデコーダの構成図
、第１３図から第２２図までは、それぞれ本発明による
出力変換回路の応用例を示す図である。 Ｑ０〜Ｑ、ｏ：　　バイポーラ・トランジスタ、Ｍ１〜
Ｍ２４．Ｍｏｌ、ＭＯ２：ＭＯＳ　トランジスタ、ｖｏ
Ｏ・■□、：　電源電圧、■１〜■ｓ：定電流源、Ｄ０
〜Ｄ４：ダイオード、Ｐ、Ｑ：ＣＭ□Ｓインバータの各
ゲート制御入力点。 特許出願人　株式会社　日立製作所 化　理　人　弁理士　覇　村　雅　俊　　　　　　　　
　′第３図 （ａ）　　　　　　　　（ｂ）　　　　　　　　（Ｃ）
（ｄ）（ｅ）（ｆ） 第　　　４　　　図 ＼“ＢＥ 第　　　５　　　図 第６図 （ａ）　　　　　　　　　　　（ｂ） （ｃ）　　　　　　　　　　（ｄ） 第　　　９　　　　図 ＶＣＣ 第　　　１０　　　図 第　　　　１１　　　　図 第１２図 第　　　１５　　　図 第　　　１６　　　図 ＼’ｃｃ

Claims (1)

1. 【特許請求の範囲】 （１）カレント・スイッチと、該カレント・スイッチの
   出力レベルをシフトするレベル・シフト回路と、該レベ
   ル・シフト回路の出力により動作するＣＭＯＳ回路を備
   えるレベル変換回路において、シフト量の小さい第１の
   出力および該第１の出力よりシフト量の大きな第２の出
   力を与えるレベルシフト回路と、上記第１の出力がＰＭ
   ＯＳトランジスタのゲートに、上記第２の出力がｎＭＯ
   Ｓトランジスタのゲートに、それぞれ加えられるＣＭＯ
   Ｓ回路と、高レベルのとき上記ＰＭＯＳトランジスタを
   オフ、上記ｎＭＯＳトランジスタをオンに、低レベルの
   とき上記ＰＭＯＳトランジスタをオン、上記ｎＭ０Ｓト
   ランジスタをオフにさせる出力レベルを与えるカレント
   ・スイッチを有することを特徴とするレベル変換回路。 （２）前記カレント・スイッチは、コレクタ抵抗と電流
   源抵抗との比をにとし、電流源トランジスタのベース・
   エミッタ電圧Ｖ＿Ｂ＿Ｅのｎ倍と電流源エミッタ側電源
   電圧Ｖ＿Ｅ＿Ｅとの和（Ｖ＿Ｅ＿Ｅ＋ｎＶ＿Ｂ＿Ｅ）を
   スイッチ・トランジスタのコレクタの低レベルとしたと
   き、電流源トランジスタのベース電圧ＶＣＣを次式で与
   えることを特徴とする特許請求の範囲第１項記載のレベ
   ル変換回路。 ＶＣＳ＝（１−１／γ）Ｖ＿Ｅ＿Ｅ＋（１−ｎ／γ）Ｖ
   ＿Ｂ＿Ｅ（３）前記ＣＭＯＳ回路は、アドレス・バッフ
   ァ回路のバッファ出力として肯定出力と否定出力を得る
   ため、後段に別のＣＭＯＳ回路のインバータを付加する
   ことを特徴とする特許請求の範囲第１項記載のレベル変
   換回路。 （４）前記レベル・シフト回路は、デコーダとして使用
   するとき、ダブル・エミッタ・トランジスタのエミッタ
   ホロワを経てワイヤードオアされていることを特徴とす
   る特許請求の範囲第１項記載のレベル変換回路。 （５）前記レベル・シフト回路とカレント・スイッチで
   は、それらの電流源ＭＯＳトランジスタのゲートを＠Ｃ
   Ｅ＠信号で制御して、非選択時に電流を阻止することを
   特徴とする特許請求の範囲第１項記載のレベル変換回路
   。