JPS6119226A - レベル変換回路 - Google Patents
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- JPS6119226A JPS6119226A JP59139661A JP13966184A JPS6119226A JP S6119226 A JPS6119226 A JP S6119226A JP 59139661 A JP59139661 A JP 59139661A JP 13966184 A JP13966184 A JP 13966184A JP S6119226 A JPS6119226 A JP S6119226A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、レベル変換回路に関し、特にBCLレベル近
傍から0MO8ないしTTLの近傍のレベルに変換する
ためのレベル変換回路に関するものである。
傍から0MO8ないしTTLの近傍のレベルに変換する
ためのレベル変換回路に関するものである。
従来より使用されている論理回路の中で最高速で動作す
る回路は、バイポーラ・トランジスタTrで構成された
E CL (Emitter Coupjed Log
ic )回路である。このバイポーラ・トランジスタの
ECL回路とCMOS回路、またはECI、回路と0M
O8,バイポーラ・トランジスタの組み合わせ回路とを
、混在させτ使用する場合には、ECLレベルからCM
OSレベルへの変換、またはその近傍レベル相互のレベ
ル変換が必要となる。
る回路は、バイポーラ・トランジスタTrで構成された
E CL (Emitter Coupjed Log
ic )回路である。このバイポーラ・トランジスタの
ECL回路とCMOS回路、またはECI、回路と0M
O8,バイポーラ・トランジスタの組み合わせ回路とを
、混在させτ使用する場合には、ECLレベルからCM
OSレベルへの変換、またはその近傍レベル相互のレベ
ル変換が必要となる。
例えば、バイポーラ・トランジスタのECL回路とCM
OS回路とを組み合わせて使用する場合、両回路レベル
の変換回路としては、第2図に示す構成が考えられる(
例えば、特願昭59−89438号明細書「半導体集積
回路」参照)。
OS回路とを組み合わせて使用する場合、両回路レベル
の変換回路としては、第2図に示す構成が考えられる(
例えば、特願昭59−89438号明細書「半導体集積
回路」参照)。
第2図において、Ql + Dよ、D、はレベル・シフ
トを行うためのバイポーラ・トランジスタおよび接合ダ
イオードであり、人力信号レベルを可能な限りVゆに近
いレベルにまでシフトする(第2図の例では、■ooを
グランド・レベルとしている)。
トを行うためのバイポーラ・トランジスタおよび接合ダ
イオードであり、人力信号レベルを可能な限りVゆに近
いレベルにまでシフトする(第2図の例では、■ooを
グランド・レベルとしている)。
このレベル・シフFには、トランジスタやダイオードの
代り、またはそれらと組み合わせて抵抗も使用すること
ができる。レベル・シフトされた信号は、トランジスタ
Q、 、 Q、および抵抗FL、、R,。
代り、またはそれらと組み合わせて抵抗も使用すること
ができる。レベル・シフトされた信号は、トランジスタ
Q、 、 Q、および抵抗FL、、R,。
R6よりなるカレント・スイッチに入力される。
このカレント・スイッチは、その出力信号の振幅を可能
な限り大きくとるように設計される。カレント・スイッ
チの出力信号は、トランジスタQ4′と抵抗R5からな
るエミッタ・ホロワを経て、1M0SトランジスタMl
とnMOsMOSトランジスタM2なるCMOSインバ
ータの入力に印加される。
な限り大きくとるように設計される。カレント・スイッ
チの出力信号は、トランジスタQ4′と抵抗R5からな
るエミッタ・ホロワを経て、1M0SトランジスタMl
とnMOsMOSトランジスタM2なるCMOSインバ
ータの入力に印加される。
この場合、実際の回路では、電源電圧Vゆとして10%
程度、また接合温度としてTj も00〜100℃程度
の変動があっても、動作可能になるように設計しておく
必要がある。この・程度の変動があっても、トランジス
タQ、、 、 Q8が飽和しないように設計するために
は、カレント・スイッチの出力[iをそれほど大きくと
ることは不可能である。そのため、CMOSインバータ
の特にトランジスタM2を、)、記変動のもとて完全に
オフにすることは不可能となる。また、CMOSインバ
ータの利得はそれほど大きくないため、インバータ1段
では出力レベルを■ ■ にすることは不可00’E
E 能であり、したがって第2図に示すように複数段のイン
バータを直列接続して使用する必要がある。
程度、また接合温度としてTj も00〜100℃程度
の変動があっても、動作可能になるように設計しておく
必要がある。この・程度の変動があっても、トランジス
タQ、、 、 Q8が飽和しないように設計するために
は、カレント・スイッチの出力[iをそれほど大きくと
ることは不可能である。そのため、CMOSインバータ
の特にトランジスタM2を、)、記変動のもとて完全に
オフにすることは不可能となる。また、CMOSインバ
ータの利得はそれほど大きくないため、インバータ1段
では出力レベルを■ ■ にすることは不可00’E
E 能であり、したがって第2図に示すように複数段のイン
バータを直列接続して使用する必要がある。
しかし、このような複数段の構成をと−ると、MOSト
ランジスタが完全にオフしないためかなりの景の貫通電
流が流れて、消費電力が増大するとともに、多段接続の
ために遅延時間が増加する。
ランジスタが完全にオフしないためかなりの景の貫通電
流が流れて、消費電力が増大するとともに、多段接続の
ために遅延時間が増加する。
本発明の目的は、このような従来の欠点を除去し、CM
OSインバータを多段接続する必要がなく、かつ定常状
態においては貫通電流も流れないレベル変換回路を提供
することにある。
OSインバータを多段接続する必要がなく、かつ定常状
態においては貫通電流も流れないレベル変換回路を提供
することにある。
上記目的を達成するため、本発明のレベル変換回路は、
カレント・スイッチと、該カレント・スイッチの出力レ
ベルをシフトするレベル・シフト回路と、該レベル・シ
フト回路の出力により動作するCMOS回路を備えるレ
ベル変換回路において、シフト量の小さい第1の出力お
よび該第1の出力よりシフト量の大きな第2の出力を与
えるレベル・シフト回路と、上記第1の出力がP M
OSトランジスタのゲートに、上記第2の出力力nMO
Sトランジスタのゲートに、それぞれ加えられるCMO
S回路と、高レベルのとき上記PMOSトランジスタを
オフ、上記nMOSトランジスタをオンに、低レベルの
とき上5pMoS)ランジスタをオン、上記nMOSト
ランジスタをオフにさせる出力レベルを与える″カレン
ト・スイッチをイjすることに1′?徴がある。
カレント・スイッチと、該カレント・スイッチの出力レ
ベルをシフトするレベル・シフト回路と、該レベル・シ
フト回路の出力により動作するCMOS回路を備えるレ
ベル変換回路において、シフト量の小さい第1の出力お
よび該第1の出力よりシフト量の大きな第2の出力を与
えるレベル・シフト回路と、上記第1の出力がP M
OSトランジスタのゲートに、上記第2の出力力nMO
Sトランジスタのゲートに、それぞれ加えられるCMO
S回路と、高レベルのとき上記PMOSトランジスタを
オフ、上記nMOSトランジスタをオンに、低レベルの
とき上5pMoS)ランジスタをオン、上記nMOSト
ランジスタをオフにさせる出力レベルを与える″カレン
ト・スイッチをイjすることに1′?徴がある。
〔発明の実施((;111
以下、本発明の実1布例を、図面により説明する。
竺1図は、本発明の一実施例を示すレベル変換回路の回
路図である。
路図である。
1M1図において、トランジスタQ1、ダイオードD0
、定電流源I□からなる回路は、第2図と同じく入力レ
ベル・シフト回路である。この入力レベル・シフト回路
自体は、本発明の要旨と直接関係はないが、第1図のダ
イオ−ドロ工の代りに第3図に示す各種回路を使用する
ことができる口なお、ダイオードD0の個数は、必要に
応じて複数個接続することができる。すなわち、第3図
(&)、 のよ6に抵抗R6のみでもよく、また破線で
示すように、スピードアップ・コンデンサC0を並列に
接続してもよい。さらに、第5図(b)に示すように、
抵抗抄。とダイオードD1の直列回路であってもよく、
この場合、ダイオ−ドロ工の個数は2以上接続してもよ
い。pXa図(Q)に示すように、ダイオードD□と抵
抗R6の代りに、トランジスタQ。
、定電流源I□からなる回路は、第2図と同じく入力レ
ベル・シフト回路である。この入力レベル・シフト回路
自体は、本発明の要旨と直接関係はないが、第1図のダ
イオ−ドロ工の代りに第3図に示す各種回路を使用する
ことができる口なお、ダイオードD0の個数は、必要に
応じて複数個接続することができる。すなわち、第3図
(&)、 のよ6に抵抗R6のみでもよく、また破線で
示すように、スピードアップ・コンデンサC0を並列に
接続してもよい。さらに、第5図(b)に示すように、
抵抗抄。とダイオードD1の直列回路であってもよく、
この場合、ダイオ−ドロ工の個数は2以上接続してもよ
い。pXa図(Q)に示すように、ダイオードD□と抵
抗R6の代りに、トランジスタQ。
のコレクタ・エミッタ間を抵抗R7,R,で分割してベ
ース電圧を与える回路を接続してもよく、それと並列に
破線で示したスピードアップ・コンデンサC0を接続し
てもよい。この場合、トランジスタQ4のベース・エミ
ッタ間順方向電圧vBF、の任意の常数(1以上)倍の
電圧を発生できる。
ース電圧を与える回路を接続してもよく、それと並列に
破線で示したスピードアップ・コンデンサC0を接続し
てもよい。この場合、トランジスタQ4のベース・エミ
ッタ間順方向電圧vBF、の任意の常数(1以上)倍の
電圧を発生できる。
また、図示されないが、第3図(c)の回路にさらにダ
イオードD1 を必要個数だけ直列に接続することがで
き、またそのダイオードD をトランジスりQ、のエミ
ッタに接続し、ダイオ−ドロ工の他端とベースとの間に
抵抗を接続することもできる。
イオードD1 を必要個数だけ直列に接続することがで
き、またそのダイオードD をトランジスりQ、のエミ
ッタに接続し、ダイオ−ドロ工の他端とベースとの間に
抵抗を接続することもできる。
次に、入力レベル・シフト回路の定電流源Iエ として
、どのような回路を使用してもよく、例えば、抵抗だけ
であってもよいし、第3図(d)のようにトランジスタ
Q0 に抵抗R2を接続した回路でもよい0まだ、カレ
ント・ミラーとして知られている第3図(e)の回路で
あってもよい。さらに、電流源 ′として、第3図
(f)に示すように、MOS )ランジスタM7も使用
することができる。ゲート電圧V。
、どのような回路を使用してもよく、例えば、抵抗だけ
であってもよいし、第3図(d)のようにトランジスタ
Q0 に抵抗R2を接続した回路でもよい0まだ、カレ
ント・ミラーとして知られている第3図(e)の回路で
あってもよい。さらに、電流源 ′として、第3図
(f)に示すように、MOS )ランジスタM7も使用
することができる。ゲート電圧V。
としてC−1、ドレーンと同一電圧を加える方法、つま
りゲートとドレーンを接続した回路でもよく、また適当
な電圧、例えば■。。であってもよい。
りゲートとドレーンを接続した回路でもよく、また適当
な電圧、例えば■。。であってもよい。
本発明においては、電源電圧等の変動があっても、第1
図に示すCMO8回路に11通電流が漬1れず、かつ名
段接続インバータを不要とするため、PMOS)ランジ
スタM1とnMOsトランジスタM2のゲートを同一電
圧で駆動せずに、PMOSトランジスタMlには、オフ
時にV。0から一定値となるゲート駆動電圧を、21M
0SトランジスタM2には、オフ時にVゆから一定値と
なるゲート駆動電圧を、それぞれ加える。これにより、
CMOSインバータ1段で完全なCMOSレベルを得る
とともに、定常時の貫通電流を完全に防ぐことができる
。
図に示すCMO8回路に11通電流が漬1れず、かつ名
段接続インバータを不要とするため、PMOS)ランジ
スタM1とnMOsトランジスタM2のゲートを同一電
圧で駆動せずに、PMOSトランジスタMlには、オフ
時にV。0から一定値となるゲート駆動電圧を、21M
0SトランジスタM2には、オフ時にVゆから一定値と
なるゲート駆動電圧を、それぞれ加える。これにより、
CMOSインバータ1段で完全なCMOSレベルを得る
とともに、定常時の貫通電流を完全に防ぐことができる
。
本発明の基本回路は、トランジスタQB r QB +
Q6 よりなる、カレント・スイッチと、トランジス
タQ2等よりなるレベル・シフト用エミッタ・ホロワと
、トランジスタMl、M2よりなるC M OSSイン
パル((よって実現される。
Q6 よりなる、カレント・スイッチと、トランジス
タQ2等よりなるレベル・シフト用エミッタ・ホロワと
、トランジスタMl、M2よりなるC M OSSイン
パル((よって実現される。
本実施例においては、電源電圧V。O2■l’温度等が
変動しても、CMOSインバータに定常状態では貫通電
流が流れないようにするため、P点およびQ点の信号レ
ベル(高レベルと低レベル)を次のように設定する。
変動しても、CMOSインバータに定常状態では貫通電
流が流れないようにするため、P点およびQ点の信号レ
ベル(高レベルと低レベル)を次のように設定する。
先ず、P点の高レベルは、バイポーラ・トランジスタの
ベース・エミッタ間電圧を■Boとして■00− ■B
Eとなる。したがって、PMOS )ランジス身M1の
スレッショルド電圧vTHをVBE程度以ヒ(−0,5
〜−〇。6V)Kしておけば、貫通電流は実用上無視で
きる程度しか流れない。
ベース・エミッタ間電圧を■Boとして■00− ■B
Eとなる。したがって、PMOS )ランジス身M1の
スレッショルド電圧vTHをVBE程度以ヒ(−0,5
〜−〇。6V)Kしておけば、貫通電流は実用上無視で
きる程度しか流れない。
次に、Q点の低レベルについては、これを■Bゆ十(0
〜■B8)にすることができれば、n M OSトラン
ジスタM2をオフにできるので、貫通電流は流れない。
〜■B8)にすることができれば、n M OSトラン
ジスタM2をオフにできるので、貫通電流は流れない。
また、電圧レベルの設定値から明らかなように、P点の
高レベルは■。0と■B1!、のみにより決定されるた
め、■aaおよび温度の変動があっても、P点が高レベ
ルにあるときには、PMOS)ランジスタM1をオフに
できる。また、P点が低レベルのときには、トランジス
タMlが十分にオンするだけの信号′S幅が必要である
が、このように設計することは後述のように可能である
。一方、Q点の低レベルは、■Fi’E:と■B]I、
のみにより決定されているため、■Ji、8および温度
に変動があっても、Q点が低レベルにあるときには、n
MOSトランジスタM2はオフとなり、定常的に貫通軍
、流が流れることはない。また、Q点が高レベルにある
ときには、トランジスタM2を十分にオンさせる必要が
あるが、これも後述のように可能である。
高レベルは■。0と■B1!、のみにより決定されるた
め、■aaおよび温度の変動があっても、P点が高レベ
ルにあるときには、PMOS)ランジスタM1をオフに
できる。また、P点が低レベルのときには、トランジス
タMlが十分にオンするだけの信号′S幅が必要である
が、このように設計することは後述のように可能である
。一方、Q点の低レベルは、■Fi’E:と■B]I、
のみにより決定されているため、■Ji、8および温度
に変動があっても、Q点が低レベルにあるときには、n
MOSトランジスタM2はオフとなり、定常的に貫通軍
、流が流れることはない。また、Q点が高レベルにある
ときには、トランジスタM2を十分にオンさせる必要が
あるが、これも後述のように可能である。
以上のようなP点およびQ点での信号レベルを発生させ
、しかもバイポーラ・トランジスタQ4を所要の電源電
圧の規格値内(通常±10%)で飽和させずに動作させ
る。
、しかもバイポーラ・トランジスタQ4を所要の電源電
圧の規格値内(通常±10%)で飽和させずに動作させ
る。
このため、本発明では、次のような状態を保持している
。
。
先ず(1)m1図では、エミッタホロワ・Fランジスタ
Q、のベース電圧の高レベルは、殆んど■。。
Q、のベース電圧の高レベルは、殆んど■。。
(図ではOV)であるため、P点の高レベルは自動的に
上記条件、つまりPMOSトランジスタMlをオフにす
る条件を満たしている。次に、(1)Q点の低レベルが
例えば、常にVゆ+VBEになるようにするには、トラ
ンジスタQ、のベース電圧の低レベルをV+nVB、(
ここで、罫は2以上のEE IJ数)にできればよい。なお、第1図の場合には、上
式のnはn = 3であるが、直列接続のトランジスタ
Q6がない場合から数個直列にダイオード接続トランジ
スタQ6 を接続することにより、n2−4にすること
ができる。
上記条件、つまりPMOSトランジスタMlをオフにす
る条件を満たしている。次に、(1)Q点の低レベルが
例えば、常にVゆ+VBEになるようにするには、トラ
ンジスタQ、のベース電圧の低レベルをV+nVB、(
ここで、罫は2以上のEE IJ数)にできればよい。なお、第1図の場合には、上
式のnはn = 3であるが、直列接続のトランジスタ
Q6がない場合から数個直列にダイオード接続トランジ
スタQ6 を接続することにより、n2−4にすること
ができる。
トランジスタQ、のベース電圧の低レベルをVオ十m
VBKにするためには、抵抗R6とR3の比をγとすれ
ば、第1図のカレント・スイッチに対して次式が成立す
る。
VBKにするためには、抵抗R6とR3の比をγとすれ
ば、第1図のカレント・スイッチに対して次式が成立す
る。
一γ(■O8−VBE、”EFi)””QBのコレクタ
低レベル””EE + −n VEK したがって、■oSは次式であればよい。
低レベル””EE + −n VEK したがって、■oSは次式であればよい。
Vos=(1−−)V、、+(1−−)VBE・−・(
1)γ γ ただし、これまでの式では、hy□−■とじて計算して
いるが、実際にはhlFmが■ではないため、]−記の
式からイ〆(がずれるが、h、は一般に非常に大))゛
いのて、1式からのずれは彬く僅かである。
1)γ γ ただし、これまでの式では、hy□−■とじて計算して
いるが、実際にはhlFmが■ではないため、]−記の
式からイ〆(がずれるが、h、は一般に非常に大))゛
いのて、1式からのずれは彬く僅かである。
またす。か小さいときには、イ^〜かであるが補正が・
14要となる。
14要となる。
ところで、■ 電源が■。o(o■とする)とS
Vゆの間にあり、現実に作ることができる電圧であれば
、VよとVBEの任意組合わせの電圧を発生させること
ができる。例えば、第1図において、n−5,γ−5と
すわば、−上式(1)は次の値となる。
、VよとVBEの任意組合わせの電圧を発生させること
ができる。例えば、第1図において、n−5,γ−5と
すわば、−上式(1)は次の値となる。
V −−V +”Bx −、(3as
5KE 5 上式(2の電圧は、例えば第4図に示す回路により発生
させることができる。第4図においては、抵抗RIO,
R11の抵抗比は、RIO:R11=4:lである。
5KE 5 上式(2の電圧は、例えば第4図に示す回路により発生
させることができる。第4図においては、抵抗RIO,
R11の抵抗比は、RIO:R11=4:lである。
その他のγおよびnに対しても、同じようにトランジス
タQ9、ダイオードD、〜D7、抵抗R10゜R11の
組合わせによって、■os電源を作ることができる。
タQ9、ダイオードD、〜D7、抵抗R10゜R11の
組合わせによって、■os電源を作ることができる。
この場合のP点の電圧レベルは、次のようになる。
P点の高レベルー−VBE ・・・
(四P点の低レベル”−■F、I、+ (n−1,)
VBE−■ +2■BF、 ・・・(勺
E 同じように、Q点の電圧レベルは、次のようになる。
(四P点の低レベル”−■F、I、+ (n−1,)
VBE−■ +2■BF、 ・・・(勺
E 同じように、Q点の電圧レベルは、次のようになる。
Q点の高レベル=(n 1 ) VBE−2VBE
・’ (,5)Q点の低レベル−Vや+■B、
・・・(6)nとγの値は、人力のレベル・シ
フト回路および参照電圧■I3B発生回路の構成の複雑
さ、カレント・スイッチを構成するトランジスタQ、
、 Qs、 Q。
・’ (,5)Q点の低レベル−Vや+■B、
・・・(6)nとγの値は、人力のレベル・シ
フト回路および参照電圧■I3B発生回路の構成の複雑
さ、カレント・スイッチを構成するトランジスタQ、
、 Qs、 Q。
がV 温度等の規格内で飽和しないこと、点P。
VBE I
Qでの信−号振幅をできるだけ大きくとること等の条件
を考慮しながら、実際の設計の際に決定すべきである。
を考慮しながら、実際の設計の際に決定すべきである。
第1図と異なるn、γの例として、■−キ、γ=4の場
合の実施例を笛5図に示す。この場合には、削代(1)
より■。Sは次の値となる。
合の実施例を笛5図に示す。この場合には、削代(1)
より■。Sは次の値となる。
■00 ”’ 、 VBE ・・
・(7)したがって、■os電源は、浄5図に示すよう
に簡単なものでよい。ただし、図において、R,、/R
。
・(7)したがって、■os電源は、浄5図に示すよう
に簡単なものでよい。ただし、図において、R,、/R
。
=4、RIO/R11=3である。また、人力レベル・
シフト回路LSは、第1図または第5図に示した構成の
うちの任意のものを選択できる。
シフト回路LSは、第1図または第5図に示した構成の
うちの任意のものを選択できる。
なお、第1図では、トランジスタQ、 、ダイオードD
8および電流源■、からなるレベル・シフト回路を示し
ているが、この回路も種々に変更可能である。例えば、
n−牛のときには、ダイオードD8.D、を2個伯″列
にして用いねばよい。また、整数値以外のnに対しては
、例えば第6図(a)に示す回路を用いれば、■BF、
の任意倍のレベル・シフトを行うことができる。また、
レベル・シフト回路を、笛6図(b)に示すように、抵
抗R,,,R工、ののみで構成することもできる。
8および電流源■、からなるレベル・シフト回路を示し
ているが、この回路も種々に変更可能である。例えば、
n−牛のときには、ダイオードD8.D、を2個伯″列
にして用いねばよい。また、整数値以外のnに対しては
、例えば第6図(a)に示す回路を用いれば、■BF、
の任意倍のレベル・シフトを行うことができる。また、
レベル・シフト回路を、笛6図(b)に示すように、抵
抗R,,,R工、ののみで構成することもできる。
ただし、この場合には、電流源トランジスタQ6のベー
スには、V + m VBE (mは定数、例えば1
.5等の値)の電圧を印加する必要がある。また、Q点
の低レベルとしては、■、!!、8+VB、以外にかへ
々のfif+を1ηぶことかできる。例えば、■oo→
α■BFi (ここで、0;α〈1)にすることができ
る。
スには、V + m VBE (mは定数、例えば1
.5等の値)の電圧を印加する必要がある。また、Q点
の低レベルとしては、■、!!、8+VB、以外にかへ
々のfif+を1ηぶことかできる。例えば、■oo→
α■BFi (ここで、0;α〈1)にすることができ
る。
この場合には、第1図において、トランジスタQ。
のコレクタ電圧の低レベルをV、F、−)(2+α)V
BEとするように設計する。このような電圧レベルにす
れば、PMOSトランジスタM1のゲート駆動電圧の振
幅を大きくできるので、高速動作が可能である。また、
Q点の低レベルを、たとえば0.95 V + 0.
5 VB、 とすることもできる。
BEとするように設計する。このような電圧レベルにす
れば、PMOSトランジスタM1のゲート駆動電圧の振
幅を大きくできるので、高速動作が可能である。また、
Q点の低レベルを、たとえば0.95 V + 0.
5 VB、 とすることもできる。
■
これらの値は、要するに、電源電圧V 温度EE ’
等の変動許容範囲内で、n M OS )ランジスタM
2がオンしないという条件を満足すればよい。このよう
な場合に、電流源I、として、第6図(b)の形式のも
のを使用することは、トランジスタQ6が飽和するため
、避ける必要がある。このときは、電流源1.として、
抵抗のみ、あるいはf$6図(c)に示すようなMOS
電流源(M、)または第6図(aに示すようなミラー回
路による電流源等(Q8.Q9)を使用すればよい。な
お、第6図(d)における破線 1Gl内の回路
は、ミラー電流源トランジスタQ9のベース電FE、発
生回路であり、一般に複数個の電流源に対して共通に使
用される。
2がオンしないという条件を満足すればよい。このよう
な場合に、電流源I、として、第6図(b)の形式のも
のを使用することは、トランジスタQ6が飽和するため
、避ける必要がある。このときは、電流源1.として、
抵抗のみ、あるいはf$6図(c)に示すようなMOS
電流源(M、)または第6図(aに示すようなミラー回
路による電流源等(Q8.Q9)を使用すればよい。な
お、第6図(d)における破線 1Gl内の回路
は、ミラー電流源トランジスタQ9のベース電FE、発
生回路であり、一般に複数個の電流源に対して共通に使
用される。
なお、以りの実施例では、レベル・シフト回路でのシフ
)fflをnVBIB、としたが、設計が複雑になるこ
とを覚悟すれば、α■IJ+β■BB、のレベル・シフ
トで、Q点の低レベルを所望の値にすることも不可能で
はない。Q点の低レベルが■8□斗VB□以外、および
レベル・シフト量がn VBx以外の場合に対しても、
第1図と同じくトランジスタQ。
)fflをnVBIB、としたが、設計が複雑になるこ
とを覚悟すれば、α■IJ+β■BB、のレベル・シフ
トで、Q点の低レベルを所望の値にすることも不可能で
はない。Q点の低レベルが■8□斗VB□以外、および
レベル・シフト量がn VBx以外の場合に対しても、
第1図と同じくトランジスタQ。
のベース電圧として必要な値を算出し、カレント・スイ
ッチの電流源(Qo)のベース電圧■。8として所要の
値を発生する回路を構成することは同一の手順で行える
。
ッチの電流源(Qo)のベース電圧■。8として所要の
値を発生する回路を構成することは同一の手順で行える
。
以上の実施例では、カレント・スイッチおよびその電流
源、レベル・シフト回路をバイポーラ・トランジスタを
用いて構成しているが、同じようにMOS)ランジスタ
を用いても構成することが可能である。しかし、小振幅
信号を扱うには、スレッショルド電圧■THに比べてベ
ース、エミッタ間電圧■B111のけらつきが小さいの
で、バイポーラ・トランジスタを使用する方が有利であ
る。
源、レベル・シフト回路をバイポーラ・トランジスタを
用いて構成しているが、同じようにMOS)ランジスタ
を用いても構成することが可能である。しかし、小振幅
信号を扱うには、スレッショルド電圧■THに比べてベ
ース、エミッタ間電圧■B111のけらつきが小さいの
で、バイポーラ・トランジスタを使用する方が有利であ
る。
第1図の実施例は、チップ外部からのECL入力をチッ
プ内部または外部で必要なCMOSレベルに変換するか
、あるいはチップ内部のBCLレベルをチップ外部また
は内部で必要なCM OSレベルに変換するための回路
である。
プ内部または外部で必要なCMOSレベルに変換するか
、あるいはチップ内部のBCLレベルをチップ外部また
は内部で必要なCM OSレベルに変換するための回路
である。
このような回路の一応用例としては、CMOSトランジ
スタで内部を構成したメモリLSIで、入出力だりEC
Lレベルにしたい場合のアドレス・バッファ回路がある
。この例では、バッファ出力として、肯定出力と否定出
力が必要となる。このような要求に対しては、例えば第
1図の回路の出力の後段にCMOSインバータを付加し
て、さらに反転出力を作ればよい。その際、反転出力は
1段遅れるため、肯定と否定出力の対称性がなくなる。
スタで内部を構成したメモリLSIで、入出力だりEC
Lレベルにしたい場合のアドレス・バッファ回路がある
。この例では、バッファ出力として、肯定出力と否定出
力が必要となる。このような要求に対しては、例えば第
1図の回路の出力の後段にCMOSインバータを付加し
て、さらに反転出力を作ればよい。その際、反転出力は
1段遅れるため、肯定と否定出力の対称性がなくなる。
そのため、例えば、第7図に示すように、カレント・ス
イッチの肯定、否定出力の両方からCMOSレベルに変
換してもよい。なお、第7図以下の図面で、LSQは、
第1図、第5図および第6図に示すレベル・シフト回路
のうちのいずれの回路を用いてもよい。また、出力の負
荷容量が大きい場合には、例えば、m1図の回路の出力
に、負荷駆動能力の大きなバイポーラとCM□Sとを組
み合わせたバッファ回路を付加してもよい。
イッチの肯定、否定出力の両方からCMOSレベルに変
換してもよい。なお、第7図以下の図面で、LSQは、
第1図、第5図および第6図に示すレベル・シフト回路
のうちのいずれの回路を用いてもよい。また、出力の負
荷容量が大きい場合には、例えば、m1図の回路の出力
に、負荷駆動能力の大きなバイポーラとCM□Sとを組
み合わせたバッファ回路を付加してもよい。
第8図は、第1図の回路の出力にバッファ回路を付加し
た場合の構成図である。
た場合の構成図である。
m1図の回路の出力に、肯定バッファB1と否定バッフ
ァB2が付加されている。このような回路では、大きな
容量負荷を高速に充放電することができる。勿論、この
ようなバイポーラとCMQSとの複合バッファ回路とし
て、どのようなものを使用してもよいことは勿論である
。
ァB2が付加されている。このような回路では、大きな
容量負荷を高速に充放電することができる。勿論、この
ようなバイポーラとCMQSとの複合バッファ回路とし
て、どのようなものを使用してもよいことは勿論である
。
第8図の回路では、−1完全なCMOSレベルに変換し
てから、バイポーラと0MO8(7)複合バッファBl
、B2を経て出力する回路形式であるため、2段のCM
O8回路を経てバイポーラ・トランジスタQ□。〜Q工
、が駆動されるようになっている。
てから、バイポーラと0MO8(7)複合バッファBl
、B2を経て出力する回路形式であるため、2段のCM
O8回路を経てバイポーラ・トランジスタQ□。〜Q工
、が駆動されるようになっている。
第9図は、第8図の回路において、2段のCMO8回路
を1段に改良したものであり、カレントスイッチの両コ
レクタから相補的な出力(一方が高レベルてあれば、他
方は低レベル)が取り出される。これらの相補的な出力
で、トーテンボール接続の上側トランジスタQlo、Q
よ□と下側トランジスタQ□、tQ□8の各ベースに接
続されているCMQSインバータを制御するので、トー
テンボール接続トランジスタの片方がオン、他方がオフ
となる。例えば、人力が高レベルのときには、出力Qt
JTlは高レベル(トランジスタQ工。がオン、Qll
がオフ)となり、出力0UT2は低レベル(トランジス
タQよ、がオフ、QIBがオン)となる。
を1段に改良したものであり、カレントスイッチの両コ
レクタから相補的な出力(一方が高レベルてあれば、他
方は低レベル)が取り出される。これらの相補的な出力
で、トーテンボール接続の上側トランジスタQlo、Q
よ□と下側トランジスタQ□、tQ□8の各ベースに接
続されているCMQSインバータを制御するので、トー
テンボール接続トランジスタの片方がオン、他方がオフ
となる。例えば、人力が高レベルのときには、出力Qt
JTlは高レベル(トランジスタQ工。がオン、Qll
がオフ)となり、出力0UT2は低レベル(トランジス
タQよ、がオフ、QIBがオン)となる。
出力□UTl、0UT2の負荷が容量性負荷のみである
場合には、負荷が十分に高レベルまたは低レベルに充放
電されてしまうと、バイポーラとCMQSの複合回路に
は定常電流は流れなくなる。
場合には、負荷が十分に高レベルまたは低レベルに充放
電されてしまうと、バイポーラとCMQSの複合回路に
は定常電流は流れなくなる。
また、F−テンボールの上側バイポーラ・トランジスタ
Q□。のベースに接続さねているnMQs)ランジスタ
M9のソースは、出力点0UTIに接続されているが、
この接続のかわりに、破線で示 0すように接続替え
して、下側トランジスタQ工、のベースに接続してもよ
い。
Q□。のベースに接続さねているnMQs)ランジスタ
M9のソースは、出力点0UTIに接続されているが、
この接続のかわりに、破線で示 0すように接続替え
して、下側トランジスタQ工、のベースに接続してもよ
い。
このような構成にすると、上側トランジスタQIGのベ
ース等に蓄積していた電荷をn M Q Sインバータ
で引き抜き、それを下側トランジスタQ1□のベース電
流として供給するので、下側トランジスタQ1□のオン
時間を短縮できる。
ース等に蓄積していた電荷をn M Q Sインバータ
で引き抜き、それを下側トランジスタQ1□のベース電
流として供給するので、下側トランジスタQ1□のオン
時間を短縮できる。
第10図は、第7図〜第9図のバッファ回路を用いたデ
コーダ回路の論理構成図である。
コーダ回路の論理構成図である。
第10図において、2人力NAND回路NA。
〜N A、 としては、0MO8のNAND回路でも
よく、またバイポーラとCMQSとを組み合わせたゲー
ト(例えば、特願昭57−135142号”J タGJ
’l−,jjgff(57−135143号参照)を使
用してもよい。入力のアドレス数がさらに多い場合には
、NANDゲートの入力数を増加するか、例えばゲート
回路を2段で構成し、1段目で第10図の出力のように
部分デコードし、その出力でさらに第2段目のデコーダ
を駆動すればよい。
よく、またバイポーラとCMQSとを組み合わせたゲー
ト(例えば、特願昭57−135142号”J タGJ
’l−,jjgff(57−135143号参照)を使
用してもよい。入力のアドレス数がさらに多い場合には
、NANDゲートの入力数を増加するか、例えばゲート
回路を2段で構成し、1段目で第10図の出力のように
部分デコードし、その出力でさらに第2段目のデコーダ
を駆動すればよい。
ところ’Q、m1図に示すように、レベル・シフト回路
中にエミッタ・ホロワを含むと、高速動作のFで好都合
であるとともに、デコードする場合には、このエミッタ
・ホロワを有効に利用することができる。
中にエミッタ・ホロワを含むと、高速動作のFで好都合
であるとともに、デコードする場合には、このエミッタ
・ホロワを有効に利用することができる。
第11図は、第1図のエミッタ・ホロワを利用した他の
実施例を示す回路図である。
実施例を示す回路図である。
この実施例では、カレント・スイッチの両コレクタから
取り出された出力がダブルエミッタ・トランジスタQ4
1〜Q44のエミッタ・ホロワを経て、ワイヤード・オ
アされている。ダブルエミッタ・トランジスタQ41〜
Q44として、独立な2個のトランジスタを用いてもよ
いのは勿論である。人力AI、A2の状態に応じて、ワ
イヤード・オア01〜04のうちの1個が高レベルとな
り、残りの3個は低レベルとなる。このエミッタ・ホロ
ワ出力は、ダイオードのレベル・シフト回路LSOとC
MOSバッファを経てCMOSレベルとして出力され、
出力0UTI〜0UT3のうちの1個が高レベル、残り
が低レベルとなる。
取り出された出力がダブルエミッタ・トランジスタQ4
1〜Q44のエミッタ・ホロワを経て、ワイヤード・オ
アされている。ダブルエミッタ・トランジスタQ41〜
Q44として、独立な2個のトランジスタを用いてもよ
いのは勿論である。人力AI、A2の状態に応じて、ワ
イヤード・オア01〜04のうちの1個が高レベルとな
り、残りの3個は低レベルとなる。このエミッタ・ホロ
ワ出力は、ダイオードのレベル・シフト回路LSOとC
MOSバッファを経てCMOSレベルとして出力され、
出力0UTI〜0UT3のうちの1個が高レベル、残り
が低レベルとなる。
ここで、第1図の場合と同じように、抵抗R8゜R6と
R8との比γと、レベル・シフト回路のシフト量nとに
対応して削成(1)にしたがい制御電圧■o8を設定す
れば、電源電圧Vゆおよび温度が変化しても、01〜1
0Sインバータに定常時の貫通電流を流さないようにす
ることができる。このとき、出力は完全にCMOSレベ
ルである。また、出力0UT1等が駆動する負荷が大き
いときには、第8図に示すようなバイポーラと0MO8
の複合バッファ回路Bl、B2を経て駆動すればよい。
R8との比γと、レベル・シフト回路のシフト量nとに
対応して削成(1)にしたがい制御電圧■o8を設定す
れば、電源電圧Vゆおよび温度が変化しても、01〜1
0Sインバータに定常時の貫通電流を流さないようにす
ることができる。このとき、出力は完全にCMOSレベ
ルである。また、出力0UT1等が駆動する負荷が大き
いときには、第8図に示すようなバイポーラと0MO8
の複合バッファ回路Bl、B2を経て駆動すればよい。
第11図のデコーダにおいて、入力数がさらに増加した
場合には、ワイヤード・オア数を増加すればよく、例え
ば3人力のときにはダブル・エミッタを4個のエミッタ
をもつトランジスタに変えて、ワイヤード・オアを行う
ことにより、8個のデコード出力を得ることができる。
場合には、ワイヤード・オア数を増加すればよく、例え
ば3人力のときにはダブル・エミッタを4個のエミッタ
をもつトランジスタに変えて、ワイヤード・オアを行う
ことにより、8個のデコード出力を得ることができる。
入力数がさらに増加した場合には、第11図の回路によ
り部分デコードを行い、さらに第2段目のデコーダを追
加してフルデコードを行う必要がある。
り部分デコードを行い、さらに第2段目のデコーダを追
加してフルデコードを行う必要がある。
第12図は、フルデコードを行う場合のデコーダの構成
図である。
図である。
第12図では、6人力で64デコード出力を得ることが
できる。DECIは、第11図に示すデコーダ回路であ
り、その出力にはバイポーラと0MO8の複合バッファ
Blが付加されている。
できる。DECIは、第11図に示すデコーダ回路であ
り、その出力にはバイポーラと0MO8の複合バッファ
Blが付加されている。
3人力NAND回路(ここでは、CMOSゲートとする
)の入力には、3個のデコーダDBCIのうちの1つず
つがそれぞれ印加さねており、48=64個の組合わせ
に対してNAND出力のうちの1個のみが低レベルとな
り、残り全てのNAND出力は高レベルとなる。
)の入力には、3個のデコーダDBCIのうちの1つず
つがそれぞれ印加さねており、48=64個の組合わせ
に対してNAND出力のうちの1個のみが低レベルとな
り、残り全てのNAND出力は高レベルとなる。
第12図では、デコーダ出力0LITI−0[JT64
として1個の選択レベルを油レベル、残りすべての出力
を低レベルとすることが必要で、しかも重い容量性負荷
を駆動することが必要な場合を仮定しているので、NA
NI)回路の出力の後段にバイポーラと0MO8との複
合インバータB2(例えば、第8図に示すバッファ回路
B2)を接続して信号を反転させるとともに、駆動能力
を増加させている。第12図の場合よりもさらに入力数
が増加した場合には、デコーダ回路DBCIの入
1力数を例えば3人力にしてもよく、また回路DEc1
の個数を杢個に増加して、NANDゲートの入力数もそ
の分だけ増加して4個にしてよい。
として1個の選択レベルを油レベル、残りすべての出力
を低レベルとすることが必要で、しかも重い容量性負荷
を駆動することが必要な場合を仮定しているので、NA
NI)回路の出力の後段にバイポーラと0MO8との複
合インバータB2(例えば、第8図に示すバッファ回路
B2)を接続して信号を反転させるとともに、駆動能力
を増加させている。第12図の場合よりもさらに入力数
が増加した場合には、デコーダ回路DBCIの入
1力数を例えば3人力にしてもよく、また回路DEc1
の個数を杢個に増加して、NANDゲートの入力数もそ
の分だけ増加して4個にしてよい。
以上のように、デコーダ回路の伜かな例を述べたが、こ
の仲に、例えば所望の選択レベルが低レベルの場合を含
めて、第12図と類似したデコーダ回路を構成する場合
、バイポーラと0MO8の複合バッファ回路Bl、B2
としてノンインバータ型のものと、インバータ型のもの
を使用することができ、CMOSゲートとしてもNAN
DとNORを、またゲート回路としても種々のバイポー
ラと0MO8の複合ゲート回路を使用できるので、負荷
の軽重、所望のデコーダ出力極性、入力の個数等に応じ
て適切な組み合わせのデコーダ回路を構成することがで
きる。
の仲に、例えば所望の選択レベルが低レベルの場合を含
めて、第12図と類似したデコーダ回路を構成する場合
、バイポーラと0MO8の複合バッファ回路Bl、B2
としてノンインバータ型のものと、インバータ型のもの
を使用することができ、CMOSゲートとしてもNAN
DとNORを、またゲート回路としても種々のバイポー
ラと0MO8の複合ゲート回路を使用できるので、負荷
の軽重、所望のデコーダ出力極性、入力の個数等に応じ
て適切な組み合わせのデコーダ回路を構成することがで
きる。
以、Hに述べた実施例は、チップが非選択(チップ選択
信号CEが高レベル)のときでも、バッファ回路のカレ
ント・スイッチおよびエミッタ・ホロワに常時雷、流を
流す回路形式である。しかし、非選択時や消費電力を低
減するために、これらの電流を非選択時に切るような#
l成にすることも可能である。例えば、第11図のバッ
ファ・デコーダ回路において、3種類の電流源、つまり
入力端でのレベル・シフト回路の電流源I0、カレント
・スイッチの電流源(Q6とR2からなる)、およびレ
ベル・シフト回路(エミッタ・ホロワQ4□〜Q44)
の電流源I、を、非選択時にはすべて切るようにすれば
よい。例えば、電流源■、およびカレント・スイッチの
電流源は第3図(d) K示すトランジスタQ、と抵抗
R9からなる型であり、電流源■、は@3図(θ)に示
すトランジスタQ、のみの型である。
信号CEが高レベル)のときでも、バッファ回路のカレ
ント・スイッチおよびエミッタ・ホロワに常時雷、流を
流す回路形式である。しかし、非選択時や消費電力を低
減するために、これらの電流を非選択時に切るような#
l成にすることも可能である。例えば、第11図のバッ
ファ・デコーダ回路において、3種類の電流源、つまり
入力端でのレベル・シフト回路の電流源I0、カレント
・スイッチの電流源(Q6とR2からなる)、およびレ
ベル・シフト回路(エミッタ・ホロワQ4□〜Q44)
の電流源I、を、非選択時にはすべて切るようにすれば
よい。例えば、電流源■、およびカレント・スイッチの
電流源は第3図(d) K示すトランジスタQ、と抵抗
R9からなる型であり、電流源■、は@3図(θ)に示
すトランジスタQ、のみの型である。
したがって、電流源をオン・オフするには、電流源トラ
ンジスタQ5のベースとその電源との間にM OS )
ランジスタを挿入し、CB信号でそのゲートを制御して
、非選択時には電流を流、さないようにできる。この場
合、非選択時には、第11図の出力はすべて低レベルと
なり、第12図のデコーダ出力はすべて低レベルとなっ
て、すべて非選択状態となる。
ンジスタQ5のベースとその電源との間にM OS )
ランジスタを挿入し、CB信号でそのゲートを制御して
、非選択時には電流を流、さないようにできる。この場
合、非選択時には、第11図の出力はすべて低レベルと
なり、第12図のデコーダ出力はすべて低レベルとなっ
て、すべて非選択状態となる。
ここまでは、本発明の回路をLSIの入力回路に使用す
る場合について述べたが、内部回路の主要信号がECL
レベルであり、それを出力信号としてCM’OSレベル
またはTTLレベルに変換したいときにも、本発明を使
用することができる。
る場合について述べたが、内部回路の主要信号がECL
レベルであり、それを出力信号としてCM’OSレベル
またはTTLレベルに変換したいときにも、本発明を使
用することができる。
先ず、第1図または第5図のような回路は、そのままE
CLからC〜IQsレベルへの出力変換レベルとして使
用することができる。
CLからC〜IQsレベルへの出力変換レベルとして使
用することができる。
第13図は、第1図、第5図の回路をECL→CMOS
レベルの変換回路として用いた図である。
レベルの変換回路として用いた図である。
人力信号INlが内部回路で発生される場合には、その
レベルを?’l’+望のf1αに設定することは、一般
的にきわめて容易であるため、第13図では入力信号の
レベル・シフト回路は示されていない。
レベルを?’l’+望のf1αに設定することは、一般
的にきわめて容易であるため、第13図では入力信号の
レベル・シフト回路は示されていない。
さらに41Bの人力信号IN2として、前記入力信号I
Nlとの差動信号を得ることは比較的簡単であるため、
第13 +!8+ではINI、IN2を差動入力信号と
している。勿−1差動信号が得られない場合には、IN
2を適当な一定の電圧■BBとしてもよい。また、制御
電圧V。Sも、削成〇)にしたがって設計する。
Nlとの差動信号を得ることは比較的簡単であるため、
第13 +!8+ではINI、IN2を差動入力信号と
している。勿−1差動信号が得られない場合には、IN
2を適当な一定の電圧■BBとしてもよい。また、制御
電圧V。Sも、削成〇)にしたがって設計する。
ところで、この変換回路がチップ外に出力を出す出力回
路の場合には、出力に重い負荷(ACまたはDC的)が
接続されることが多い。そのときには、出力として大き
な駆動能力が要求さね、第13図のMo5)ランジスタ
としてゲート幅の大きなトランジスタを使用する必要が
ある。その場合、Mo5 )ランジスタに付随する浮遊
容量はきわめて大きくなるため、カレント・スイッチお
よびエミッタ・ホロワの電流をかなり大きくする必要が
ある。この電流増加を避ける必要がある場合には、例え
ば、第14図に示すように、出力の後段に増幅器を追加
すればよい。ここで、BlはバイポーラとCM□Sの複
合バッファであり、MBは所望のゲート幅の出力MO8
である。バッファBlとしては、第8図に示すバッファ
回路B2でもよく、その他の複合バッファでもよい。
路の場合には、出力に重い負荷(ACまたはDC的)が
接続されることが多い。そのときには、出力として大き
な駆動能力が要求さね、第13図のMo5)ランジスタ
としてゲート幅の大きなトランジスタを使用する必要が
ある。その場合、Mo5 )ランジスタに付随する浮遊
容量はきわめて大きくなるため、カレント・スイッチお
よびエミッタ・ホロワの電流をかなり大きくする必要が
ある。この電流増加を避ける必要がある場合には、例え
ば、第14図に示すように、出力の後段に増幅器を追加
すればよい。ここで、BlはバイポーラとCM□Sの複
合バッファであり、MBは所望のゲート幅の出力MO8
である。バッファBlとしては、第8図に示すバッファ
回路B2でもよく、その他の複合バッファでもよい。
また、出力が完全なCMOSレベルである必要がない場
合には、出力MQS回路MBを省略してもよい。この場
合には、出力の高レベルは概略VC −■EE、低レベルは概略V、、 + Vゆになる。ま
た、 ′複合バッファB1がなくても、MoS回路M
Bを駆動可能な場合には、バッファB1を省き、直接M
Bを第13図の回路出力により駆動してもよい。
合には、出力MQS回路MBを省略してもよい。この場
合には、出力の高レベルは概略VC −■EE、低レベルは概略V、、 + Vゆになる。ま
た、 ′複合バッファB1がなくても、MoS回路M
Bを駆動可能な場合には、バッファB1を省き、直接M
Bを第13図の回路出力により駆動してもよい。
次に、出力レベルとして、スリー・ステートっまり高レ
ベル、低レベルの他に高インピーダンス状態が必要なこ
とがある。その場合の一実施例を、第15図に示す。
ベル、低レベルの他に高インピーダンス状態が必要なこ
とがある。その場合の一実施例を、第15図に示す。
第15図において、出力用PMOSトランジスタMol
と出力用nMQs)ランジスタMO2とで、別個のゲー
ト制御回路CC1およびCC2が設けられている。エミ
ッタ・ホロワのP点の出力は回路CC1,CC2のPM
OSトランジスタのゲートに、またQ点の出力はnMO
Sトランジスタのゲートに、それぞれ接続されている。
と出力用nMQs)ランジスタMO2とで、別個のゲー
ト制御回路CC1およびCC2が設けられている。エミ
ッタ・ホロワのP点の出力は回路CC1,CC2のPM
OSトランジスタのゲートに、またQ点の出力はnMO
Sトランジスタのゲートに、それぞれ接続されている。
その他に、高インピーダンス状態を実現するために、信
号CEが高レベルのときには、エミッタ・ホロワからの
信号の如何にかかわりなく、トランジスタMOIのゲー
トへの出力信号を高レベルに、またトランジスタMO2
のゲートへの出力信号を低レベルに保つため、ゲート制
御回路CC1およびCC2は図に示すゲート構造になっ
ている。信号CEが低レベルになると、エミッタ・ホロ
ワからの信号に応じた信号が出力端子QUTに現われる
ようになる。
号CEが高レベルのときには、エミッタ・ホロワからの
信号の如何にかかわりなく、トランジスタMOIのゲー
トへの出力信号を高レベルに、またトランジスタMO2
のゲートへの出力信号を低レベルに保つため、ゲート制
御回路CC1およびCC2は図に示すゲート構造になっ
ている。信号CEが低レベルになると、エミッタ・ホロ
ワからの信号に応じた信号が出力端子QUTに現われる
ようになる。
以上の説明では、完全にCMOSレベルの出力を出すこ
とを考えているが、周知のようにPMQSトランジスタ
はnMOSトランジスタに比べてgz カ小さい。した
がって、PMOSトランジスタをnMO8またはバイポ
ーラ・トランジスタに置き換えると、小面積で高速性を
得ることができる。
とを考えているが、周知のようにPMQSトランジスタ
はnMOSトランジスタに比べてgz カ小さい。した
がって、PMOSトランジスタをnMO8またはバイポ
ーラ・トランジスタに置き換えると、小面積で高速性を
得ることができる。
第16図は、出力段のPMoS )ランジスタを21M
08)ランジスタに置き換えた例を示す図である。
08)ランジスタに置き換えた例を示す図である。
この場合にも、CEが高レベルになると、出力は高イン
ピーダンス状態(出力M0SトランジスタMol、MO
2がともにオフ)となる。
ピーダンス状態(出力M0SトランジスタMol、MO
2がともにオフ)となる。
第16図では、2人力ゲートはともにNOR回路である
が、PMOSトランジスタはnMOSトランジスタに比
べて、同一サイズではgmが低いため、ゲートとしては
NANDを使用した方が一般的に高速であることはよく
知られている。
が、PMOSトランジスタはnMOSトランジスタに比
べて、同一サイズではgmが低いため、ゲートとしては
NANDを使用した方が一般的に高速であることはよく
知られている。
第17図(a)は、第16図において、NORゲートを
用いず、NANDゲートとインバータを用いて同一機能
を実現した回路図である。
用いず、NANDゲートとインバータを用いて同一機能
を実現した回路図である。
この構成は、第15図のNORゲートに対しても同じよ
うに適用できる。
うに適用できる。
また、第18図以降の実施例中のNORゲートに対して
も、同じ構成をとることが可能である。
も、同じ構成をとることが可能である。
また、第17図(a)の鎖線内のCMOSインバータは
、第17図(b)の鎖線内のバイポーラとCMQ Sと
の複合インバータに置き換えてもよい。駆動すべき負荷
が重い場合、複合インバータを用いることにより、高速
性を得ることができる。
、第17図(b)の鎖線内のバイポーラとCMQ Sと
の複合インバータに置き換えてもよい。駆動すべき負荷
が重い場合、複合インバータを用いることにより、高速
性を得ることができる。
第18図は、本発明の他の変形例を示すもので、出力段
トーテンボールの上側のMQS)ランジスタをnpn
)ランジスタで置き換えた例である。
トーテンボールの上側のMQS)ランジスタをnpn
)ランジスタで置き換えた例である。
バイポーラ・トランジスタQBoを用いると、MQS)
ランジスタより小型で大きなgmを得ることができ、高
速性を得ることができる。
ランジスタより小型で大きなgmを得ることができ、高
速性を得ることができる。
ところで、第18図において、最終段のnpnトランジ
スタQ、oおよびnMQs)ランジスタMO2をCMO
Sゲート(またはCMOSインバータ)で駆動するには
、かなりゲート幅の大きなMOSトランジスタを使用し
なければならない場合が多い。このような場合には、C
MOSゲートと最終出力段のトランジスタQ、。、MO
2との間に、バイポーラまたはバイポーラとCMQSと
の複合バッファを挿入すればよい。
スタQ、oおよびnMQs)ランジスタMO2をCMO
Sゲート(またはCMOSインバータ)で駆動するには
、かなりゲート幅の大きなMOSトランジスタを使用し
なければならない場合が多い。このような場合には、C
MOSゲートと最終出力段のトランジスタQ、。、MO
2との間に、バイポーラまたはバイポーラとCMQSと
の複合バッファを挿入すればよい。
第19図は、第18図の最終出力段の前にバッファを挿
入した例を示す図である。
入した例を示す図である。
最終段npn)ランジスタQ、oの前には、rLpnト
ランジスタQ0゜のエミッタ・ホロワを挿入し、ダーリ
ントン・エミッタホロワを構成している。
ランジスタQ0゜のエミッタ・ホロワを挿入し、ダーリ
ントン・エミッタホロワを構成している。
この構成は、高速性を得るのみならず、npn )ラン
ジスタQ、。のEB耐圧(BvlCEo)が電源電圧よ
りも小さいときに、出力端子から見て2■EBOの耐圧
をもたせることができるので、有効である。
ジスタQ、。のEB耐圧(BvlCEo)が電源電圧よ
りも小さいときに、出力端子から見て2■EBOの耐圧
をもたせることができるので、有効である。
また、nMQs)ランジスタMO2の前には、バ々
イボーラと0MO8との複合バッファ(ノンインバータ
)が挿入されている。
)が挿入されている。
第19図の回路では、出力が高インピーダンス状態とt
りっだ場合、最終出力段のnpn)ランジスタQzoの
ベースから蓄積電荷を引き抜く機構としては抵抗R8シ
か備えられていないので多数の出力段が共通に接続され
た場合、その接続点(出力)の立下り応答がきわめて貯
くなる可能性がある。そこで、各出力回路の出力npn
)ランジスタのベースに放電機構を設けて、蓄積電荷
を放電させ、甚速動作を行わせる方法がある。
りっだ場合、最終出力段のnpn)ランジスタQzoの
ベースから蓄積電荷を引き抜く機構としては抵抗R8シ
か備えられていないので多数の出力段が共通に接続され
た場合、その接続点(出力)の立下り応答がきわめて貯
くなる可能性がある。そこで、各出力回路の出力npn
)ランジスタのベースに放電機構を設けて、蓄積電荷
を放電させ、甚速動作を行わせる方法がある。
第20図は、第19図の出力回路に放電機構を設けた回
路の構成図である。
路の構成図である。
最終段npn)ランジスタQ)goの耐圧BVにBOが
十分に大きなときには、例えは、MQS)ランジスタに
よる放電回路CC1が、また耐圧が小さいときには、例
えば、抵抗RPによる放電回路CC,2が、それぞれ適
している。
十分に大きなときには、例えは、MQS)ランジスタに
よる放電回路CC1が、また耐圧が小さいときには、例
えば、抵抗RPによる放電回路CC,2が、それぞれ適
している。
以上の実施例では、トーテンボールの下側トランジスタ
としてnMo5 )ランジスタを使用している。その理
由は、出力の低レベルとしてできる限り電源電圧Vゆに
近い電圧を発生し、TTLコンパチブルとすることを意
図しているからである。
としてnMo5 )ランジスタを使用している。その理
由は、出力の低レベルとしてできる限り電源電圧Vゆに
近い電圧を発生し、TTLコンパチブルとすることを意
図しているからである。
しかし、低レベルとして、例えば、電源電圧vF、1i
。
。
より1■B8(約0.6V)程度高いレベルでもよけれ
ば、第21図に示す実施例が可能である。勿論、トーテ
ンボール下側のmpn )ランジスタの駆動をCMOS
バッファでなく、バイポーラと0MO8との複合インバ
ータにしてもよい。
ば、第21図に示す実施例が可能である。勿論、トーテ
ンボール下側のmpn )ランジスタの駆動をCMOS
バッファでなく、バイポーラと0MO8との複合インバ
ータにしてもよい。
第22図は、第21図において、下側のnpnトランジ
スタQ8、のベース・コレクタ間をショットキー・バリ
ア・ダイオードD8でクランプして飽和を防ぎ、駆動P
MOSトランジスタM23の一ドレーンを電源電圧■。
スタQ8、のベース・コレクタ間をショットキー・バリ
ア・ダイオードD8でクランプして飽和を防ぎ、駆動P
MOSトランジスタM23の一ドレーンを電源電圧■。
0に接続した回路を示している。CMOSバッファの電
源が■。0にとられているために、クランプ・ダイオー
ドがなければ、出力npn )ランジスタQ8、は非常
に深く飽和する。飽和しても差し支えない場合にはクラ
ンプ・ダイオードは不要であるが、CMO8回路と同一
チップ上1cnpn)ランジスタQ、□を混在させる場
合には、ラッチアップを防止するため、一般的には飽和
させない方が望ましい。
源が■。0にとられているために、クランプ・ダイオー
ドがなければ、出力npn )ランジスタQ8、は非常
に深く飽和する。飽和しても差し支えない場合にはクラ
ンプ・ダイオードは不要であるが、CMO8回路と同一
チップ上1cnpn)ランジスタQ、□を混在させる場
合には、ラッチアップを防止するため、一般的には飽和
させない方が望ましい。
このように本発明においては、CMOSインバ−タの両
トランジスタのゲート電圧をそれぞれ独立に制御して、
定常状態ではCMOSインバータFC,貫通電流が流れ
ないようにしている。また、CMOSインバータの1段
で所望の出力レベルを得ることができるように制御する
ので、多段接続する必要がない。
トランジスタのゲート電圧をそれぞれ独立に制御して、
定常状態ではCMOSインバータFC,貫通電流が流れ
ないようにしている。また、CMOSインバータの1段
で所望の出力レベルを得ることができるように制御する
ので、多段接続する必要がない。
以上説明したように、本発明によれば、CMOSインバ
ータを多段接続する必要がなく、かつ定常状態において
は貫通電流が流れないので、レベル変換回路の消費電力
は減少し、遅延時間も少なくなる。
ータを多段接続する必要がなく、かつ定常状態において
は貫通電流が流れないので、レベル変換回路の消費電力
は減少し、遅延時間も少なくなる。
第1図は本発明の一実施例を示すレベル変換回路の構成
図、第2図は従来のレベル変換回路の構成図、第3図は
第1図の入力レベル・シフト回路と電流源の回路図、第
4図は第1図のカレント・スイッチ9電流源用のベース
電圧発生回路を示す図、第5図は本発明の他の実施例を
示すレベル変換回路の構成図、第6図はレベル・シフト
回路の各実施例図、第7図、第8図および第9図はそれ
ぞれ本発明のさらに他の実施例を示すレベル変換回路の
構成図、第10図は第7図〜第9図に用いたデコーダ回
路の構成図、第11図は本発明によるデコーダ回路の他
の構成図、第12図は第10図または第11図のデコー
ダにさらに多数のゲート回路を加えたデコーダの構成図
、第13図から第22図までは、それぞれ本発明による
出力変換回路の応用例を示す図である。 Q0〜Q、o: バイポーラ・トランジスタ、M1〜
M24.Mol、MO2:MOS トランジスタ、vo
O・■□、: 電源電圧、■1〜■s:定電流源、D0
〜D4:ダイオード、P、Q:CM□Sインバータの各
ゲート制御入力点。 特許出願人 株式会社 日立製作所 化 理 人 弁理士 覇 村 雅 俊
′第3図 (a) (b) (C)
(d)(e)(f) 第 4 図 \“BE 第 5 図 第6図 (a) (b) (c) (d) 第 9 図 VCC 第 10 図 第 11 図 第12図 第 15 図 第 16 図 \’cc
図、第2図は従来のレベル変換回路の構成図、第3図は
第1図の入力レベル・シフト回路と電流源の回路図、第
4図は第1図のカレント・スイッチ9電流源用のベース
電圧発生回路を示す図、第5図は本発明の他の実施例を
示すレベル変換回路の構成図、第6図はレベル・シフト
回路の各実施例図、第7図、第8図および第9図はそれ
ぞれ本発明のさらに他の実施例を示すレベル変換回路の
構成図、第10図は第7図〜第9図に用いたデコーダ回
路の構成図、第11図は本発明によるデコーダ回路の他
の構成図、第12図は第10図または第11図のデコー
ダにさらに多数のゲート回路を加えたデコーダの構成図
、第13図から第22図までは、それぞれ本発明による
出力変換回路の応用例を示す図である。 Q0〜Q、o: バイポーラ・トランジスタ、M1〜
M24.Mol、MO2:MOS トランジスタ、vo
O・■□、: 電源電圧、■1〜■s:定電流源、D0
〜D4:ダイオード、P、Q:CM□Sインバータの各
ゲート制御入力点。 特許出願人 株式会社 日立製作所 化 理 人 弁理士 覇 村 雅 俊
′第3図 (a) (b) (C)
(d)(e)(f) 第 4 図 \“BE 第 5 図 第6図 (a) (b) (c) (d) 第 9 図 VCC 第 10 図 第 11 図 第12図 第 15 図 第 16 図 \’cc
Claims (1)
- 【特許請求の範囲】 (1)カレント・スイッチと、該カレント・スイッチの
出力レベルをシフトするレベル・シフト回路と、該レベ
ル・シフト回路の出力により動作するCMOS回路を備
えるレベル変換回路において、シフト量の小さい第1の
出力および該第1の出力よりシフト量の大きな第2の出
力を与えるレベルシフト回路と、上記第1の出力がPM
OSトランジスタのゲートに、上記第2の出力がnMO
Sトランジスタのゲートに、それぞれ加えられるCMO
S回路と、高レベルのとき上記PMOSトランジスタを
オフ、上記nMOSトランジスタをオンに、低レベルの
とき上記PMOSトランジスタをオン、上記nM0Sト
ランジスタをオフにさせる出力レベルを与えるカレント
・スイッチを有することを特徴とするレベル変換回路。 (2)前記カレント・スイッチは、コレクタ抵抗と電流
源抵抗との比をにとし、電流源トランジスタのベース・
エミッタ電圧V_B_Eのn倍と電流源エミッタ側電源
電圧V_E_Eとの和(V_E_E+nV_B_E)を
スイッチ・トランジスタのコレクタの低レベルとしたと
き、電流源トランジスタのベース電圧VCCを次式で与
えることを特徴とする特許請求の範囲第1項記載のレベ
ル変換回路。 VCS=(1−1/γ)V_E_E+(1−n/γ)V
_B_E(3)前記CMOS回路は、アドレス・バッフ
ァ回路のバッファ出力として肯定出力と否定出力を得る
ため、後段に別のCMOS回路のインバータを付加する
ことを特徴とする特許請求の範囲第1項記載のレベル変
換回路。 (4)前記レベル・シフト回路は、デコーダとして使用
するとき、ダブル・エミッタ・トランジスタのエミッタ
ホロワを経てワイヤードオアされていることを特徴とす
る特許請求の範囲第1項記載のレベル変換回路。 (5)前記レベル・シフト回路とカレント・スイッチで
は、それらの電流源MOSトランジスタのゲートを@C
E@信号で制御して、非選択時に電流を阻止することを
特徴とする特許請求の範囲第1項記載のレベル変換回路
。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59139661A JPS6119226A (ja) | 1984-07-05 | 1984-07-05 | レベル変換回路 |
US06/751,864 US4697109A (en) | 1984-07-05 | 1985-07-05 | Level converter circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59139661A JPS6119226A (ja) | 1984-07-05 | 1984-07-05 | レベル変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6119226A true JPS6119226A (ja) | 1986-01-28 |
Family
ID=15250465
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59139661A Pending JPS6119226A (ja) | 1984-07-05 | 1984-07-05 | レベル変換回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4697109A (ja) |
JP (1) | JPS6119226A (ja) |
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1984
- 1984-07-05 JP JP59139661A patent/JPS6119226A/ja active Pending
-
1985
- 1985-07-05 US US06/751,864 patent/US4697109A/en not_active Expired - Fee Related
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---|---|
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