JP2734231B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JP2734231B2 JP2734231B2 JP3155040A JP15504091A JP2734231B2 JP 2734231 B2 JP2734231 B2 JP 2734231B2 JP 3155040 A JP3155040 A JP 3155040A JP 15504091 A JP15504091 A JP 15504091A JP 2734231 B2 JP2734231 B2 JP 2734231B2
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Description
【０００１】
【産業上の利用分野】本発明はレベル変換回路に関し、
特にＥＣＬ型の論理レベルをＭＩＳ型の論理レベルやＢ
ｉＭＩＳ型の論理レベルに変換するＢｉＭＩＳ半導体装
置用のレベル変換回路に関する。
特にＥＣＬ型の論理レベルをＭＩＳ型の論理レベルやＢ
ｉＭＩＳ型の論理レベルに変換するＢｉＭＩＳ半導体装
置用のレベル変換回路に関する。
【０００２】
【従来の技術】従来のこの種のレベル変換回路を備えた
ＢｉＭＩＳ半導体装置の一例を図５に示す。
ＢｉＭＩＳ半導体装置の一例を図５に示す。
【０００３】このＢｉＭＩＳ半導体装置は、エミッタを
共通接続したバイポーラトランジスタＱ１１，Ｑ１２、
これらバイポーラトランジスタの負荷抵抗Ｒ１，Ｒ２、
及び定電流源１１を備えバイポーラトランジスタＱ１
１，Ｑ１２のベースにデータＤＩ１，ＤＩ２を入力しこ
れらバイポーラトランジスタのコレクタからＥＣＬ論理
レベルのデータＤＯ１，ＤＯ２を出力するＥＣＬ回路１
０と、それぞれバイポーラトランジスタＱ２１及び定電
流源２１を備え対応するデータＤＯ１，ＤＯ２を入力し
て信号ＩＮ１，ＩＮ２を出力するエミッタホロア回路２
０ｃ，２０ｄと、それぞれＰ型のＭＩＳトランジスタＭ
３１，Ｍ３３、Ｎ型のＭＩＳトランジスタＭ３２，Ｍ３
４を備え信号ＩＮ１，ＩＮ２を入力してＭＩＳ型又はＢ
ｉＭＩＳ型の論理レベルの信号に変換するレベル変換回
路３０Ａ，３０Ｂと、それぞれＰ型のＭＩＳトランジス
タＭ４１、Ｎ型のＭＩＳトランジスタＭ４２，Ｍ４３、
及びバイポーラトランジスタＱ４１を備えレベル変換回
路３０Ａ，３０Ｂの出力信号を入力して後段の論理回路
を駆動する駆動回路４０ａ，４０ｂとを有する構成とな
っていた。
共通接続したバイポーラトランジスタＱ１１，Ｑ１２、
これらバイポーラトランジスタの負荷抵抗Ｒ１，Ｒ２、
及び定電流源１１を備えバイポーラトランジスタＱ１
１，Ｑ１２のベースにデータＤＩ１，ＤＩ２を入力しこ
れらバイポーラトランジスタのコレクタからＥＣＬ論理
レベルのデータＤＯ１，ＤＯ２を出力するＥＣＬ回路１
０と、それぞれバイポーラトランジスタＱ２１及び定電
流源２１を備え対応するデータＤＯ１，ＤＯ２を入力し
て信号ＩＮ１，ＩＮ２を出力するエミッタホロア回路２
０ｃ，２０ｄと、それぞれＰ型のＭＩＳトランジスタＭ
３１，Ｍ３３、Ｎ型のＭＩＳトランジスタＭ３２，Ｍ３
４を備え信号ＩＮ１，ＩＮ２を入力してＭＩＳ型又はＢ
ｉＭＩＳ型の論理レベルの信号に変換するレベル変換回
路３０Ａ，３０Ｂと、それぞれＰ型のＭＩＳトランジス
タＭ４１、Ｎ型のＭＩＳトランジスタＭ４２，Ｍ４３、
及びバイポーラトランジスタＱ４１を備えレベル変換回
路３０Ａ，３０Ｂの出力信号を入力して後段の論理回路
を駆動する駆動回路４０ａ，４０ｂとを有する構成とな
っていた。
【０００４】このＢｉＭＩＳ半導体装置のレベル変換回
路３０Ａ，３０Ｂは、その出力信号はＭＩＳ型又はＢｉ
ＭＩＳ型の論理レベルとなっているが、出力段がＭＩＳ
トランジスタＭ３３，Ｍ３４で構成されており、これら
ＭＩＳトランジスタで負荷を駆動するため、次段の入力
端に大きな容量がある場合、信号の伝播遅延時間が大き
くなり、従って、後段の負荷を駆動する回路としてＢｉ
ＭＩＳ型の駆動回路４０ａ，４０ｂを置き負荷を駆動し
ていた。また、レベル変換回路３０Ａ，３０Ｂには定常
電流が流れる構成となっている。
路３０Ａ，３０Ｂは、その出力信号はＭＩＳ型又はＢｉ
ＭＩＳ型の論理レベルとなっているが、出力段がＭＩＳ
トランジスタＭ３３，Ｍ３４で構成されており、これら
ＭＩＳトランジスタで負荷を駆動するため、次段の入力
端に大きな容量がある場合、信号の伝播遅延時間が大き
くなり、従って、後段の負荷を駆動する回路としてＢｉ
ＭＩＳ型の駆動回路４０ａ，４０ｂを置き負荷を駆動し
ていた。また、レベル変換回路３０Ａ，３０Ｂには定常
電流が流れる構成となっている。
【０００５】
【発明が解決しようとする課題】上述した従来のレベル
変換回路３０Ａ，３０Ｂは、出力段がＭＩＳトランジス
タＭ３３，Ｍ３４で構成され、容量の大きい負荷を駆動
するにはＢｉＭＩＳ型の駆動回路４０ａ，４０ｂを必要
とする構成となっているので、入力信号に対する伝播遅
延時間が非常に大きく、また定常電流が流れるため、消
費電流も大きくなるという欠点があった。
変換回路３０Ａ，３０Ｂは、出力段がＭＩＳトランジス
タＭ３３，Ｍ３４で構成され、容量の大きい負荷を駆動
するにはＢｉＭＩＳ型の駆動回路４０ａ，４０ｂを必要
とする構成となっているので、入力信号に対する伝播遅
延時間が非常に大きく、また定常電流が流れるため、消
費電流も大きくなるという欠点があった。
【０００６】本発明の目的は、入力信号に対する伝播遅
延時間を短縮することができ、かつ消費電流を低減する
ことができるレベル変換回路を提供することにある。
延時間を短縮することができ、かつ消費電流を低減する
ことができるレベル変換回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のレベル変換回路
は、コレクタを電源電位点と接続しエミッタを出力端子
と接続する第１のバイポーラトランジスタと、ドレイン
を前記出力端子と接続しソースを基準電位点と接続する
一導電型の第１のＭＩＳトランジスタと、ソースを前記
電源電位点と接続しドレインを前記第１のバイポーラト
ランジスタのベースと接続しゲートに入力信号を入力す
る逆導電型の第２のＭＩＳトランジスタと、ソースを前
記第２のＭＩＳトランジスタのゲートと接続しドレイン
を前記第１のＭＩＳトランジスタのゲートと接続しゲー
トに参照電位を入力する逆導電型の第３のＭＩＳトラン
ジスタと、ソースを前記基準電位点と接続しドレインを
前記第１のバイポーラトランジスタのベースと接続しゲ
ートを前記第３のＭＩＳトランジスタのドレインと接続
する一導電型の第４のＭＩＳトランジスタと、一端を前
記第１のＭＩＳトランジスタのゲートと接続し他端を前
記基準電位点と接続する所定の抵抗値の放電回路とを有
している。
は、コレクタを電源電位点と接続しエミッタを出力端子
と接続する第１のバイポーラトランジスタと、ドレイン
を前記出力端子と接続しソースを基準電位点と接続する
一導電型の第１のＭＩＳトランジスタと、ソースを前記
電源電位点と接続しドレインを前記第１のバイポーラト
ランジスタのベースと接続しゲートに入力信号を入力す
る逆導電型の第２のＭＩＳトランジスタと、ソースを前
記第２のＭＩＳトランジスタのゲートと接続しドレイン
を前記第１のＭＩＳトランジスタのゲートと接続しゲー
トに参照電位を入力する逆導電型の第３のＭＩＳトラン
ジスタと、ソースを前記基準電位点と接続しドレインを
前記第１のバイポーラトランジスタのベースと接続しゲ
ートを前記第３のＭＩＳトランジスタのドレインと接続
する一導電型の第４のＭＩＳトランジスタと、一端を前
記第１のＭＩＳトランジスタのゲートと接続し他端を前
記基準電位点と接続する所定の抵抗値の放電回路とを有
している。
【０００８】また、第１のＭＩＳトランジスタに代え
て、コレクタを出力端子と接続しエミッタを基準電位点
と接続しベースを第４のＭＩＳトランジスタのゲートと
接続する第２のバイポーラトランジスタを設けて構成さ
れる。
て、コレクタを出力端子と接続しエミッタを基準電位点
と接続しベースを第４のＭＩＳトランジスタのゲートと
接続する第２のバイポーラトランジスタを設けて構成さ
れる。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１１】この実施例は、コレクタを電源電位点（Ｖ
DD）と接続しエミッタを出力端子Ｔｏと接続する第１の
バイポーラトランジスタＱ１と、ドレインを出力端子Ｔ
ｏと接続しソースを基準電位点（ＶEE）と接続するＮ型
の第１のＭＩＳトランジスタＭ１と、ソースを電源電位
点（ＶDD）と接続しドレインを第１のバイポーラトラン
ジスタＱ１のベースと接続しゲートに入力信号ＩＮを入
力するＰ型の第２のＭＩＳトランジスタＭ２と、ソース
を第２のＭＩＳトランジスタＭ２のゲートと接続しドレ
インを第１のＭＩＳトランジスタＭ１のゲートと接続し
ゲートに参照電位Ｖｒを入力するＰ型の第２のＭＩＳト
ランジスタＭ３と、ソースを基準電位点（ＶEE）と接続
しドレインを第１のバイポーラトランジスタＱ１のベー
スと接続しゲートを第３のＭＩＳトランジスタＭ３のド
レインと接続するＮ型の第４のＭＩＳトランジスタＭ４
と、一端を第１のＭＩＳトランジスタＭ１のゲートと接
続し他端を基準電位点（ＶEE）と接続する所定の抵抗値
の放電回路１とを有する構成となっている。
DD）と接続しエミッタを出力端子Ｔｏと接続する第１の
バイポーラトランジスタＱ１と、ドレインを出力端子Ｔ
ｏと接続しソースを基準電位点（ＶEE）と接続するＮ型
の第１のＭＩＳトランジスタＭ１と、ソースを電源電位
点（ＶDD）と接続しドレインを第１のバイポーラトラン
ジスタＱ１のベースと接続しゲートに入力信号ＩＮを入
力するＰ型の第２のＭＩＳトランジスタＭ２と、ソース
を第２のＭＩＳトランジスタＭ２のゲートと接続しドレ
インを第１のＭＩＳトランジスタＭ１のゲートと接続し
ゲートに参照電位Ｖｒを入力するＰ型の第２のＭＩＳト
ランジスタＭ３と、ソースを基準電位点（ＶEE）と接続
しドレインを第１のバイポーラトランジスタＱ１のベー
スと接続しゲートを第３のＭＩＳトランジスタＭ３のド
レインと接続するＮ型の第４のＭＩＳトランジスタＭ４
と、一端を第１のＭＩＳトランジスタＭ１のゲートと接
続し他端を基準電位点（ＶEE）と接続する所定の抵抗値
の放電回路１とを有する構成となっている。
【００１２】次に、この実施例の動作について説明す
る。
る。
【００１３】この実施例における入力信号ＩＮとして
は、「従来の技術」で説明したように、図５に示された
ＢｉＭＩＳ半導体装置のエミッタホロア回路２０ｃ，２
０ｄの出力信号（ＩＮ１，ＩＮ２）が適用される。
は、「従来の技術」で説明したように、図５に示された
ＢｉＭＩＳ半導体装置のエミッタホロア回路２０ｃ，２
０ｄの出力信号（ＩＮ１，ＩＮ２）が適用される。
【００１４】ここで、ＢｉＭＩＳ半導体装置のＥＣＬ回
路１０では、抵抗Ｒ１，Ｒ２及び定電流源１１の電流の
大きさでその出力データ（ＤＯ１，ＤＯ２）の電圧振幅
を任意に設定することができる。但し、定電流源１１の
両端には、その構成素子によりある程度の電圧が必要で
あり、節点Ｎ１１の電位には下限が存在する。又、バイ
ポーラトランジスタＱ１１，Ｑ１２が常に飽和しないた
めには、出力データ（ＤＯ１，ＤＯ２）の電位の下限が
存在する。今、電源電圧ＶDDを０Ｖ、基準電位ＶEEを−
４．５Ｖとすると、ＥＣＬ回路１０の出力データの振幅
は２．０Ｖ程度が最大となる。これに対し、エミッタホ
ロア回路２０ｃ，２０ｄの出力信号（ＩＮ１，ＩＮ２）
の電位は−０．８〜−２．８Ｖとなり、この電位の信号
がこの実施例の入力信号ＩＮとして入力されるものとす
る。
路１０では、抵抗Ｒ１，Ｒ２及び定電流源１１の電流の
大きさでその出力データ（ＤＯ１，ＤＯ２）の電圧振幅
を任意に設定することができる。但し、定電流源１１の
両端には、その構成素子によりある程度の電圧が必要で
あり、節点Ｎ１１の電位には下限が存在する。又、バイ
ポーラトランジスタＱ１１，Ｑ１２が常に飽和しないた
めには、出力データ（ＤＯ１，ＤＯ２）の電位の下限が
存在する。今、電源電圧ＶDDを０Ｖ、基準電位ＶEEを−
４．５Ｖとすると、ＥＣＬ回路１０の出力データの振幅
は２．０Ｖ程度が最大となる。これに対し、エミッタホ
ロア回路２０ｃ，２０ｄの出力信号（ＩＮ１，ＩＮ２）
の電位は−０．８〜−２．８Ｖとなり、この電位の信号
がこの実施例の入力信号ＩＮとして入力されるものとす
る。
【００１５】又、参照電位Ｖｒは、入力信号ＩＮが低レ
ベル（ここでは−２．８Ｖ）の時に、ＭＩＳトランジス
タＭ３がオフとなるように設定する。
ベル（ここでは−２．８Ｖ）の時に、ＭＩＳトランジス
タＭ３がオフとなるように設定する。
【００１６】入力信号ＩＮが低レベルの時、ＭＩＳトラ
ンジスタＭ３はオフとなり、放出回路１により節点Ｎ１
は基準電位ＶEEにまで下降する。この結果、ＭＩＳトラ
ンジスタＭ１，Ｍ４はオフとなる。又、ＭＩＳトランジ
スタＭ２はオンとなり節点Ｎ２は電源電位ＶDDまで上昇
する。この結果、バイポーラトランジスタＱ１はオンと
なり、出力信号ＯＵＴは電源電位ＶDDまで上昇する。
ンジスタＭ３はオフとなり、放出回路１により節点Ｎ１
は基準電位ＶEEにまで下降する。この結果、ＭＩＳトラ
ンジスタＭ１，Ｍ４はオフとなる。又、ＭＩＳトランジ
スタＭ２はオンとなり節点Ｎ２は電源電位ＶDDまで上昇
する。この結果、バイポーラトランジスタＱ１はオンと
なり、出力信号ＯＵＴは電源電位ＶDDまで上昇する。
【００１７】入力信号ＩＮが高レベルの時、ＭＩＳトラ
ンジスタＭ３はオンとなり、節点Ｎ１は入力信号ＩＮの
高レベルまで上昇する。この結果、ＭＩＳトランジスタ
Ｍ１，Ｍ４はオンとなる。又、ＭＩＳトランジスタＭ２
はオフとなり、節点Ｎ２は基準電位ＶEEにまで下降す
る。この結果、バイポーラトランジスタＱ１はオフとな
り、出力信号ＯＵＴは基準電位ＶEEまで下降する。
ンジスタＭ３はオンとなり、節点Ｎ１は入力信号ＩＮの
高レベルまで上昇する。この結果、ＭＩＳトランジスタ
Ｍ１，Ｍ４はオンとなる。又、ＭＩＳトランジスタＭ２
はオフとなり、節点Ｎ２は基準電位ＶEEにまで下降す
る。この結果、バイポーラトランジスタＱ１はオフとな
り、出力信号ＯＵＴは基準電位ＶEEまで下降する。
【００１８】この実施例においては、節点Ｎ１，Ｎ２を
ＭＩＳ型（又はＢｉＭＩＳ型）の論理レベルにできるの
で、定常電流をほぼ“０”としてスイッチングさせるこ
とができ、また信号の伝播遅延時間は、従来例ではトラ
ンジスタ４段となっているのに対し本発明では３段とな
っているので、その分だけ小さくすることができる。
ＭＩＳ型（又はＢｉＭＩＳ型）の論理レベルにできるの
で、定常電流をほぼ“０”としてスイッチングさせるこ
とができ、また信号の伝播遅延時間は、従来例ではトラ
ンジスタ４段となっているのに対し本発明では３段とな
っているので、その分だけ小さくすることができる。
【００１９】図２は、本発明の第２の一実施例を示す回
路図である。
路図である。
【００２０】この実施例は、放電回路１ａを、ドレイン
を第１のＭＩＳトランジスタＭ１のゲートに、ゲートを
第１のバイポーラトランジスタＱ１のベースに、ソース
を基準電位点に接続した第５のＭＩＳトランジスタＭ５
により形成したものである。
を第１のＭＩＳトランジスタＭ１のゲートに、ゲートを
第１のバイポーラトランジスタＱ１のベースに、ソース
を基準電位点に接続した第５のＭＩＳトランジスタＭ５
により形成したものである。
【００２１】この実施例では、第５のＭＩＳトランジス
タＭ５のゲートが節点Ｎ２に接続されているため、ＭＩ
ＳトランジスタＭ３がオフの時だけ電荷の放電を行うよ
うにし、放電回路１ａの定常電流を“０”にしている。
タＭ５のゲートが節点Ｎ２に接続されているため、ＭＩ
ＳトランジスタＭ３がオフの時だけ電荷の放電を行うよ
うにし、放電回路１ａの定常電流を“０”にしている。
【００２２】図３は、本発明の第３の実施例を示す回路
図である。
図である。
【００２３】この実施例は、互いに相補のレベル関係を
もつ信号を扱うＢｉＭＩＳ半導体装置に本発明を適用し
たもので、エミッタホロア回路２０ａ，２０ｂにレベル
シフト用のダイオードＤ２１が設けられ、レベル変換回
路３０ａ，３０ｂの放電回路１ｂを形成する第５のＭＩ
ＳトランジスタＭ５のゲートに、レベル変換回路３０
ａ，３０ｂからの入力信号ＩＮ１，ＩＮ２よりダイオー
ド２１の順方向電圧だけ低い電圧を相手側のエミッタホ
ロア２０ｂ，２０ａから供給するようにしたものであ
る。
もつ信号を扱うＢｉＭＩＳ半導体装置に本発明を適用し
たもので、エミッタホロア回路２０ａ，２０ｂにレベル
シフト用のダイオードＤ２１が設けられ、レベル変換回
路３０ａ，３０ｂの放電回路１ｂを形成する第５のＭＩ
ＳトランジスタＭ５のゲートに、レベル変換回路３０
ａ，３０ｂからの入力信号ＩＮ１，ＩＮ２よりダイオー
ド２１の順方向電圧だけ低い電圧を相手側のエミッタホ
ロア２０ｂ，２０ａから供給するようにしたものであ
る。
【００２４】この実施例においては、エミッタホロア回
路２０ａ，２０ｂのダイオードＤ２１により入力信号Ｉ
Ｎ１，ＩＮ２のレベルをシフトさせてＭＩＳトランジス
タＭ５のゲートに供給することにより、低レベル時に、
ＭＩＳトランジスタＭ５を完全にオフさせている。機能
的には第２の実施例と同様であるが、ゲートを節点Ｎ２
につないだときよりも信号の伝播遅延時間は速くなる。
路２０ａ，２０ｂのダイオードＤ２１により入力信号Ｉ
Ｎ１，ＩＮ２のレベルをシフトさせてＭＩＳトランジス
タＭ５のゲートに供給することにより、低レベル時に、
ＭＩＳトランジスタＭ５を完全にオフさせている。機能
的には第２の実施例と同様であるが、ゲートを節点Ｎ２
につないだときよりも信号の伝播遅延時間は速くなる。
【００２５】図４は本発明の第４の実施例を示す回路図
である。
である。
【００２６】この実施例は、第１の実施例の第１のＭＩ
ＳトランジスタＭ１に代えて、コレクタを出力端子Ｔｏ
と接続しエミッタを基準電位点（ＶEE）を接続しベース
を第４のＭＩＳトランジスタＭ４のゲートと接続する第
２のバイポーラトランジスタＱ２を設けたものである。
ＳトランジスタＭ１に代えて、コレクタを出力端子Ｔｏ
と接続しエミッタを基準電位点（ＶEE）を接続しベース
を第４のＭＩＳトランジスタＭ４のゲートと接続する第
２のバイポーラトランジスタＱ２を設けたものである。
【００２７】この実施例においては、出力端子Ｔｏの負
荷の引き抜き用にバイポーラトランジスタＱ２を用いて
いるため、大きな容量の負荷を駆動する場合、出力信号
ＯＵＴの立下り遅延時間をも小さくすることができる。
荷の引き抜き用にバイポーラトランジスタＱ２を用いて
いるため、大きな容量の負荷を駆動する場合、出力信号
ＯＵＴの立下り遅延時間をも小さくすることができる。
【００２８】
【発明の効果】以上説明したように本発明は、従来の駆
動回路をレベル変換回路中に取込む構成とすることによ
り、入力端から出力端までのトランジスタの段数を低減
することができるので信号の伝播遅延時間を短縮するこ
とができ、かつ定常電流をなくすことができるので消費
電流を低減することができる効果がある。
動回路をレベル変換回路中に取込む構成とすることによ
り、入力端から出力端までのトランジスタの段数を低減
することができるので信号の伝播遅延時間を短縮するこ
とができ、かつ定常電流をなくすことができるので消費
電流を低減することができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】本発明の第４の実施例を含むＢｉＭＩＳ半導体
装置の回路図である。
装置の回路図である。
【図５】従来のレベルシフト回路の一例を含むＢｉＭＩ
Ｓ半導体装置の回路図である。
Ｓ半導体装置の回路図である。
１，１ａ，１ｂ 放電回路 １０ ＥＣＬ回路 １１ 定電流源 ２０ａ〜２０ｄ エミッタホロア回路 ２１ 定電流回路 ３０ａ，３０ｂ，３０Ａ，３０Ｂ レベルシフト回路 ４０ａ，４０ｂ 駆動回路 Ｄ２１ ダイオード Ｍ１〜Ｍ５，Ｍ３１〜Ｍ３４，Ｍ４１〜Ｍ４３ ＭＩ
Ｓトランジスタ Ｑ１，Ｑ２，Ｑ１１，Ｑ１２，Ｑ２１，Ｑ４１ バイ
ポーラトランジスタ
Ｓトランジスタ Ｑ１，Ｑ２，Ｑ１１，Ｑ１２，Ｑ２１，Ｑ４１ バイ
ポーラトランジスタ
Claims (2)
- 【請求項１】 コレクタを電源電位点と接続しエミッタ
を出力端子と接続する第１のバイポーラトランジスタ
と、ドレインを前記出力端子と接続しソースを基準電位
点と接続する一導電型の第１のＭＩＳトランジスタと、
ソースを前記電源電位点と接続しドレインを前記第１の
バイポーラトランジスタのベースと接続しゲートに入力
信号を入力する逆導電型の第２のＭＩＳトランジスタ
と、ソースを前記第２のＭＩＳトランジスタのゲートと
接続しドレインを前記第１のＭＩＳトランジスタのゲー
トと接続しゲートに参照電位を入力する逆導電型の第３
のＭＩＳトランジスタと、ソースを前記基準電位点と接
続しドレインを前記第１のバイポーラトランジスタのベ
ースと接続しゲートを前記第３のＭＩＳトランジスタの
ドレインと接続する一導電型の第４のＭＩＳトランジス
タと、一端を前記第１のＭＩＳトランジスタのゲートと
接続し他端を前記基準電位点と接続する所定の抵抗値の
放電回路とを有することを特徴とするレベル変換回路。 - 【請求項２】 第１のＭＩＳトランジスタに代えて、コ
レクタを出力端子と接続しエミッタを基準電位点と接続
しベースを第４のＭＩＳトランジスタのゲートと接続す
る第２のバイポーラトランジスタを設けた請求項１記載
のレベル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3155040A JP2734231B2 (ja) | 1991-06-27 | 1991-06-27 | レベル変換回路 |
| US07/900,421 US5254887A (en) | 1991-06-27 | 1992-06-18 | ECL to BiCMIS level converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3155040A JP2734231B2 (ja) | 1991-06-27 | 1991-06-27 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH057148A JPH057148A (ja) | 1993-01-14 |
| JP2734231B2 true JP2734231B2 (ja) | 1998-03-30 |
Family
ID=15597360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3155040A Expired - Fee Related JP2734231B2 (ja) | 1991-06-27 | 1991-06-27 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734231B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100587592B1 (ko) * | 2000-01-25 | 2006-06-08 | 매그나칩 반도체 유한회사 | 전압 레벨 변환회로 |
-
1991
- 1991-06-27 JP JP3155040A patent/JP2734231B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH057148A (ja) | 1993-01-14 |
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