KR100587592B1

KR100587592B1 - 전압 레벨 변환회로

Info

Publication number: KR100587592B1
Application number: KR1020000003435A
Authority: KR
Inventors: 이성수
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2000-01-25
Filing date: 2000-01-25
Publication date: 2006-06-08
Also published as: KR20010074390A

Abstract

본 발명은 전압 레벨 변환회로에 관한 것으로 특히, "노말-하이(Normal-High)" 방식으로 구동되는 환경에서 전력소비를 줄일 수 있도록 한 전압 레벨 변환회로에 관한 것이다.

이를 위해, 본 발명은 5V로직 레벨의 입력전압신호을 입력받아 전압레벨을 반전시켜 출력하는 인버터와; 소오스로는 구동전압을 인가 받고, 게이트와 드레인이 서로 연결된 제1 pMOS트랜지스터와; 드레인은 제1 pMOS트랜지스터의 드레인단과 연결되고, 게이트로는 인버터의 출력을 인가 받는 고전압용 제1 nMOS트랜지스터와; 게이트와 소오스가 서로 연결되어, 소오스는 제1 nMOS트랜지스터의 소오스단과 연결되고, 드레인은 접지와 연결된 depletion 타입의 제2 pMOS트랜지스터와; 소오스로는 구동전압을 인가 받고, 게이트로는 제1 pMOS트랜지스터 드레인단의 전압을 인가 받는 제3 pMOS트랜지스터와; 제3 pMOS트랜지스터의 드레인단과 소오스가 연결되고, 게이트로는 임의의 기준전압을 인가 받는 고전압용 제4 pMOS트랜지스터와; 드레인은 제4 pMOS트랜지스터의 드레인단과 연결되고, 소오스는 접지와 연결되어 게이트로는 입력전압신호를 인가 받는 고전압용 제2 nMOS트랜지스터와; 소오스로는 구동전압을 인가 받고, 게이트로는 상기 제4 pMOS트랜지스터 소오스단의 전압을 인가 받는 고전압용 제5 pMOS트랜지스터와; 드레인은 제5 pMOS트랜지스터의 드레인단과 연결되고, 소오스는 접지와 연결되고 게이트로는 인버터의 출력전압을 인가 받는 고전압용 제3 nMOS트랜지스터를 포함하여 이루어지며,

이에 따라, 회로내 흐르는 대기전류의 소비 없이 "하이"레벨의 전압을 출력하도록 구성하므로써, "노말-하이"방식의 구동회로에 있어서 과도한 대기전류로 인한 문제를 해결할 수 있는 효과가 있다.

전압 레벨 변환회로, normal-high type drive IC

Description

전압 레벨 변환회로{Voltage level converter}

도 1 은 종래의 전압 레벨 변환회로의 구성을 도시한 회로도.

도 2 는 본 발명에 따른 전압 레벨 변환회로의 구성을 도시한 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

P1, P3 : 제1 및 제3 pMOS트랜지스터

P2 : depletion형 제2 pMOS트랜지스터

P4, P5 : 고전압용 제4 및 제5 pMOS트랜지스터

N1~N3 : 고전압용 제1 내지 제3 nMOS트랜지스터

INV : 인버터 Vref : 기준전압

본 발명은 전압 레벨 변환회로(Voltage Level Converter)에 관한 것으로 특히, "노말-하이(Normal-High)" 방식으로 구동되는 환경에서 전력소비를 줄일 수 있도록 한 전압 레벨 변환회로에 관한 것이다.

일반적으로, 전압 레벨 변환회로는 소신호 레벨의 전압신호를 인가 받아 이를 전력레벨의 고전압으로 풀업(pull-up) 또는 풀다운(pull-down)하여 출력하는 변환기로 서 주로 구동 IC(driver Integrated Circuit)에 이용된다.

예를 들어, 디스플레이 패널(display panel)의 로우(row) 구동 IC의 경우, 이 구동 IC는 수십 내지 수백 개의 출력 채널(channel)을 가지며 각각의 채널은 평상시(normal상태)에 "하이" 또는 "로우" 레벨의 고전압을 출력하며, 입력되는 소신호의 전압 레벨에 따라 평상시(노말 상태) 출력 전압레벨과 상반되는 전압레벨을 아주 짧은 순간 동안 출력하고 다시 노말 상태의 전압을 출력하도록 동작한다.

이하, 도1을 참조하여 기존의 전압 레벨 변환회로의 구성과 동작을 특성을 설명한다.

종래의 전압 레벨 변환회로는, 도1에 도시한 바와 같이, 직렬 결합된 pMOS트랜지스터(P30)와 nMOS트랜지스터(N20)로 이루어진 출력부와; 이 출력부를 이루는 nMOS트랜지스터(N20)와 pMOS트랜지스터(P30)의 온/오프 동작을 제어하는 기타 로직부로 이루어진다.

기존의 전압 레벨 변환회로는 저전압 레벨(5V로직)의 입력 전압신호(SVin)를 입력받아 전압레벨을 반전시켜 출력하는 인버터(INV1)와; 게이트로 입력 전압신호(SVin)를 인가 받는 고전압용 nMOS트랜지스터(N10)와; 게이트는 소오스와 연결되고, 소오스로는 구동전압(VDDH)을 인가 받고, 드레인은 고전압용 nMOS트랜지스터(N10)의 드레인단과 연결된 depletion 타입의 pMOS트랜지스터(P10)와; 이 pMOS트랜지스터(P10)의 소오스단과 드레인단 사이에 병렬로 결합된 제너 다이오드(ZD)와; 게이트는 소오스와 연결되고, 소오스는 고전압용 nMOS트랜지스터(N10)의 소오스단과 연결되고, 드레인은 접지(GND)와 연결된 depletion 타입의 pMOS트랜지스터(P20)와; 소오스로는 구동전압(VDDH)을 인가 받고, 게이트로는 depletion 타입의 pMOS트랜지스터(P10)의 드레인단의 전압을 인가 받는 고전압용 pMOS트랜지스터(P30)와; 게이트로는 인버터(INV1)의 출력전압을 인가 받고, 소오스는 접지(GND)와 연결되고, 드레인은 고전압용 pMOS트랜지스터(P30)의 드레인단과 연결되어 이 드레인단의 전압을 출력하는 고전압용 nMOS트랜지스터(N20)로 이루어진다.

여기서, depletion 타입의 pMOS트랜지스터(P20)의 크기는 pMOS트랜지스터(P10) 크기의 두배로 이루어져 있으며, 따라서 턴 온(turn on)시 pMOS트랜지스터(P10)를 통해 흐르는 전류의 양은 pMOS트랜지스터(P20)를 통해 흐르는 전류량의 절반이 된다.

그리고, 제너 다이오드(ZD)의 항복전압(reverse breakdown voltage)은 5V이며, 고전압용 트랜지스터들(N10, N20, P30)은 고전압에 견딜 수 있는 파워 트랜지스터(power transistor)로서 구체적으로는 LDMOS(Lateral Double-diffused MOS) 타입의 소자들로 이루어지며, 이 LDMOS들(N10, N20, P30)은 소오스와 드레인 사이의 고전압 환경에서도 정상적인 동작을 하며 게이트와 소오스 사이의 전압은 일반적인 로직 전압(약 5V)의 레벨에서 온/오프 동작한다.

이하, 상술한 바와 같은 구성으로 이루어진 종래의 전압 레벨 변환회로의 동작을 설명하면 다음과 같다.

먼저, "로우" 레벨의 입력 전압신호(SVin)가 인가된 경우에는, nMOS트랜지스터(N1)는 오프(off) 되고 인버터(INV1)의 출력은 "하이"가 된다. 따라서, pMOS트랜지스터(P10)를 통하여 전류가 흐르지 않아 pMOS트랜지스터(P10)의 드레인 단의 전압은 VDDH까지 풀-업 되어 이를 게이트로 인가 받은 pMOS트랜지스터(P30)는 오프 된다.

인버터(INV1)로부터 "하이"레벨의 출력을 게이트로 인가 받은 nMOS트랜지스터(N20)는 턴 온 되어 출력전압(HVout)을 접지(GND)까지 풀-다운 하게된다.

그리고, "하이" 레벨의 입력 전압신호(SVin)가 인가되는 경우에는, 인버터(INV1)의 출력이 "로우"가 되어 이를 게이트로 인가 받는 nMOS트랜지스터(N20)는 오프 되고, nMOS트랜지스터(N10)는 턴 온 된다.

nMOS트랜지스터(N10)가 턴 온 됨에 따라,pMOS트랜지스터(P10)와 nMOS트랜지스터(N10)와 pMOS트랜지스터(P20)를 통한 전류경로가 형성되어 이 경로를 통하여 전류가 흐르게 된다.

여기서, pMOS트랜지스터(P20)의 크기가 pMOS트랜지스터(P10)의 크기의 두 배이므로, pMOS트랜지스터(P10)에는 pMOS트랜지스터(P20)를 통하여 흐르는 전류량의 절반에 해당하는 전류만이 흐르게 되며 따라서, 부족 분에 해당하는 전류는 제너 다이오드(ZD)를 통하여 pMOS트랜지스터(P20)로 흐르게된다.

이 때, 제너 다이오드(ZD)의 양단에서는 항복 전압(5V)만큼의 전압강하가 발생하여 pMOS트랜지스터(P30)의 게이트에는 "VDDH - 5(V)"의 전압이 인가되어 pMOS트랜지스터(P30)는 턴 온 된다.

따라서, pMOS트랜지스터(P30)는 출력전압(HVout)을 VDDH까지 풀-업 하게된다.

이상과 같이, 기존의 전압 레벨 변환회로는 5V로직 레벨의 입력 전압신호(SVin)의 논리레벨에 따라 구동전압(VDDH) 레벨로 풀-업 또는 풀-다운하여 전력레벨의 고전 압을 출력하도록 동작한다.

그러나, 이 과정에서 "로우"레벨의 전압을 출력할 경우에는 전력 소비가 거의 없지만 "하이"레벨의 전압을 출력하는 경우에는 적지 않은 대기전류(standby current)가 흐르게되어 큰 전력소비를 발생시키는 단점이 있다. 예를 들어, 구동전압(VDDH)이 100V이고, 전압 레벨 변환회로 하나의 대기전류가 100㎂이고, 하나의 칩에서 60개의 전압 레벨 변환회로가 동작한다면 총 600㎽의 전력소모가 발생하게된다.

따라서, 이 같은 종래의 전압 레벨 변환회로는 노말 시에는 "로우"상태를 계속 유지하다가 특정 시점에서 "하이"를 출력하는 "노말-로우"방식의 구동회로에서는 적절하게 동작하지만, 노말 시에는 "하이"상태를 계속 유지하다가 특정 시점에서 "로우"를 출력하는 "노말-하이"방식의 구동회로에 적용하기에는 전력소모가 너무 많아져 곤란한 문제점이 있었다.

따라서, 본 발명은 이러한 종래기술의 문제점을 개선하기 위해 제안된 것으로, 회로내 흐르는 대기전류의 소비 없이 "하이"레벨의 전압을 출력하도록 구성하므로써 "노말-하이"방식의 구동회로에 적용할 수 있는 전압 레벨 변환회로를 제공하는데 그 목적이 있다.

이와 같은 목적을 이루고자하는 본 발명은 5V로직 레벨의 입력전압신호을 입력받아 전압레벨을 반전시켜 출력하는 인버터와; 소오스로는 구동전압을 인가 받고, 게이트와 드레인이 서로 연결된 제1 pMOS트랜지스터와; 드레인은 제1 pMOS트랜지스터의 드레인단과 연결되고, 게이트로는 인버터의 출력을 인가 받는 고전압용 제1 nMOS트 랜지스터와; 게이트와 소오스가 서로 연결되어, 소오스는 제1 nMOS트랜지스터의 소오스단과 연결되고, 드레인은 접지와 연결된 depletion 타입의 제2 pMOS트랜지스터와; 소오스로는 구동전압을 인가 받고, 게이트로는 제1 pMOS트랜지스터 드레인단의 전압을 인가 받는 제3 pMOS트랜지스터와; 제3 pMOS트랜지스터의 드레인단과 소오스가 연결되고, 게이트로는 임의의 기준전압을 인가 받는 고전압용 제4 pMOS트랜지스터와; 드레인은 제4 pMOS트랜지스터의 드레인단과 연결되고, 소오스는 접지와 연결되어 게이트로는 입력전압신호를 인가 받는 고전압용 제2 nMOS트랜지스터와; 소오스로는 구동전압을 인가 받고, 게이트로는 상기 제4 pMOS트랜지스터 소오스단의 전압을 인가 받는 고전압용 제5 pMOS트랜지스터와; 드레인은 제5 pMOS트랜지스터의 드레인단과 연결되고, 소오스는 접지와 연결되고 게이트로는 인버터의 출력전압을 인가 받는 고전압용 제3 nMOS트랜지스터를 포함하여 이루어진다.

이하, 첨부한 도2를 참조하여 본 발명에 따른 전압 레벨 변환회로의 구성 및 동작을 설명한다.

도2는 본 발명에 따른 전압 레벨 변환회로의 구성을 도시한 회로도이다.

본 발명의 전압 레벨 변환회로는 5V로직 레벨의 입력전압신호(SVin)를 입력받아 전압레벨을 반전시켜 출력하는 인버터(INV)와; 소오스로는 구동전압(VDDH)을 인가 받고, 게이트와 드레인이 서로 연결된 제1 pMOS트랜지스터(P1)와; 드레인은 제1 pMOS트랜지스터(P1)의 드레인단과 연결되고, 게이트로는 인버터(INV)의 출력을 인가 받는 고전압용 제1 nMOS트랜지스터(N1)와; 게이트와 소오스가 서로 연결되어, 소오스 는 제1 nMOS트랜지스터(N1)의 소오스단과 연결되고, 드레인은 접지와 연결된 depletion 타입의 제2 pMOS트랜지스터(P2)와; 소오스로는 구동전압(VDDH)을 인가 받고, 게이트로는 제1 pMOS트랜지스터(P1) 드레인단의 전압을 인가 받는 제3 pMOS트랜지스터(P3)와; 이 제3 pMOS트랜지스터(P3)의 드레인단과 소오스가 연결되고, 게이트로는 임의의 기준전압(Vref)을 인가 받는 고전압용 제4 pMOS트랜지스터(P4)와; 드레인은 제4 pMOS트랜지스터(P4)의 드레인단과 연결되고, 소오스는 접지와 연결되어 게이트로는 입력전압신호(SVin)를 인가 받는 고전압용 제2 nMOS트랜지스터(N2)와; 소오스로는 구동전압(VDDH)을 인가 받고, 게이트로는 제4 pMOS트랜지스터(P4) 소오스단의 전압을 인가 받는 고전압용 제5 pMOS트랜지스터(P5)와; 드레인은 제5 pMOS트랜지스터(P5)의 드레인단과 연결되고, 소오스는 접지(GND)와 연결되고 게이트로는 인버터(INV)의 출력전압을 인가 받는 고전압용 제3 nMOS트랜지스터(N3)를 포함하여 이루어져, 이 제3 nMOS트랜지스터(N3)의 드레인단과 제5 pMOS트랜지스터(P5)의 드레인단이 연결된 노드의 전압(HVout)을 출력하도록 구성된다.

여기서, 제1 pMOS트랜지스터(P1)와 제3 pMOS트랜지스터(P3)는 일반적인 5V 로직용 소자이며, 제2 pMOS트랜지스터(P2)는 depletion 타입의 트랜지스터로서 본 발명에서는 정전류원(current source)으로 이용된다.

그리고, 제1 pMOS트랜지스터(N1), 제2 pMOS트랜지스터(N2), 제3 pMOS트랜지스터(N3)는 각각 고전압소자로서 전력소자용 파워 트랜지스터를 MOS로 형성한 LDMOS로 이루어지며, 제4 pMOS트랜지스터(P4), 제5 pMOS트랜지스터(P5)도 역시 LDMOS로 이루어진다.

입력전압신호(SVin)는 5V 로직레벨의 전압신호이며, 인버터(INV) 역시 일반적인 5V 레벨에서 동작하는 논리 소자로 이루어진다.

또, 기준전압(Vref)은 제4 pMOS트랜지스터(P4)의 게이트단에 인가되는 임의의 고정 전압이다. 이와 같이, 일정한 전압을 게이트로 인가하므로써 제4 pMOS트랜지스터(P4)는 소오스단의 전압 값에 따라 온/오프 동작하게된다. 이 때 기준전압(Vref)의 전압 값은 "VDDH - Vthp - 5(V)"정도의 값으로 칩 내부 또는 외부에서 생성/인가한다.

여기서, Vthp는 제4 pMOS트랜지스터(P4)의 문턱전압을 의미하며, 본 발명을 "디스플레이 패널의 로우 구동회로"에 적용하는 경우, 기준전압(Vref)을 생성/인가하는 회로(도시 생략)는 칩 전체에 하나만 구비하면 모든 채널에서 공유할 수 있기 때문에 전체 회로의 레이아웃 등에는 큰 영향을 미치지 않는다.

이하, 본 발명의 동작 원리를 첨부한 도2를 참조하여 설명한다.

먼저, "로우" 레벨의 입력전압신호(SVin)가 인가된 경우는 제2 nMOS트랜지스터(N2)는 오프 되고, 인버터(INV)에 의해 반전된 신호를 인가 받는 제1 nMOS트랜지스터(N1)와 제3 nMOS트랜지스터(N3)는 턴 온(turn on) 된다.

따라서, 제1 pMOS트랜지스터(P1), 제1 nMOS트랜지스터(N1), 제2 pMOS트랜지스터(P2)를 통해서 전류 경로가 형성되며 이에 따라, 제1 pMOS트랜지스터(P1)는 턴 온 되어 제2 pMOS트랜지스터(P2)에 흐르는 전류와 동일한 양의 전류가 흐르게된다.

이 때, 제1 pMOS트랜지스터(P1)와 동일한 게이트 전압과 소오스 전압을 인가 받는 제3 pMOS트랜지스터(P3)역시 턴 온 되어 제4 pMOS트랜지스터(P4)의 소오스단의 전압은 VDDH까지 풀-업 된다.

이와 같이, 게이트로 VDDH까지 풀-업 된 전압을 인가 받는 제5 pMOS트랜지스터(P5)는 턴 오프 되고, "하이"로 반전된 출력 전압을 인버터(INV)로부터 인가 받는 제3 pMOS트랜지스터(N3)는 턴 온 되어 결국, "로우" 레벨의 접지(GND) 전압을 출력(HVout)하게 된다.

그리고, "하이" 레벨의 입력전압신호(SVin)가 인가된 경우는 제2 nMOS트랜지스터(N2)는 턴 온 되고, 인버터(INV)에 의해 반전된 신호를 인가 받는 제1 nMOS트랜지스터(N1)와 제3 nMOS트랜지스터(N3)는 턴 오프(turn off) 된다.

따라서, 제1 pMOS트랜지스터(P1)에는 전류가 흐르지 않으며 제1 pMOS트랜지스터(P1)와 동일한 게이트 전압과 소오스 전압을 인가 받는 제3 pMOS트랜지스터(P3)역시 턴 오프 된다. 이 때, 제2 nMOS트랜지스터(N2)는 턴 온 상태이므로 제2 nMOS트랜지스터(N2)의 드레인단 전압이 떨어지고, 제4 pMOS트랜지스터(P4)의 소오스단 전압도 떨어지기 시작한다.

그런데, 제4 pMOS트랜지스터(P4)의 소오스단 전압이 VDDH 보다 Vref +Vthp 이하로 떨어지면 제4 pMOS트랜지스터(P4)는 턴 오프 되기 때문에 더 이상 전류가 흐르지 않는다. 그리고 이 때 제4 pMOS트랜지스터(P4)의 소오스단 전압은 제5 pMOS트랜지스터(P5)의 게이트로 인가되어 제5 pMOS트랜지스터(P5)를 턴 온 시키게되고, "로우"로 반전된 출력 전압을 인버터(INV)로부터 인가 받는 제3 pMOS트랜지스터(N3)는 턴 오프 되어 결국, 구동전압(VDDH)까지 풀-업 된 "하이" 레벨의 출력전압(HVout)을 출력하게된다.

이상과 같이, 본 발명은 대기전류의 소비 없이 "하이" 레벨의 구동전압을 출력할 수 있다.

이상에서 설명한 바와 같이, 본 발명에 따른 전압 레벨 변환회로는 회로내 흐르는 대기전류의 소비 없이 "하이"레벨의 전압을 출력하도록 구성하므로써, "노말-하이"방식의 구동회로에 있어서 과도한 대기전류로 인한 문제를 해결할 수 있는 효과가 있다.

Claims

저전압 레벨의 입력전압신호(SVin)를 입력받아 전압레벨을 반전시켜 출력하는 인버터와;

소오스로는 구동전압(VDDH)을 인가 받고, 게이트와 드레인이 서로 연결된 제1 pMOS트랜지스터와;

드레인은 상기 제1 pMOS트랜지스터의 드레인단과 연결되고, 게이트로는 상기 인버터의 출력을 인가 받는 고전압용 제1 nMOS트랜지스터와;

게이트와 소오스가 서로 연결되어, 소오스는 상기 제1 nMOS트랜지스터의 소오스단과 연결되고, 드레인은 접지와 연결된 depletion 타입의 제2 pMOS트랜지스터와;

소오스로는 구동전압(VDDH)을 인가 받고, 게이트로는 상기 제1 pMOS트랜지스터 드레인단의 전압을 인가 받는 제3 pMOS트랜지스터와;

상기 제3 pMOS트랜지스터의 드레인단과 소오스가 연결되고, 게이트로는 임의의 기준전압(Vref)을 인가 받는 고전압용 제4 pMOS트랜지스터와;

드레인은 상기 제4 pMOS트랜지스터의 드레인단과 연결되고, 소오스는 접지와 연결되어 게이트로는 입력전압신호(SVin)를 인가 받는 고전압용 제2 nMOS트랜지스터와;

소오스로는 구동전압(VDDH)을 인가 받고, 게이트로는 상기 제4 pMOS트랜지스터 소오스단의 전압을 인가 받는 고전압용 제5 pMOS트랜지스터와;

드레인은 상기 제5 pMOS트랜지스터의 드레인단과 연결되고, 소오스는 접지와 연결되고 게이트로는 상기 인버터의 출력전압을 인가 받는 고전압용 제3 nMOS트랜지스 터를 포함하여 이루어져, 상기 제3 nMOS트랜지스터의 드레인단과 상기 제5 pMOS트랜지스터의 드레인단이 연결된 노드의 전압을 출력하도록 구성된 것이 특징인 전압 레벨 변환회로.
청구항 1에 있어서,

상기 제1 내지 제3 nMOS트랜지스터와 제4 및 제5 pMOS트랜지스터는 각각 전력소자용 파워 트랜지스터를 MOS로 형성한 LDMOS로 이루어진 것이 특징인 전압 레벨 변환회로.
청구항 1에 있어서,

상기 제4 pMOS트랜지스터의 게이트단으로 인가되는 기준전압(Vref)은 구동전압(VDDH)에서 상기 제4 pMOS트랜지스터의 문턱전압(Vthp)을 뺀 전압보다 5V 더 낮은 전압으로 인가되는 것이 특징인 전압 레벨 변환회로.