KR100324320B1 - 레벨시프트 회로 - Google Patents

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Abstract

본 발명은 레벨시프트 회로에 관한 것으로, 종래의 기술에 있어서 도2와 도3의 경우 얇은 옥사이드 소자만을 사용하는 아이씨에 적용될 수 있지만 대기 상태에서 항상 전류가 흐르고, 고전압이 수백 볼트까지 높아지는 경우에는 작은 전류만 흘러도 전력 소모가 크기 때문에 대기 전류는 신뢰성 저하 및 상품가격의 상승과 제품의 수명을 단축하게 되는 문제점이 있었다. 따라서, 본 발명은 게이트에 입력신호(IN2)를 받고, 소오스가 접지되고, 드레인이 커패시터(C1)를 통해 피모스 트랜지스터(P2)의 게이트에 접속된 엔모스 트랜지스터(N1)와; 소오스에 고전압(Vddh)을 인가받고, 게이트와 소오스에 제너 다이오드(D1)가 연결되고, 드레인이 상기 엔모스 트랜지스터(N1)의 드레인에 직렬 연결된 피모스 트랜지스터(P1)와; 소오스가 접지되고, 인버터(INV1)를 통해 게이트에 상기 입력신호(IN2)를 인가받고, 드레인이 커패시터(C2)를 통해 상기 피모스 트랜지스터(P1)의 게이트에 접속된 엔모스 트랜지스터(N2)와; 소오스에 고전압(Vddh)을 인가받고, 게이트와 소오스에 제너 다이오드(D2)가 연결되고, 드레인이 상기 엔모스 트랜지스터(N2)의 드레인에 직렬 연결된 피모스 트랜지스터(P2)와; 게이트가 상기 피모스 트랜지스터(P1)의 게이트에 연결되고, 소오스에 고전압을 인가받는 피모스 트랜지스터(P3)와; 게이트에 입력신호(IN1)를 인가받고, 소오스가 접지되며 드레인은 상기 피모스 트랜지스터(P3)의 드레인과 접속되어 고전압을 출력(HVout)을 출력하는 엔모스 트랜지스터(N3)로 구성하여 얇은 게이트 옥사이드 소자를 사용하는 공정에 적용할수 있는 기술로 구조가 간단하면서 대기전류를 없앨 수 있기 때문에 신뢰성 및 제품의 수명을 향상시킬 수 있는 효과가 있다.

Description

레벨시프트 회로{LEVEL SHIFTING CIRCUIT}
본 발명은 레벨시프트 회로에 관한 것으로, 특히 고전압 아이씨(HVIC)에서 사용할 수 있는 구성이 간단하고 대기전류가 전혀 흐르지 않도록 하는 레벨시프트 회로에 관한 것이다.
일반적으로, 레벨 시프트에는 세가지의 전원이 사용되는데, 접지 전원과 저전압 전원(Vddl, 예를들면 5V), 그리고 고전압 전원(Vddh)으로 레벨시프트 회로의 역할은 저전압레벨의 신호를 고전압레벨로 바꾸어 주는 것이다.
보통, 고전압 아이씨(HVIC)에는 저전압용 소자와 고전압용 소자가 함께 하나의 아이씨(IC)에 집적되는데, 저전압용 소자는 논리 작용을 하고 고전압용 소자(DMOS, IGBT 등)는 상기 저전압용 소자의 논리 작용의 결과에 따라 외부의 부하를 구동하는데 사용된다.
도1,2,3은 종래 레벨시프트 회로를 보인 예시도로서, 이에 도시된 바와 같이 그 구조가 비교적 간단한 래치를 주로 사용하여 구성된 것으로, 도1에서 엔모스 트랜지스터(N1,N2,N3)는 고전압용 소자로, DMOS나 IGBT 등의 고전압용 소자는 드레인과 소오스 사이의 높은 전압을 견딜 수 있게 되어 있고, 이를 온/오프 하는 게이트 전압은 저전압 레벨의 신호이다.
즉, 인버터(INV1)는 논리 인버터이고, 입력(IN1,IN2)도 로직 레벨의 저전압 신호로서, 엔모스 트랜지스터(N1,N2,N3)의 경우 게이트 전압이 지나치게 높아질 경우 게이트 옥사이드가 터지지 않을 만큼 두꺼운 게이트 옥사이드를 사용한다.
도2에서 엔모스 트랜지스터(N1∼N3)는 N타입의 고전압용 소자이고, 피모스 프랜지스터(P3)는 P타입의 고전압용 소자인데, 도1의 P타입의 고전압용 소자와 다른 점은 얇은 게이트 옥사이드를 사용한 소자이기 때문에 게이트-소오스간에 로직 전압 이상의 과전압이 걸릴 경우 옥사이드가 터질 수 있다는 점이다.
다음 도3은 도2의 제너 다이오드(D1,D2)를 각각 저전압 소자(P4,P5)로 치환한 것으로, 피모스 트랜지스터(P3)의 게이트에 고전압을 걸 수 없기 때문에, 피모스 트랜지스터(P5)가 피모스 트랜지스터(P3)의 게이트 전압을 적정선에서 클램핑하고 있는 것으로, 이의 동작 및 작용을 설명하면 다음과 같다.
먼저, 도1에서 입력(IN2)이 0V이면 엔모스 트랜지스터(N2)의 게이트에 인버터(INV1)를 통해 저전압(Vdll)이 인가되어 턴온됨에 따라 피모스 트랜지스터(P1,P3)의 게이트 레벨이 떨어지기 시작한다.
이에 따라 피모스 트랜지스터(P1)가 턴온되므로 피모스 트랜지스터(P2)의 게이트의 레벨을 고전압(Vddh)까지 끌어 올리게 되어 턴오프된다.
반대로, 입력(IN2)이 저전압(Vdll)인 경우는 상기 설명된 것과 마찬가지의 과정에 의해 엔모스 트랜지스터(N1)이 턴온됨에 따라 피모스 트랜지스터(P2)의 게이트 레벨이 낮아져 턴온되고, 이에 따라 피모스 트랜지스터(P1,P3)의 게이트 레벨이 높아져 턴오프시키게 된다.
즉, 입력(IN2)이 어떤 전압이든 간에 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1)가 동시에 온되지 않고, 피모스 및 엔모스 트랜지스터(P2,N2)가 동시에 온되지 않기 때문에 대기 상태에서 흐르는 전류는 없게 된다.
또한, 상기 피모스 트랜지스터(P1∼P3)는 고전압용 소자이기 때문에 게이트와 소오스 사이에 고전압(Vddh)이 걸려도 관계없지만, 엔모스 트랜지스터(N1∼N3)와 같이 얇은 옥사이드(oxide) 소자라면 이 회로를 그대로 사용할 수는 없게 된다.
다음, 도2는 제너 다이오드(D2)를 사용하여 피모스 트랜지스터(P3)의 게이트에 과전압이 걸리는 것을 방지하는 회로로서, 입력(IN2)이 저전압(Vddl)이면 엔모스 트랜지스터(N1)가 턴온되고, 제너 다이오드(D1)에 전류가 흘러 피모스 트랜지스터(P2)의 게이트 전압을 제너 전압(Zener breakdown)으로 고정시킨다.
이때 피모스 트랜지스터(P2)는 턴온된 상태이고, 피모스 트랜지스터(P1)의 게이트는 고전압(Vddh)까지 끌어올려 턴오프되고, 피모스 트랜지스터(P3)도 같이 턴오프 된다.
반대로, 입력(IN2)이 0V이면 엔모스 트랜지스터(N2)가 턴온되고, 제너 다이오드(D1)에 전류가 흐르면 피모스 트랜지스터(P1)의 게이트에 제너 전압(Zener breakdown)이 걸리고, 피모스 트랜지스터(P1)이 턴온됨에 따라 피모스 트랜지스터(P2)의 게이트를 고전압(Vddh)까지 끌어올려 턴오프 시키게 된다.
즉, 상기 제너 다이오드(D1,D2)가 피모스 트랜지스터(P1,P2)의 게이트 전압과 드레인 전압을 저전압(Vddl) 수준의 제너 전압으로 잡아주기 때문에 피모스 트랜지스터(P1,P2)를 고전압 소자로 사용할 필요가 없다.
다음, 도3은 상기 도2에서 제너 다이오드(D1,D2)를 저전압 피모스 트랜지스터(P4,P5)로 대체한 경우로 먼저, 엔모스 트랜지스터(N1)가 턴온된 경우피모스 트랜지스터(P4)에는 전류가 흐르게 되는데, 엔모스 및 피모스 트랜지스터(N1,P4)의 전류 구동 능력이 비슷하다면 피모스 트랜지스터(P4)의 게이트 전압은 고전압(Vddh)에서 저전압(Vddl)정도 떨어진 수준에서 결정될 것이다.
마찬가지로 엔모스 트랜지스터(N2)가 턴온되었을 경우에는 피모스 트랜지스터(P5)의 게이트-소오스간 전압이 엔모스 트랜지스터(N2)의 게이트-소오스가 전압과 비슷한 수준이므로 피모스 트랜지스터(P1,P2,P3,P5)들은 과전압으로 부터 보호된다.
그러나, 상기 종래의 기술에 있어서 도2와 도3의 경우 얇은 옥사이드 소자만을 사용하는 아이씨에 적용될 수 있지만 대기 상태에서 항상 전류가 흐르고, 고전압이 수백 볼트까지 높아지는 경우에는 작은 전류만 흘러도 전력 소모가 크기 때문에 대기 전류는 신뢰성 저하 및 상품가격의 상승과 제품의 수명을 단축하게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 고전압 아이씨(HVIC)에서 사용할 수 있는 구성이 간단하고 대기전류가 전혀 흐르지 않도록 하여 신뢰성 및 제품의 수명을 향상시킬 수 있는 레벨시프트 회로를 제공함에 그 목적이 있다.
도 1,2,3은 종래 레벨시프트 회로를 보인 예시도.
도 4는 본 발명에 의한 레벨시프트 회로도.
***도면의 주요 부분에 대한 부호의 설명***
N1∼N3 : 엔모스 트랜지스터 P1∼P5 : 피모스 트랜지스터
INV1 : 인버터 C1,C2 : 커패시터
D1,D2 : 제너 다이오드
이와 같은 목적을 달성하기 위한 본 발명은 게이트에 입력신호(IN2)를 받고, 소오스가 접지되고, 드레인이 커패시터(C1)를 통해 피모스 트랜지스터(P2)의 게이트에 접속된 엔모스 트랜지스터(N1)와; 소오스에 고전압(Vddh)을 인가받고, 게이트와 소오스에 제너 다이오드(D1)가 연결되고, 드레인이 상기 엔모스 트랜지스터(N1)의 드레인에 직렬 연결된 피모스 트랜지스터(P1)와; 소오스가 접지되고, 인버터(INV1)를 통해 게이트에 상기 입력신호(IN2)를 인가받고, 드레인이 커패시터(C2)를 통해 상기 피모스 트랜지스터(P1)의 게이트에 접속된 엔모스 트랜지스터(N2)와; 소오스에 고전압(Vddh)을 인가받고, 게이트와 소오스에 제너 다이오드(D2)가 연결되고, 드레인이 상기 엔모스 트랜지스터(N2)의 드레인에 직렬 연결된 피모스 트랜지스터(P2)와; 게이트가 상기 피모스 트랜지스터(P1)의 게이트에 연결되고, 소오스에 고전압을 인가받는 피모스 트랜지스터(P3)와; 게이트에 입력신호(IN1)를 인가받고, 소오스가 접지되며 드레인은 상기 피모스 트랜지스터(P3)의 드레인과 접속되어 고전압을 출력(HVout)을 출력하는 엔모스 트랜지스터(N3)로 구성한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도4를 참조하여 상세히 설명하면 다음과 같다.
일단, 피모스 트랜지스터(P1∼P3)는 P타입 고전압 소자이고, 엔모스 트랜지스터(N1∼N3)는 N타입 고전압 소자이고, 커패시터(C1,C2)는 메탈 또는 폴리를 이용해 적당한 것을 사용하고, 그 크기는 고전압(Vddh)에 따라 다른데, 고전압(Vddh)이 크면 커패시터가 작아도 충분한 챠지 펌핑 효과를 얻을 수 있기 때문에 고전압(Vddh)이 낮을수록 큰 값이 필요하다.
또한, 고전압(Vddh)이 저전압(Vddl)에 비해서 월등히 큰 경우(Vddh>>Vddl)는 커패시터(C1,C2)는 각각 Cp2, (Cp1+Cp3)의 (Vddl/Vddh)배 이상이면 된다.
여기서, Cp1∼Cp3은 각각 피모스 트랜지스터(P1∼P3)의 게이트 커패시턴스이고, 저전압(Vddl)=5V, 고전압(Vddh)=100V인 경우 커패시터(C1)는 게이트 거패시턴스(Cp2)의 1/20 이어야 한다.
그 동작에 있어서는 일단, 입력(IN2)이 0V에서 저전압(Vddl)로 바뀌면 엔모스 트랜지스터(N1)의 드레인 전압이 떨어지기 시작하고, 이에 따라 피모스 트랜지스터(P2)의 게이트 전압도 떨어진다.
이때 커패시터(C1)의 크기가 적당하다면 피모스 트랜지스터(P2)의 게이트 전압이 떨어지면서 제너 다이오드(D2)에 전류가 흐를 것이고, 피모스 트랜지스터(P2)의 게이트 전압이 제너 전압(Zener breakdown)이 되어 피모스 트랜지스터(P2)는 턴온이 된다.
이에 따라 피모스 트랜지스터(P2)의 드레인 전압이 고전압(Vddh)까지 풀업되는데, 이때 커패시터(C2)의 크기가 적당하다면 피모스 트랜지스터(P1)의 게이트 전압은 고전압(Vddh)를 넘어설 것이고, 따라서 피모스 트랜지스터(P1)는 턴오프 된다.
반대로, 입력(IN2)가 0V가 되는 경우도 상기 설명된 바와 마찬가지로 동작하게 된다.
이상에서 설명한 바와 같이 본 발명 레벨시프트 회로는 얇은 게이트 옥사이드 소자를 사용하는 공정에 적용할 수 있는 기술로 구조가 간단하면서 대기전류를 없앨 수 있기 때문에 신뢰성 및 제품의 수명을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 게이트에 입력신호(IN2)를 받고, 소오스가 접지되고, 드레인이 커패시터(C1)를 통해 피모스 트랜지스터(P2)의 게이트에 접속된 엔모스 트랜지스터(N1)와; 소오스에 고전압(Vddh)을 인가받고, 게이트와 소오스에 제너 다이오드(D1)가 연결되고, 드레인이 상기 엔모스 트랜지스터(N1)의 드레인에 직렬 연결된 피모스 트랜지스터(P1)와; 소오스가 접지되고, 인버터(INV1)를 통해 게이트에 상기 입력신호(IN2)를 인가받고, 드레인이 커패시터(C2)를 통해 상기 피모스 트랜지스터(P1)의 게이트에 접속된 엔모스 트랜지스터(N2)와; 소오스에 고전압(Vddh)을 인가받고, 게이트와 소오스에 제너 다이오드(D2)가 연결되고, 드레인이 상기 엔모스 트랜지스터(N2)의 드레인에 직렬 연결된 피모스 트랜지스터(P2)와; 게이트가 상기 피모스 트랜지스터(P1)의 게이트에 연결되고, 소오스에 고전압을 인가받는 피모스 트랜지스터(P3)와; 게이트에 입력신호(IN1)를 인가받고, 소오스가 접지되며 드레인은 상기 피모스 트랜지스터(P3)의 드레인과 접속되어 고전압을 출력(HVout)을 출력하는 엔모스 트랜지스터(N3)로 구성한 것을 특징으로 하는 레벨시프트 회로.
  2. 제1항에 있어서, 상기 피모스 트랜지스터(P1∼P3)는 P타입 고전압 소자이고, 엔모스 트랜지스터(N1∼N3)는 N타입 고전압 소자인 것을 특징으로 하는 레벨시프트 회로.
  3. 제1항에 있어서, 상기 커패시터(C1,C2)는 고전압(Vddh)이 저전압(Vddl)에 비해서 월등히 큰 경우(Vddh>>Vddl) 각각 피모스 트랜지스터(P2,P1,P3)의 게이트 커패시턴스(Cp2, Cp1+Cp3)의 (Vddl/Vddh)배 이상인 것을 특징으로 하는 레벨시프트 회로.
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