KR100618821B1

KR100618821B1 - 칩 면적이 작고 전류소모도 작은 평면 패널 소오스드라이버의 멀티 레벨 쉬프터 회로

Info

Publication number: KR100618821B1
Application number: KR1020040009941A
Authority: KR
Inventors: 성시왕
Original assignee: 삼성전자주식회사
Priority date: 2004-02-16
Filing date: 2004-02-16
Publication date: 2006-08-31
Also published as: JP2005236992A; US20050179464A1; JP5009503B2; US7212037B2; KR20050081608A

Abstract

칩 면적이 비교적 작고 전류소모도 작은 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로가 개시된다. 상기 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로는, 전원전압을 강하(drop)시켜 강하된 전원전압을 출력하는 전압강하 부, 및 상기 강하된 전원전압을 공통으로 사용하고, 복수비트의 데이터를 받아 그 레벨을 변환시키는 복수개의 레벨 쉬프터들을 구비하는 것을 특징으로 한다. 이에 따라 레벨 쉬프터들 내의 피모스 트랜지스터의 갯수가 2개로 감소되며 따라서 칩 면적이 작고 전류소모도 작아지는 장점이 있다.

Description

칩 면적이 작고 전류소모도 작은 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로{Multi level-shifter of flat panel source driver having small chip size and small current consumption}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 평면 패널 소오스 드라이버의 예를 개략적으로 나타내는 블록도이다.

도 2는 종래기술에 따른 멀티 레벨쉬프터 회로의 회로도이다.

도 3은 본 발명의 제1실시예에 따른 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로의 회로도이다.

도 4는 본 발명의 제2실시예에 따른 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로의 회로도이다.

도 5는 본 발명의 제3실시예에 따른 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로의 회로도이다.

도 6은 본 발명의 제4실시예에 따른 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로의 회로도이다.

본 발명은 평면 패널 소오스 드라이버(Flat Panel Source Driver) 집적회로에 관한 것으로, 특히 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로에 관한 것이다.

근래에 LCD 기술의 발달로 LCD 평면 패널이 대형화되고 있다. 이에 따라 LCD 평면 패널을 구동하는 소오스 드라이버도 칩 면적이 커지고 있으며 또한 전류소모도 증가하고 있다.

도 1은 평면 패널 소오스 드라이버의 예를 개략적으로 나타내는 블록도이다. 여기에서는 6비트 소오스 드라이버가 도시되었다. 도 1을 참조하면, 소오스 드라이버는 저전압 레벨을 갖는 데이터(D<5:0>) 및 상보 데이터(DB<5:0>)를 받아 그 레벨을 변환시켜 고전압 레벨을 갖는 출력 데이터(O<5:0>)를 발생하는 멀티 레벨쉬프터(Multi Level shifter) 회로(11), 제어신호(C1-C64)에 응답하여 멀티 레벨쉬프터 회로(11)의 출력 데이터(O<5:0>)를 디코드하는 디코더(13), 및 디코더(13)의 출력을 버퍼링하여 디스플레이 데이터(OUT)를 출력하는 버퍼(15)를 구비한다.

도 2는 종래기술에 따른 멀티 레벨쉬프터 회로(11)의 회로도이다.

도 2를 참조하면, 종래기술에 따른 멀티 레벨쉬프터 회로(11)는 동일한 구성을 갖는 6개의 레벨 쉬프터들(21-23)을 구비한다. 레벨 쉬프터들(21-23) 각각은 데이터(D<5:0>)중 해당 비트 및 상보 데이터(DB<5:0>)중 해당 비트를 받아 그 레벨을 변환시켜 고전압 레벨을 갖는 출력 데이터(O<5:0>)를 발생한다. 레벨 쉬프터들(21- 23)은 4개의 피모스 트랜지스터들(P1,P2,P3,P4) 및 2개의 엔모스 트랜지스터들(N1,N2)를 포함하여 구성된다.

그런데 일반적으로 소오스 드라이버 내에는 상기와 같이 구성되는 종래의 멀티 레벨쉬프터 회로(11)가 수백개 이상 포함된다. 따라서 종래의 멀티 레벨쉬프터 회로(11)를 포함하는 소오스 드라이버는 그 칩 면적이 비교적 크고 또한 전류소모도 큰 단점이 있다.

따라서 본 발명이 이루고자하는 기술적 과제는, 칩 면적이 비교적 작고 전류소모도 작은 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로는, 전원전압을 강하(drop)시켜 적어도 하나의 강하된 전원전압을 출력하는 전압강하 부, 및 상기 적어도 하나의 강하된 전원전압을 공통으로 사용하고, 복수비트의 데이터를 받아 그 레벨을 변환시키는 복수개의 레벨 쉬프터들을 구비하는 것을 특징으로 한다.

바람직한 일실시예에 따르면 상기 전압강하 부는, 상기 전원전압에 소오스가 연결되고 접지전압에 게이트가 연결되고 드레인으로부터 제1 강하된 전원전압이 출력되는 제1피모스 트랜지스터, 및 상기 전원전압에 소오스가 연결되고 상기 접지전압에 게이트가 연결되고 드레인으로부터 제2 강하된 전원전압이 출력되는 제2피모스 트랜지스터를 구비한다.

바람직한 일실시예에 따르면 상기 복수개의 레벨 쉬프터들 각각은, 상기 제1 강하된 전원전압에 소오스가 연결되는 제1피모스 트랜지스터, 상기 제2 강하된 전원전압에 소오스가 연결되고 상기 제1피모스 트랜지스터의 드레인에 게이트가 연결되는 제2피모스 트랜지스터, 드레인이 상기 제1피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 데이터의 해당 비트가 인가되고 소오스가 접지전압에 연결되는 제1엔모스 트랜지스터, 및 드레인이 상기 제2피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 해당 비트의 상보 값이 인가되고 소오스가 접지전압에 연결되는 제2엔모스 트랜지스터를 구비한다.

바람직한 다른 실시예에 따르면 상기 전압강하 부는, 상기 전원전압에 일단이 연결되고 타단으로부터 제1 강하된 전원전압이 출력되는 제1저항, 및 상기 전원전압에 일단이 연결되고 타단으로부터 제2 강하된 전원전압이 출력되는 제2저항을 구비한다.

바람직한 또 다른 실시예에 따르면 상기 전압강하 부는, 상기 전원전압에 소오스가 연결되고 접지전압에 게이트가 연결되고 드레인으로부터 상기 강하된 전원전압이 출력되는 하나의 피모스 트랜지스터를 구비한다.

바람직한 또 다른 실시예에 따르면 상기 전압강하 부는, 상기 전원전압에 일단이 연결되고 타단으로부터 상기 강하된 전원전압이 출력되는 하나의 저항을 구비한다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3을 참조하면, 제1실시예에 따른 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로는, 전원전압(VDD)을 강하(drop)시켜 강하된 전원전압(VX1,VX2)을 출력하는 전압강하 부(30), 및 상기 강하된 전원전압(VX1,VX2)을 공통으로 사용하고, 저전압 레벨을 갖는 복수비트의 데이터(D<5:0>) 및 상보 데이터(DB<5:0>)를 받아 그 레벨을 변환시켜 고전압 레벨을 갖는 출력 데이터(O<5:0>)를 출력하는 복수개의 레벨 쉬프터들(31,32,33)을 구비한다.

전압강하 부(30)는 제1피모스 트랜지스터(PL1) 및 제2피모스 트랜지스터(PL2)를 포함하여 구성된다. 제1피모스 트랜지스터(PL1)는 소오스가 전원전압(VDD)에 연결되고 접지전압(VSS)에 게이트가 연결되고 드레인으로부터 상기 강하된 전원전압(VX1)이 출력된다. 제2피모스 트랜지스터(PL2)의 소오스는 전원전압(VDD)에 연결되고 접지전압(VSS)에 게이트가 연결되고 드레인으로부터 상기 강하된 전원전압(VX2)이 출력된다. 제1피모스 트랜지스터(PL1) 및 제2피모스 트랜지스터(PL2)는 일종의 저항 역할을 한다.

레벨 쉬프터들(31,32,33) 각각은 저전압 레벨을 갖는 데이터(D<5:0>)중 해당 비트 및 상보 데이터(DB<5:0>)중 해당 비트를 받아 그 레벨을 변환시켜 고전압 레벨을 갖는 출력 데이터(O<5:0>)를 발생한다. 여기에서 저전압 레벨은 전원전압(VX1,VX2)보다 낮은 전압레벨에 해당하고 고전압 레벨을 전원전압(VX1,VX2) 레벨에 해당한다.

레벨 쉬프터들(31,32,33)은 2개의 피모스 트랜지스터들(P1,P2) 및 2개의 엔모스 트랜지스터들(N1,N2)를 포함하여 구성된다. 제1피모스 트랜지스터(P1D,P1E,P1F)는 강하된 전원전압(VX1)에 소오스가 연결된다. 제2피모스 트랜지스터(P2D,P2E,P2F)는 강하된 전원전압(VX2)에 소오스가 연결되고 제1피모스 트랜지스터(P1D,P1E,P1F)의 드레인에 게이트가 연결된다.

제1엔모스 트랜지스터(N1D,N1E,N1F)는 드레인이 제1피모스 트랜지스터(P1D,P1E,P1F)의 드레인에 연결되고 게이트에 데이터(D<5:0>)의 해당 비트가 인가되고 소오스가 접지전압(VSS)에 연결된다. 제2엔모스 트랜지스터(N2D,N2E,N2F)는 드레인이 제2피모스 트랜지스터(P2D,P2E,P2F)의 드레인에 연결되고 게이트에 데이터(D<5:0>)의 해당 비트의 상보 값이 인가되고 소오스가 접지전압(VSS)에 연결된다. 레벨 쉬프터들(31,32,33)의 동작은 통상적인 것이므로 여기에서 상세한 설명은 생략된다.

이상에서와 같이 본 발명의 제1실시예에 따른 멀티 레벨 쉬프터 회로에서는, 하나의 전압강하 부(30)가 구비되고 전압강하 부(30)에 의해 강하된 전원전압(VX1,VX2)이 복수개의 레벨 쉬프터들(31,32,33)에 의해 공통으로 사용된 다. 이에 따라 레벨 쉬프터들(31,32,33) 내의 피모스 트랜지스터의 갯수가 2개로 감소된다. 따라서 본 발명의 제1실시예에 따른 멀티 레벨 쉬프터 회로는 종래의 멀티 레벨 쉬프터 회로에 비해 칩 면적이 작고 전류소모도 작아지는 장점이 있다.

도 4를 참조하면, 제2실시예에 따른 멀티 레벨 쉬프터 회로에서는 전압강하 부(30A)의 구성이 제1실시예에서의 전압강하 부(30)의 구성과 다르다. 레벨 쉬프터들(31,32,33)의 구성은 제1실시예에서의 것들과 동일하다.

전압강하 부(30A)는, 전원전압(VDD)에 일단이 연결되고 타단으로부터 강하된 전원전압(VX1)이 출력되는 제1저항(R1) 및 전원전압(VDD)에 일단이 연결되고 타단으로부터 강하된 전원전압(VX2)이 출력되는 제2저항(R2)을 구비한다. 전압강하 부(30A)의 기능은 제1실시예에서의 전압강하 부(30)와 기본적으로 동일하다.

도 5를 참조하면, 제3실시예에 따른 멀티 레벨 쉬프터 회로에서는 전압강하 부(30B)의 구성이 제1 및 제2실시예에서의 전압강하 부들(30,30A)의 구성과 다르다. 레벨 쉬프터들(31,32,33)의 구성은 제1 및 제2실시예에서의 것들과 동일하다.

전압강하 부(30B)는 전원전압(VDD)에 소오스가 연결되고 접지전압(VSS)에 게이트가 연결되고 드레인으로부터 강하된 전원전압(VX1,VX2)이 출력되는 하나의 피모스 트랜지스터(PL3)를 구비한다. 전압강하 부(30B)의 기능은 제1 및 제2실시예에 서의 전압강하 부들(30,30A)와 기본적으로 동일하다.

도 6을 참조하면, 제4실시예에 따른 멀티 레벨 쉬프터 회로에서는 전압강하 부(30C)의 구성이 제1, 제2, 및 제3실시예에서의 전압강하 부들(30,30A,30B)의 구성과 다르다. 레벨 쉬프터들(31,32,33)의 구성은 제1, 제2, 및 제3실시예에서의 것들과 동일하다.

전압강하 부(30C)는 전원전압(VDD)에 일단이 연결되고 타단으로부터 강하된 전원전압(VX1)이 출력되는 하나의 저항을 구비한다. 전압강하 부(30C)의 기능은 제1, 제2, 및 제3실시예에서의 전압강하 부들(30,30A,30B)와 기본적으로 동일하다.

이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로에서는, 하나의 전압강하 부(30)가 구비되고 전압강하 부(30)에 의해 강하된 전원전압(VX1,VX2)이 복수개의 레벨 쉬프터들(31,32,33)에 의해 공통으로 사용된다. 이에 따라 레벨 쉬프터들(31,32,33) 내의 피모스 트랜지스터의 갯수가 2개로 감소된다. 따라서 본 발명에 따른 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로는 종래의 멀티 레벨 쉬프터 회로에 비해 칩 면적이 작고 전류소모도 작아지는 장점이 있다.

Claims

전원전압을 강하(drop)시켜 적어도 하나의 강하된 전원전압을 출력하는 전압강하 부; 및

상기 적어도 하나의 강하된 전원전압을 공통으로 사용하고, 복수비트의 데이터를 받아 그 레벨을 변환시키는 복수개의 레벨 쉬프터들을 구비하는 것을 특징으로 하는 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로.
제1항에 있어서, 상기 전압강하 부는,

상기 전원전압에 소오스가 연결되고 접지전압에 게이트가 연결되고 드레인으로부터 제1 강하된 전원전압이 출력되는 제1피모스 트랜지스터; 및

상기 전원전압에 소오스가 연결되고 상기 접지전압에 게이트가 연결되고 드레인으로부터 제2 강하된 전원전압이 출력되는 제2피모스 트랜지스터를 구비하는 것을 특징으로 하는 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로.
제2항에 있어서, 상기 복수개의 레벨 쉬프터들 각각은,

상기 제1 강하된 전원전압에 소오스가 연결되는 제1피모스 트랜지스터;

상기 제2 강하된 전원전압에 소오스가 연결되고 상기 제1피모스 트랜지스터의 드레인에 게이트가 연결되는 제2피모스 트랜지스터;

드레인이 상기 제1피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 데이터의 해당 비트가 인가되고 소오스가 접지전압에 연결되는 제1엔모스 트랜지스터; 및

드레인이 상기 제2피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 해당 비트의 상보 값이 인가되고 소오스가 접지전압에 연결되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로.
제1항에 있어서, 상기 전압강하 부는,

상기 전원전압에 일단이 연결되고 타단으로부터 제1 강하된 전원전압이 출력되는 제1저항; 및

상기 전원전압에 일단이 연결되고 타단으로부터 제2 강하된 전원전압이 출력되는 제2저항을 구비하는 것을 특징으로 하는 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로.
제1항에 있어서, 상기 전압강하 부는,

상기 전원전압에 소오스가 연결되고 접지전압에 게이트가 연결되고 드레인으 로부터 상기 강하된 전원전압이 출력되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로.
제1항에 있어서, 상기 전압강하 부는,

상기 전원전압에 일단이 연결되고 타단으로부터 상기 강하된 전원전압이 출력되는 저항을 구비하는 것을 특징으로 하는 평면 패널 소오스 드라이버의 멀티 레벨 쉬프터 회로.