KR100842402B1

KR100842402B1 - 스태틱 전류를 차단하고 고속 레벨 쉬프팅을 수행하기 위한레벨 쉬프터

Info

Publication number: KR100842402B1
Application number: KR1020070019702A
Authority: KR
Inventors: 오세은
Original assignee: 삼성전자주식회사
Priority date: 2007-02-27
Filing date: 2007-02-27
Publication date: 2008-07-01
Also published as: US20080204078A1

Abstract

디지털 신호의 전압 레벨을 소정의 전압 레벨로 증폭하여 출력하는 레벨 쉬프터가 개시된다. 상기 레벨 쉬프터는 스태틱 전류를 차단하고, 상기 레벨 쉬프터에 포함된 차동 증폭회로의 출력단자의 전하 충전속도 또는 전하 방전속도를 증가시킴으로써 고속 레벨 쉬프팅을 수행할 수 있다.

레벨 쉬프터, 스태틱 전류

Description

스태틱 전류를 차단하고 고속 레벨 쉬프팅을 수행하기 위한 레벨 쉬프터{Level shifter for preventing static current and operating high speed level shifting}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 일반적인 레벨 쉬프터의 회로도이다.

도 2는 다른 일반적인 레벨 쉬프터의 회로도이다.

도 3은 또 다른 일반적인 레벨 쉬프터의 회로도이다.

도 4는 본 발명의 실시예에 따른 레벨 쉬프터의 회로도이다.

도 5는 본 발명의 다른 실시예에 따른 레벨 쉬프터의 회로도이다.

도 6은 본 발명의 또 다른 실시예에 따른 레벨 쉬프터의 회로도이다.

도 7은 본 발명의 또 다른 실시예에 따른 레벨 쉬프터의 회로도이다.

도 8은 본 발명의 또 다른 실시예에 따른 레벨 쉬프터의 회로도이다.

도 9는 본 발명의 또 다른 실시예에 따른 레벨 쉬프터의 회로도이다.

본 발명은 레벨 쉬프터에 관한 것으로, 보다 상세하게는 고속 레벨 쉬프팅을 수행하고 스태틱 전류를 차단할 수 있는 레벨 쉬프터에 관한 것이다.

레벨 쉬프터는 다양한 디지털 회로에서 신호의 전압 레벨을 소정의 전압 레벨로 상승시키는데 널리 이용된다. 레벨 쉬프터의 특성들 중에서는 레벨 쉬프팅 속도, 스태틱 전류(static current), 및 구동 전압 등이 중요하다.

레벨 쉬프터에 있어서, 스태틱 전류란 입력전압에 대한 증폭 동작이 수행된 이후에(즉, 레벨 쉬프팅이 수행된 이후에) 형성되는 DC 전류 경로(current path)를 통하여 흐르는 전류를 의미한다.

도 1은 일반적인 레벨 쉬프터(100)의 회로도이다. 도 1을 참조하면, 상기 레벨 쉬프터(100)는 입력 회로(110), 차동 증폭회로(120), 및 출력회로(130)를 구비한다.

상기 입력 회로(110)는 한 쌍의 인버터들을 통하여 입력신호(IN)의 전류 구동 능력을 향상시켜 상기 차동 입력 신호들(IN1과 IN2)을 출력한다. 상기 차동 증폭회로(120)는 상기 차동 입력신호들(IN1과 IN2)에 대한 증폭을 수행하여 상기 입력신호(IN1와 IN2)의 전압 레벨을 쉬프팅시킨다.

상기 출력회로(130)는 상기 차동 증폭회로(120)의 출력단자들 중에서 어느 하나의 출력단자와 상기 레벨 쉬프터(100)의 출력단자(OUT) 사이에 직렬로 접속되는 한 쌍의 인버터들을 구비한다.

상기 차동 증폭회로(120)는 다수의 트랜지스터들의 스위칭 동작시에 발생하는 제1입력 트랜지스터(N0)와 부하 트랜지스터(P0) 사이 및 제2입력 트랜지스 터(N1)와 다른 부하 트랜지스터(P1) 사이의 전류 경쟁(current contention)을 완화시키기 위한 한 쌍의 트랜지스터들(P2와 P3)을 구비한다.

전류 경쟁이란 소정의 노드에 전하를 충/방전시키기 위하여 턴-온/오프되는 트랜지스터와 턴-온/오프 시에 상기 소정의 노드에 전하가 충/방전되는 것을 방해하는 트랜지스터 사이에서 발생하는 경쟁을 의미한다.

상기 한 쌍의 트랜지스터들(P2와 P3)에 의하여 상기 차동 증폭회로(120)의 구동 전압은 낮아진다. 그러나 이로 인하여 상기 부하 트랜지스터들(P0와 P1)의 구동 능력이 제한을 받는다. 그러므로 상기 레벨 쉬프터(100)는 고속 레벨 쉬프팅을 수행할 수 없다.

도 2는 다른 일반적인 레벨 쉬프터(200)의 회로도이다. 도 2를 참조하면, 상기 레벨 쉬프터(200)는 전류 미러 구조의 부하(P0와 P1)를 가지므로 차동 트랜지스터 쌍(N0와 N1)과 상기 부하(P0와 P1) 사이의 전류 경쟁이 발행하지 않는다. 그러므로 상기 레벨 쉬프터(200)는 고속 레벨 쉬프팅을 수행할 수 있다.

상기 레벨 쉬프터(200)는 스태틱 전류를 방지하기 위하여 다수의 트랜지스터들(P2와 P3)을 구비한다. 그러나 실질적으로는 부하의 트랜지스터(P0)와 상기 차동 트랜지스터 쌍(N0와 N1)의 제1입력 트랜지스터(N0) 사이에 전류 경로(path)가 형성되므로 스태틱 전류가 발생한다.

도 3은 또 다른 일반적인 레벨 쉬프터(300)의 회로도이다. 도 3을 참조하면, 상기 레벨 쉬프터(300)도 전류 미러 구조의 부하(P0와 P1)를 가지므로 차동 트랜지스터 쌍(N0와 N1)과 상기 부하(P0와 P1) 사이의 전류 경쟁이 발행하지 않는다.

상기 레벨 쉬프터(300)는 스태틱 전류를 차단하기 위하여 부하 트랜지스터들(PO와 P1)의 게이트와 전원 전압 라인(VDD2) 사이에 접속된 트랜지스터(P3)를 구비한다.

상기 레벨 쉬프터(300)에서 스태틱 전류는 발생하지 않으나, 상기 트랜지스터(P3)가 상기 차동 트랜지스터 쌍(N0와 N1)의 부하로 작용함으로써 상기 레벨 쉬프터(300)의 고속 레벨 쉬프팅을 저해한다.

디지털 회로의 고속화, 소형화, 및 저전력화가 가속화되고 있는 현시점에서 고속 레벨 쉬프팅을 수행할 수 있고, 스태틱 전류의 발생을 차단할 수 있으며, 저전압에서 구동될 수 있는 레벨 쉬프터에 대한 필요성이 증가하고 있다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 낮은 입력전압에서 고속 레벨 쉬프팅을 수행할 수 있고, 스태틱 전류를 차단할 수 있는 레벨 쉬프터를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 레벨 쉬프터는 스태틱 전류를 차단하고, 상기 레벨 쉬프터에 포함된 차동 증폭회로의 출력단자의 전하 충전속도 또는 전하 방전속도를 증가시킴으로써 고속 레벨 쉬프팅을 수행할 수 있다.

상기 레벨 쉬프터는 차동 트랜지스터 쌍, 제1트랜지스터, 제2트랜지스터, 및 제3트랜지스터를 구비한다. 상기 차동 트랜지스터 쌍은 제1입력 단자와 제2입력 단자를 구비하며, 상기 차동 트랜지스터 쌍 각각은 제1도전형의 트랜지스터이다.

상기 제1트랜지스터는 제1노드와 상기 차동 트랜지스터 쌍의 제1출력단자 사이에 접속되며, 제2노드에 접속되는 게이트를 갖는 제1도전형의 트랜지스터이다. 상기 제2트랜지스터는 전원 전압 라인과 상기 제1노드 사이에 접속되는 제2도전형의 트랜지스터이다.

상기 제3트랜지스터는 상기 전원 전압 라인과 상기 차동 트랜지스터 쌍의 제2출력단자 사이에 접속되며, 상기 제1노드에 접속되는 게이트를 갖는 제2도전형의 트랜지스터이다.

상기 레벨 쉬프터는 인버터 및 제4트랜지스터를 더 구비할 수 있다. 상기 인버터는 상기 차동 트랜지스터 쌍의 제2출력단자와 상기 제2노드 사이에 접속되며, 상기 제4트랜지스터는 상기 전원 전압 라인과 상기 차동 트랜지스터 쌍의 제2출력단자 사이에 접속되고, 상기 제2노드에 접속되는 게이트를 갖는 제2도전형 트랜지스터이다.

상기 제2트랜지스터는 상기 제1입력단자에 접속되는 게이트를 갖거나 접지 전압 라인에 접속되는 게이트를 갖는다. 상기 차동 트랜지스터 쌍의 제1입력 트랜지스터와 제2입력 트랜지스터 각각은 제로 문턱 전압을 가질 수 있다.

이때, 상기 제1입력 트랜지스터의 소스는 상기 제2입력단자에 접속되고, 상기 제2입력 트랜지스터의 소스는 상기 제1입력단자에 접속된다.

상기 기술적 과제를 달성하기 위한 레벨 쉬프터는 차동 트랜지스터 쌍, 제1트랜지스터, 제2트랜지스터, 및 제3트랜지스터를 구비한다. 상기 차동 트랜지스터 쌍은 제1입력 단자와 제2입력 단자를 구비하며, 상기 차동 트랜지터 쌍 각각은 제1 도전형의 트랜지스터이다.

상기 제1트랜지스터는 제1노드와 상기 차동 트랜지스터 쌍의 제1출력단자 사이에 접속되며, 상기 차동 트랜지스터 쌍의 제2출력단자에 접속되는 게이트를 갖는 제2도전형의 트랜지스터이다.

상기 제2트랜지스터는 전원 전압 라인과 상기 제1노드 사이에 접속되는 제2도전형의 트랜지스터이다. 상기 제3트랜지스터는 상기 전원 전압 라인과 상기 차동 트랜지스터 쌍의 제2출력단자 사이에 접속되며, 상기 제1노드에 접속되는 게이트를 갖는 제2도전형의 트랜지스터이다.

상기 레벨 쉬프터는 인버터 및 제4트랜지스터를 더 구비할 수 있다. 상기 인버터는 상기 차동 트랜지스터 쌍의 제2출력단자와 제2노드 사이에 접속되며, 상기 제4트랜지스터는 상기 전원 전압 라인과 상기 차동 트랜지스터 쌍의 제2출력단자 사이에 접속되고, 상기 제2노드에 접속되는 게이트를 갖는 제2도전형의 트랜지스터이다.

상기 제2트랜지스터는 상기 제1입력단자에 접속되는 게이트를 갖거나, 접지 전압 라인에 접속되는 게이트를 가질 수 있다.

상기 기술적 과제를 달성하기 위한 레벨 쉬프터는 차동 트랜지스터 쌍, 제1트랜지스터 쌍, 제1트랜지스터, 제2트랜지스터, 및 제3트랜지스터를 구비한다. 상기 차동 트랜지스터 쌍은 제1입력단자와 제2입력단자를 구비하며, 상기 차동 트랜지스터 쌍 각각은 제1도전형의 트랜지스터이다.

상기 제1트랜지스터 쌍은 제1노드, 제2노드, 및 상기 차동 트랜지스터 쌍의 출력단자들 사이에 서로 병렬로 접속되고, 상기 제1트랜지스터 쌍 각각은 제1전원 전압 라인에 접속되는 게이트를 갖는 제1도전형의 트랜지스터이다.

상기 제1트랜지스터는 제3노드와 상기 제1노드 사이에 접속되고, 제4노드에 접속되는 게이트를 갖는 제1도전형의 트랜지스터이다. 상기 제2트랜지스터는 제2전원 전압 라인과 상기 제3노드 사이에 접속되고, 상기 제1입력단장에 접속되는 게이트를 갖는 제2도전형의 트랜지스터이다.

상기 제3트랜지스터는 상기 제2전원 전압 라인과 상기 제2노드와 사이에 접속되고, 상기 제3노드에 접속되는 게이트를 갖는 제2도전형의 트랜지스터이다.

상기 제2전원 전압은 상기 제1전원 전압을 레벨 쉬프팅한 전압이다. 상기 제1트랜지스터 쌍 각각은 상기 제2전원 전압을 게이트 층의 브레이크 다운 전압으로 갖고, 제로 문턱 전압을 갖는다.

상기 레벨 쉬프터는 인버터 및 제4트랜지스터를 더 구비할 수 있다. 상기 인버터는 상기 제2노드와 상기 제4노드 사이에 접속된다. 상기 제4트랜지스터는 상기 제2전원 전압 라인과 상기 제2노드 사이에 접속되고, 상기 제4노드에 접속되는 게이트를 갖는 제2도전형의 트랜지스터이다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명의 실시예에 따른 레벨 쉬프터(400)를 나타낸다. 도 4를 참조하면, 상기 레벨 쉬프터(400)는 입력회로(405), 차동 증폭회로(410), 및 출력회로(420)를 구비한다.

상기 레벨 쉬프터(400)는 상기 차동 증폭회로(410)의 제2출력단자(ODA2)의 전하 충전속도 또는 전하 방전속도를 증가시킴으로써 고속 레벨 쉬프팅을 수행할 수 있다.

상기 입력 회로(405)는 한 쌍의 인버터들을 통하여 입력신호(IN)의 전류 구동 능력을 향상시켜 상기 차동 증폭회로(410)로 차동 입력 신호들을 출력한다.

상기 차동 증폭회로(410)는 상기 차동 입력신호들을 증폭하여 출력한다. 상기 차동 증폭회로(410)는 차동 트랜지스터 쌍(N0와 N1), 제1트랜지스터(N2), 제2트랜지스터(P0), 및 제3트랜지스터(P1)를 구비한다. 상기 차동 트랜지스터 쌍(N0와 N1)은 제1입력 단자(IN1)와 제2입력 단자(IN2)를 구비하며, 상기 차동 트랜지스터 쌍(N0와 N1) 각각은 제1도전형 트랜지스터일 수 있다.

상기 제1트랜지스터(N2)는 제1노드(Na)와 상기 차동 트랜지스터 쌍(N0와 N1)의 제1출력단자(ODA1, 이하 '제1출력단자'라 함) 사이에 접속되고, 제2노드(Nb)에 접속되는 게이트를 갖는 제1도전형의 트랜지스터일 수 있다.

상기 제2트랜지스터(P0)는 전원 전압 라인(VDD2)과 상기 제1노드(Na) 사이에 접속되고, 상기 제1입력 단자(IN1)에 접속되는 게이트를 갖는 제2도전형의 트랜지스터일 수 있다.

상기 제3트랜지스터(P1)는 상기 전원 전압 라인(VDD2)과 상기 차동 트랜지스터 쌍(N0와 N1)의 제2출력단자(ODA2, 이하 '제2출력단자'라 함) 사이에 접속되고, 상기 제1노드(Na)에 접속되는 게이트를 갖는 제2도전형의 트랜지스터일 수 있다.

상기 출력회로(420)는 상기 차동 트랜지스터 쌍(NO와 N1)의 출력단자들(ODA1과 ODA2) 중에서 제2출력단자(ODA2)에 접속된다. 상기 출력회로(420)는 상기 제2출력단자(ODA2)와 상기 레벨 쉬프터(400)의 출력단자(OUT) 사이에 직렬로 접속되는 한 쌍의 인버터들(422와 424)을 통하여 레벨 쉬프팅된 전압을 출력한다.

상기 출력회로(420)는 상기 전원 전압 라인(VDD2)과 상기 제2출력단자(ODA2)와 사이에 접속되는 제2도전형의 제4트랜지스터(P2)를 구비한다. 상기 제4트랜지스터(P2)의 게이트는 상기 제2노드(Nb)에 접속된다. 상기 제4트랜지스터(P2)는 풀-업(pull-up) 트랜지스터이므로 상기 차동 트랜지스터 쌍(N0와 N1)에 비하여 그 크기가 작다.

상기 제1도전형의 트랜지스터들 각각은 N 채널 형의 MOSFET이고, 상기 제2도전형의 트랜지스터들 각각은 P 채널 형의 MOSFET일 수 있다.

이하에서는 상기 레벨 쉬프터(400)가 스태틱 전류를 차단하고, 고속 레벨 쉬프팅을 수행하는 과정을 설명한다. 다만, 설명의 편의를 위하여 상기 레벨 쉬프터(400)의 다수의 트랜지스터들 각각의 턴-온 저항과 상기 다수의 트랜지스터들 각각이 턴-온될 때의 소스-드레인 사이의 전압 강하는 고려되지 않는다.

우선, 상기 제1입력단자(IN1)로 입력되는 제1입력신호가 로우 레벨이고, 상기 제2입력단자(IN2)로 입력되는 제2입력신호가 하이 레벨인 경우의 상기 레벨 쉬 프터(400)의 동작을 설명한다.

상기 제1입력신호가 로우 레벨이므로 제1입력 트랜지스터(N0)는 턴-오프되고, 상기 제2트랜지스터(P0)는 턴-온된다. 상기 제2트랜지스터(P0)가 턴-온되어 상기 제1노드(Na)가 하이 레벨이 되므로 상기 제3트랜지스터(P1)는 턴-오프된다.

상기 제2입력신호가 하이 레벨이므로 제2입력 트랜지스터(N1)가 턴-온되므로 상기 제2출력단자(ODA2)는 로우 레벨이 된다. 상기 제2출력단자(ODA2)가 로우 레벨이므로 상기 제2노드(Nb)는 하이 레벨이 된다.

상기 제2노드(Nb)가 하이 레벨이므로 상기 제1트랜지스터(N2)가 턴-온되어 상기 제1노드(Na)는 하이 레벨이 되며, 상기 제4트랜지스터(P2)는 턴-오프된다. 상기한 바와 같이 상기 제1입력 트랜지스터(N0), 상기 제3트랜지스터(P1), 및 상기 제4트랜지스터(P2)가 턴-오프되므로 스태틱 전류는 발생하지 않는다.

다음으로 상기 제1입력신호가 로우 레벨에서 하이 레벨로 천이되고, 상기 제2입력신호가 하이 레벨에서 로우 레벨로 천이될 때의 상기 레벨 쉬프터(400)의 동작을 설명한다. 상기 레벨 쉬프터(400)의 고속 레벨 쉬프팅 수행 여부는 상기 제1입력신호 및 상기 제2입력신호 각각의 레벨이 다른 레벨로 천이될 때가 문제된다.

상기 제1입력신호가 로우 레벨에서 하이 레벨로 천이되면, 상기 제1입력 트랜지스터(N0)가 턴-온되어 상기 제1출력단자(ODA1)는 로우 레벨이되고, 상기 제2트랜지스터(P0)는 턴-오프된다.

상기 제2입력신호가 하이 레벨에서 로우 레벨로 천이되더라도, 상기 출력회로(420)의 인버터(422)의 시간지연(time delay)에 기초하여 상기 제2노드(Nb)는 일 시적으로 하이 레벨을 유지한다.

상기 제2노드(Nb)가 일시적으로 하이 레벨을 유지하므로 상기 제1트랜지스터(N2)가 턴-온되어 상기 제1노드(Na)는 로우 레벨이 된다. 상기 제1노드(Na)가 로우 레벨이므로 상기 제3트랜지스터(P1)가 턴-온되어 상기 제2출력단자(ODA2)는 하이 레벨이 된다.

상기 제2출력단자(ODA2)가 하이 레벨이 되면 상기 제2노드(Nb)가 로우 레벨이 되므로 상기 제4트랜지스터(P2)가 턴-온되어 상기 제2출력단자(ODA2)는 하이 레벨이 되며, 상기 제1트랜지스터(N2)는 턴-오프된다.

상기 레벨 쉬프터(400)가 고속 레벨 쉬프팅을 수행하기 위해서는 상기 제2트랜지스터(P0)에 의하여 상기 제1노드(Na)에 충전된 전하가 상기 제1입력 트랜지스터(N0)에 의하여 상기 접지 전압 라인(VSS)으로 빨리 방전되어야 한다.

즉, 상기 제2트랜지스터(P0)와 상기 제1입력 트랜지스터(N0) 사이에 전류 경쟁(current contention)이 발생한다. 상기 제2트랜지스터(P0)는 풀-업 트랜지스터이므로 상기 제1입력 트랜지스터(N0)보다 그 크기가 작다.

또한, 상기 제2트랜지스터(P0)는 상기 제1입력 트랜지스터(N0)와 같이 상기 제1입력신호에 의하여 게이팅되기 때문에 전류 경쟁에서 상기 제1입력 트랜지스터(N0)가 상기 제2트랜지스터(P0)보다 우세하다.

그러므로 상기 레벨 쉬프터(400)는 상기 제1입력신호가 로우 레벨에서 하이 레벨로 천이하고, 상기 제2입력신호가 하이 레벨에서 로우 레벨로 천이하는 과정에서 고속 레벨 쉬프팅을 수행할 수 있다.

상기 제1입력신호가 하이 레벨을 유지하고, 상기 제2입력신호가 로우 레벨을 유지하는 경우에, 상기 제1트랜지스터(N2), 상기 제2트랜지스터(P0), 상기 제3트랜지스터(P1), 및 상기 제2입력 트랜지스터(N1)가 턴-오프되므로 스태틱 전류는 발생하지 않는다.

다음으로 상기 제1입력신호가 하이 레벨에서 로우 레벨로 천이되고, 상기 제2입력신호가 로우 레벨에서 하이 레벨로 천이될 때의 상기 레벨 쉬프터(400)의 동작을 설명한다.

상기 제1입력신호가 로우 레벨이 되면 상기 제1입력 트랜지스터(N0)는 턴-오프되고, 상기 제2트랜지스터(P0)가 턴-온되어 상기 제1노드(Na)는 하이 레벨이 되므로 상기 제3트랜지스터(P1)는 턴-오프된다.

상기 제2입력신호가 하이 레벨이 되면 상기 제2입력 트랜지스터(N1)가 턴-온되어 상기 제2출력단자(ODA2)가 로우 레벨이 되고, 상기 제2노드(Nb)는 하이 레벨이 된다. 상기 제2노드(Nb)가 하이 레벨이므로 상기 제1트랜지스터(N2)가 턴-온 되어 상기 제1출력단자(ODA1)는 하이 레벨이 된다.

상기 제2입력신호가 하이 레벨에서 로우 레벨로 천이되더라도, 상기 출력회로(420)의 인버터(422)의 시간지연에 기초하여 상기 제2노드(Nb)는 일시적으로 로우 레벨을 유지한다.

즉, 상기 제2노드(Nb)가 일시적으로 로우 레벨을 유지하므로 상기 제4트랜지스터(P2)가 일시적으로 턴-온 상태를 유지한 다음 턴-오프된다. 상기 제4트랜지스터(P2)가 턴-온 상태를 유지하는 동안 상기 전원 전압 라인(VDD2)으로부터 상기 제 2출력단자(ODA2)에 전하가 충전된다.

상기 레벨 쉬프터(400)가 고속 레벨 쉬프팅을 수행하기 위해서는 상기 제2출력단자(ODA2)에 충전된 전하가 상기 제2입력 트랜지스터(N1)에 의하여 상기 접지 전압 라인(VSS)으로 빨리 방전되어야 한다.

즉, 상기 제4트랜지스터(P2)와 상기 제2입력 트랜지스터(N1) 사이에 전류 경쟁이 발생한다. 상기 제4트랜지스터(P2)는 풀-업 트랜지스터로 상기 제2입력 트랜지스터(N1)보다 그 크기가 작기 때문에 전류 경쟁에서 상기 제2입력 트랜지스터(N1)가 상기 제4트랜지스터(P2)보다 우세하다.

그러므로 상기 레벨 쉬프터(400)는 상기 제1입력신호가 하이 레벨에서 로우 레벨로 천이되고, 상기 제2입력신호가 로우 레벨에서 하이 레벨로 천이되는 과정에서도 고속 레벨 쉬프팅을 수행할 수 있다.

도 5는 본 발명의 다른 실시예에 따른 레벨 쉬프터(500)의 회로도이다. 도 5를 참조하면, 상기 레벨 쉬프터(500)는 입력회로(405), 차동 증폭회로(510), 및 출력회로(420)를 구비한다.

상기 레벨 쉬프터(500)의 구성 요소들과 도 4에 도시된 구성 요소들 중에서 동일한 부재 번호를 가지는 구성 요소들은 그 구조와 기능이 동일하므로 이들에 대한 상세한 설명은 생략한다.

도 4에 도시된 제2트랜지스터(P0)의 게이트는 차동 트랜지스터 쌍(N0와 N1)의 제1입력단자(IN1)에 접속되지만 도 5에 도시된 제2트랜지스터(P0')의 게이트는 접지 전압 라인(VSS)에 접속된다. 그러므로 상기 제2트랜지스터(P0')는 항상 턴-온 되어 있다.

상기 제1입력단자(IN1)로 입력되는 제1입력신호가 로우 레벨이고, 제2입력단자(IN2)로 입력되는 제2입력신호가 하이 레벨인 경우의 상기 레벨 쉬프터(500)의 동작을 설명한다.

상기 제1출력단자(ODA1)는 하이 레벨이고 상기 제2출력단자(ODA2)는 로우 레벨이다. 이때 제1입력 트랜지스터(N0), 제3트랜지스터(P1), 및 제4트랜지스터(P2)가 턴-오프되므로 스태틱 전류는 발생하지 않는다.

다음으로 상기 제1입력신호가 로우 레벨에서 하이 레벨로 천이되고, 상기 제2입력신호가 하이 레벨에서 로우 레벨로 천이될 때의 상기 레벨 쉬프터(500)의 동작을 설명한다.

상기 레벨 쉬프터(500)가 고속 레벨 쉬프팅을 수행하기 위해서는 상기 제2트랜지스터(P0')에 의하여 제1노드(Na)에 충전된 전하가 상기 제1입력 트랜지스터(N0)에 의하여 상기 접지 전압 라인(VSS)으로 빨리 방전되어야 한다.

즉, 상기 제2트랜지스터(P0')와 상기 제1입력 트랜지스터(N0) 사이에 전류 경쟁이 발생한다. 상기 제2트랜지스터(P0')는 풀-업 트랜지스터로 상기 제1입력 트랜지스터(N0)보다 그 크기가 작기 때문에 전류 경쟁에서 상기 제1입력 트랜지스터(N0)가 상기 제2트랜지스터(P0')보다 우세하다.

그러므로 상기 레벨 쉬프터(500)는 상기 제1입력신호가 로우 레벨에서 하이 레벨로 천이하고, 상기 제2입력신호가 하이 레벨에서 로우 레벨로 천이하는 과정에서 고속 레벨 쉬프팅을 수행할 수 있다.

상기 제1입력신호가 하이 레벨을 유지하고, 상기 제2입력신호가 로우 레벨을 유지하는 경우에, 제1트랜지스터(N2), 상기 제3트랜지스터(P1), 및 제2입력 트랜지스터(N1)가 턴-오프되므로 스태틱 전류는 발생하지 않는다.

다음으로 상기 제1입력신호가 하이 레벨에서 로우 레벨로 천이하고, 상기 제2입력신호가 로우 레벨에서 하이 레벨로 천이될 때의 상기 레벨 쉬프터(500)의 동작을 설명한다.

상기 레벨 쉬프터(500)가 고속 레벨 쉬프팅을 수행하기 위해서는 상기 제4트랜지스터(P2)에 의하여 상기 제2출력단자(ODA2)에 충전된 전하가 상기 제2입력 트랜지스터(N1)에 의하여 상기 접지 전압 라인(VSS)으로 빨리 방전되어야 한다.

그러므로 상기 레벨 쉬프터(500)는 상기 제1입력신호가 하이 레벨에서 로우 레벨로 천이하고, 상기 제2입력신호가 로우 레벨에서 하이 레벨로 천이하는 과정에서 고속 레벨 쉬프팅을 수행할 수 있다.

도 6은 본 발명의 다른 실시예에 따른 레벨 쉬프터(600)의 회로도이다. 도 6을 참조하면, 상기 레벨 쉬프터(600)는 입력회로(405), 차동 증폭회로(610), 및 출력회로(420)를 구비한다.

상기 레벨 쉬프터(600)의 구성 요소들과 도 4에 도시된 레벨 쉬프터(400)의 구성 요소들 중에서 동일한 부재 번호를 가지는 구성 요소들은 그 구조와 기능이 동일하므로 상세한 설명은 생략한다.

상기 레벨 쉬프터(600)의 동작은 도 4에 도시된 레벨 쉬프터(400)과 동일하므로 양자의 구조적인 차이에 대해서만 설명한다.

도 4에 도시된 레벨 쉬프터(400)의 제1입력 트랜지스터(N0)와 제2입력 트랜지스터(N1) 각각은 일정한 문턱 전압(예컨대, 0.6V)을 가지며, 차동 트랜지스터 쌍(N0와 N1)의 테일(tail)은 접지 전압 라인(VSS)에 접속된다.

그러나 도 6에 도시된 레벨 쉬프터(600)의 제1입력 트랜지스터(N0')와 제2입력 트랜지스터(N1') 각각은 제로 문턱 전압을 가지며, 제1입력 트랜지스터(N0')의 소스는 제2입력단자(IN2)에 접속되고, 제2입력 트랜지스터(N1')의 소스는 제1입력단자(IN1)에 접속된다.

상기 제1입력 트랜지스터(N0')와 상기 제2입력 트랜지스터(N1') 각각은 제로 문턱 전압을 가지므로 상기 차동 트랜지스터 쌍(N0'과 N1')의 테일이 상기 접지 전압 라인(VSS)에 접속된다면, 제1입력전압 또는 제2입력전압이 로우 레벨인 경우에도 상기 제1입력 트랜지스터(N0') 또는 상기 제2입력 트랜지스터(N1')가 턴-온될 수 있다.

그러나 상기 레벨 쉬프터(600)에 있어서, 상기 제1입력신호가 로우 레벨인 경우에 상기 제1입력 트랜지스터(N0')의 소스는 하이 레벨의 상기 제2입력신호를 수신하는 제2입력단자(IN2)에 접속되므로 상기 제1입력 트랜지스터(N0')는 턴-온되지 않는다.

또한 상기 제2입력신호가 로우 레벨인 경우에도 상기 제2입력 트랜지스터(N1')의 소스는 하이 레벨의 상기 제2입력신호를 수신하는 제1입력단자(IN1)에 접속되므로 상기 제1입력 트랜지스터(N1')는 턴-온되지 않는다.

그러나 상기 제1입력신호 또는 제2입력신호가 하이 레벨인 경우에는 상기 제1입력 트랜지스터(N0') 또는 상기 제2입력 트랜지스터(N1')의 소스는 로우 레벨의 입력신호를 수신하는 입력단자에 접속되어 턴-온된다.

상기 레벨 쉬프터(600)의 동작은 도 4에 도시된 레벨 쉬프터(400)의 동작과 동일하다. 다만, 상기 레벨 쉬프터(600)는 제로 문턱 전압을 가지는 입력 트랜지스터들(N0'과 N1)을 구비하므로 1V 이하의 입력전압에 대해서도 안정적으로 동작한다.

도 7은 본 발명의 다른 실시예에 따른 레벨 쉬프터(700)의 회로도이다. 도 7을 참조하면, 상기 레벨 쉬프터(700)는 입력회로(405), 차동 증폭회로(710), 및 출력회로(420)를 구비한다.

상기 레벨 쉬프터(700)의 구성 요소들과 도 4에 도시된 레벨 쉬프터(400)의 구성 요소들 중에서 동일한 부재 번호를 가지는 구성 요소들은 그 구조와 기능이 동일하므로 이들에 대한 상세한 설명은 생략한다.

도 4에 도시된 제1트랜지스터(N2)는 제2노드(Nb)에 접속되는 게이트를 갖는 N 채널 형 MOSFET이나 도 7에 도시된 제1트랜지스터(P3)는 제2출력단자(ODA2)에 접속되는 게이트를 갖는 P 채널 형 MOSFET이다.

먼저 상기 제1입력단자(IN1)로 입력되는 제1입력신호가 로우 레벨이고, 상기 제2입력단자(IN2)로 입력되는 제2입력신호가 하이 레벨인 경우의 상기 레벨 쉬프터(700)의 동작을 설명한다.

상기 제1출력단자(ODA1)는 하이 레벨이고 상기 제2출력단자(ODA2)는 로우 레벨이다. 이때 상기 차동 증폭회로(710)의 제1입력 트랜지스터(N0), 제3트랜지스터(P1), 및 제4트랜지스터(P2)가 턴-오프되므로 스태틱 전류는 발생하지 않는다.

다음으로 상기 제1입력신호가 로우 레벨에서 하이 레벨로 천이되고, 상기 제2입력신호가 하이 레벨에서 로우 레벨로 천이될 때의 상기 레벨 쉬프터(700)의 동작을 설명한다.

상기 레벨 쉬프터(700)가 고속 레벨 쉬프팅을 수행하기 위해서는 제2트랜지스터(P0)에 의하여 제1노드(Na)에 충전된 전하가 상기 제1입력 트랜지스터(N0)에 의하여 상기 접지 전압 라인(VSS)으로 빨리 방전되어야 한다.

즉, 상기 제2트랜지스터(P0)와 상기 제1입력 트랜지스터(N0) 사이에 전류 경쟁이 발생한다. 상기 제2트랜지스터(P0)는 풀-업 트랜지스터로 상기 제1입력 트랜지스터(N0)보다 그 크기가 작고, 상기 제1입력 트랜지스터(N0)와 게이트 전압이 공통이다. 그러므로 전류 경쟁에서 상기 제1입력 트랜지스터(N0)가 상기 제2트랜지스터(P0)보다 우세하다.

그러므로 상기 레벨 쉬프터(600)는 상기 제1입력신호가 로우 레벨에서 하이 레벨로 천이하고, 상기 제2입력신호가 하이 레벨에서 로우 레벨로 천이하는 과정에서 고속 레벨 쉬프팅을 수행할 수 있다.

상기 제1입력신호가 하이 레벨을 유지하고, 상기 제2입력신호가 로우 레벨을 유지하는 경우에, 상기 제1트랜지스터(P3), 제3트랜지스터(P1), 및 상기 제2입력 트랜지스터(N1)가 턴-오프되므로 스태틱 전류는 발생하지 않는다.

다음으로 상기 제1입력신호가 하이 레벨에서 로우 레벨로 천이하고, 상기 제2입력신호가 로우 레벨에서 하이 레벨로 천이될 때의 상기 레벨 쉬프터(700)의 동작을 설명한다.

상기 레벨 쉬프터(700)가 고속 레벨 쉬프팅을 수행하기 위해서는 상기 제4트랜지스터(P2)에 의하여 상기 제2출력단자(ODA2)에 충전된 전하가 상기 제2입력 트랜지스터(N1)에 의하여 상기 접지 전압 라인(VSS)으로 빨리 방전되어야 한다.

그러므로 상기 레벨 쉬프터(700)는 상기 제1입력신호가 하이 레벨에서 로우 레벨로 천이하고, 상기 제2입력신호가 로우 레벨에서 하이 레벨로 천이하는 과정에서 고속 레벨 쉬프팅을 수행할 수 있다.

도 8은 본 발명의 또 다른 실시예에 따른 레벨 쉬프터(800)의 회로도이다. 도 8을 참조하면, 상기 레벨 쉬프터(800)는 입력회로(405), 차동 증폭회로(810), 및 출력회로(420)를 구비한다.

상기 레벨 쉬프터(800)의 구성 요소들과 도 4에 도시된 레벨 쉬프터(400)의 구성 요소들 중에서 동일한 부재 번호를 가지는 구성 요소들은 그 구조와 기능이 동일하므로 상세한 설명은 생략한다.

도 4에 도시된 제2트랜지스터(P0)의 게이트는 차동 트랜지스터 쌍(N0와 N1)의 제1입력단자(IN1)에 접속되지만 도 8에 도시된 제2트랜지스터(P0')의 게이트는 접지 전압 라인(VSS)에 접속된다. 그러므로 상기 제2트랜지스터(P0')는 항상 턴-온되어 있다.

도 4에 도시된 제1트랜지스터(N2)는 제2노드(Nb)에 접속되는 게이트를 갖는 N 채널 형 MOSFET이나 도 8에 도시된 제1트랜지스터(P3)는 제2출력단자(ODA2)에 접속되는 게이트를 갖는 P 채널 형 MOSFET이다.

상기 제1입력단자(IN1)로 입력되는 제1입력신호가 로우 레벨이고, 상기 제2입력단자(IN2)로 입력되는 제2입력신호가 하이 레벨인 경우의 상기 레벨 쉬프터(800)의 동작을 설명한다.

상기 제1출력단자(ODA1)는 하이 레벨이고 상기 제2출력단자(ODA2)는 로우 레벨이다. 이때 상기 제1입력 트랜지스터(N0), 제3트랜지스터(P1), 및 상기 제4트랜지스터(P2)가 턴-오프되므로 스태틱 전류는 발생하지 않는다.

다음으로 상기 제1입력신호가 로우 레벨에서 하이 레벨로 천이되고, 상기 제2입력신호가 하이 레벨에서 로우 레벨로 천이될 때의 상기 레벨 쉬프터(800)의 동작을 설명한다.

상기 레벨 쉬프터(800)가 고속 레벨 쉬프팅을 수행하기 위해서는 상기 제2트랜지스터(P0')에 의하여 상기 제1노드(Na)에 충전된 전하가 상기 제1입력 트랜지스터(N0)에 의하여 상기 접지 전압 라인(VSS)으로 빨리 방전되어야 한다.

그러므로 상기 레벨 쉬프터(800)는 상기 제1입력신호가 로우 레벨에서 하이 레벨로 천이하고, 상기 제2입력신호가 하이 레벨에서 로우 레벨로 천이하는 과정에서 고속 레벨 쉬프팅을 수행할 수 있다.

상기 제1입력신호가 하이 레벨을 유지하고, 상기 제2입력신호가 로우 레벨을 유지하는 경우에, 상기 제1트랜지스터(P3), 상기 제3트랜지스터(P1), 및 상기 제2입력 트랜지스터(N1)가 턴-오프되므로 스태틱 전류는 발생하지 않는다.

다음으로 상기 제1입력신호가 하이 레벨에서 로우 레벨로 천이하고, 상기 제2입력신호가 로우 레벨에서 하이 레벨로 천이될 때의 상기 레벨 쉬프터(800)의 동작을 설명한다.

상기 레벨 쉬프터(800)가 고속 레벨 쉬프팅을 수행하기 위해서는 상기 제4트랜지스터(P2)에 의하여 상기 제2출력단자(ODA2)에 충전된 전하가 상기 제2입력 트랜지스터(N1)에 의하여 상기 접지 전압 라인(VSS)으로 빨리 방전되어야 한다.

그러므로 상기 레벨 쉬프터(800)는 상기 제1입력신호가 하이 레벨에서 로우 레벨로 천이하고, 상기 제2입력신호가 로우 레벨에서 하이 레벨로 천이하는 과정에서 고속 레벨 쉬프팅을 수행할 수 있다.

도 9는 본 발명의 다른 실시예에 따른 레벨 쉬프터(900)의 회로도이다. 도 9를 참조하면, 상기 레벨 쉬프터(900)는 입력회로(405), 차동 증폭회로(910), 및 출력회로(420)를 구비한다.

상기 레벨 쉬프터(900)의 구성 요소들과 도 4에 도시된 레벨 쉬프터(400)의 구성 요소들 중에서 동일한 부재 번호를 가지는 구성 요소들은 그 구조와 기능이 동일하므로 상세한 설명은 생략한다. 상기 레벨 쉬프터(900)의 동작은 도 4에 도시된 레벨 쉬프터(400)와 동일하므로 양자의 구조적인 차이에 대해서만 설명한다.

도 4에 도시된 레벨 쉬프터(400)의 입력트랜지스터들(N0와 N1) 각각의 게이트 층의 브레이크다운 전압은 제2전원 전압(VDD2)이나, 상기 레벨 쉬프터(900)의 입력 트랜지스터들(N0"과 N1") 각각의 게이트 층의 브레이크다운 전압은 제1전원 전압(VDD1)이다.

즉, 상기 레벨 쉬프터(900)의 입력 트랜지스터들(N0"와 N1") 각각의 게이트 층은 도 4에 도시된 레벨 쉬프터(400)의 입력 트랜지스터들(N0와 N1) 각각의 게이트 층보다 얇다.

이는 상기 레벨 쉬프터(900)의 입력 트랜지스터들(N0"와 N1") 각각의 문턱 전압이 도 4에 도시된 레벨 쉬프터(400)의 입력 트랜지스터들(N0와 N1) 각각의 문턱 전압보다 낮음을 의미한다. 그러므로 상기 레벨 쉬프터(900)는 낮은 입력전압 (예컨대, 1V이하의 전압)에서도 안정적으로 동작할 수 있다.

또한 상기 레벨 쉬프터(900)는 제1트랜지스터(N2)와 제1출력단자(ODA1) 사이에 접속되는 제5트랜지스터(N3) 및 제3트랜지스터(P1)와 제2출력단자(ODA2) 사이에 접속되는 제6트랜지스터(N4)를 더 구비한다. 상기 트랜지스터 쌍(N3와 N4) 각각의 게이트는 제1전원 전압 라인(VDD1)에 공통으로 접속된다.

상기 트랜지스터 쌍(N3와 N4) 각각은 제로 문턱 전압을 가지며, 제2전원 전압이 상기 레벨 쉬프터(900)의 차동 트랜지스터 쌍(N0"과 N1")에 직접적으로 전달되는 것을 방지한다. 왜냐하면 상기 차동 트랜지스터 쌍(N0"과 N1") 각각은 제1전원 전압을 브레이크다운 전압으로 가지기 때문에 상기 차동 트랜지스터 쌍(N0"과 N1")을 보호하기 위함이다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 레벨 쉬프터는 스태틱 전류를 차단하고, 낮은 구동 전압에서 고속 레벨 쉬프팅을 수행할 수 있는 효과가 있다.

Claims

제1입력 단자와 제2입력 단자를 구비하는 제1도전형의 차동 트랜지스터 쌍;

제1노드와 상기 차동 트랜지스터 쌍의 제1출력단자 사이에 접속되며, 제2노드에 접속되는 게이트를 갖는 제1도전형의 제1트랜지스터;

전원 전압 라인과 상기 제1노드 사이에 접속되는 제2도전형의 제2트랜지스터; 및

상기 전원 전압 라인과 상기 차동 트랜지스터 쌍의 제2출력단자 사이에 접속되며, 상기 제1노드에 접속되는 게이트를 갖는 제2도전형의 제3트랜지스터를 구비하는 레벨 쉬프터.
제1항에 있어서, 상기 레벨 쉬프터는,

상기 차동 트랜지스터 쌍의 제2출력단자와 상기 제2노드 사이에 접속되는 인버터; 및

상기 전원 전압 라인과 상기 차동 트랜지스터 쌍의 제2출력단자 사이에 접속되고, 상기 제2노드에 접속되는 게이트를 갖는 제2도전형의 제4트랜지스터를 더 구비하는 레벨 쉬프터.
제2항에 있어서, 상기 제2트랜지스터는 상기 제1입력단자에 접속되는 게이트를 갖는 레벨 쉬프터.
제2항에 있어서, 상기 제2트랜지스터는 접지 전압 라인에 접속되는 게이트를 갖는 레벨 쉬프터.
제2항에 있어서, 상기 차동 트랜지스터 쌍의 제1입력 트랜지스터와 제2입력 트랜지스터 각각은 제로 문턱 전압을 가지는 레벨 쉬프터.
제5항에 있어서, 상기 제1입력 트랜지스터의 소스는 상기 제2입력단자에 접속되고, 상기 제2입력 트랜지스터의 소스는 상기 제1입력단자에 접속되는 레벨 쉬프터.
제1입력 단자와 제2입력 단자를 구비하는 제1도전형의 차동 트랜지스터 쌍;

제1노드와 상기 차동 트랜지스터 쌍의 제1출력단자 사이에 접속되며, 상기 차동 트랜지스터 쌍의 제2출력단자에 접속되는 게이트를 갖는 제2도전형의 제1트랜지스터;

전원 전압 라인과 상기 제1노드 사이에 접속되는 제2도전형의 제2트랜지스터; 및

상기 전원 전압 라인과 상기 차동 트랜지스터 쌍의 제2출력단자 사이에 접속되며, 상기 제1노드에 접속되는 게이트를 갖는 제2도전형의 제3트랜지스터를 구비하는 레벨 쉬프터.
제7항에 있어서, 상기 레벨 쉬프터는,

상기 차동 트랜지스터 쌍의 제2출력단자와 제2노드 사이에 접속되는 인버터; 및

상기 전원 전압 라인과 상기 차동 트랜지스터 쌍의 제2출력단자 사이에 접속되고, 제2노드에 접속되는 게이트를 갖는 제2도전형의 제4트랜지스터를 더 구비하는 레벨 쉬프터.
제8항에 있어서, 상기 제2트랜지스터는 상기 제1입력단자에 접속되는 게이트를 갖는 레벨 쉬프터.
제8항에 있어서, 상기 제2트랜지스터는 접지 전압 라인에 접속되는 게이트를 갖는 레벨 쉬프터.
제1입력 단자와 제2입력 단자를 구비하는 제1도전형의 차동 트랜지스터 쌍;

제1노드, 제2노드, 및 상기 차동 트랜지스터 쌍의 출력단자들 사이에 서로 병렬로 접속되고, 각각이 제1전원 전압 라인에 접속되는 게이트를 갖는 제1도전형의 제1트랜지스터 쌍;

제3노드와 상기 제1노드 사이에 접속되고, 제4노드에 접속되는 게이트를 갖는 제1도전형의 제1트랜지스터;

제2전원 전압 라인과 상기 제3노드 사이에 접속되는 제2도전형의 제2트랜지스터; 및

상기 제2전원 전압 라인과 상기 제2노드와 사이에 접속되고, 상기 제3노드에 접속되는 게이트를 갖는 제2도전형의 제3트랜지스터를 구비하는 레벨 쉬프터.
제11항에 있어서, 상기 제2전원 전압은 상기 제1전원 전압을 레벨 쉬프팅한 전압인 레벨 쉬프터.
제11항에 있어서, 상기 제1트랜지스터 쌍 각각은 상기 제2전원 전압을 게이트 층의 브레이크다운 전압으로 갖고, 제로 문턱 전압을 갖는 레벨 쉬프터.
제11항에 있어서, 상기 레벨 쉬프터는,

상기 제2노드와 상기 제4노드 사이에 접속되는 인버터; 및

상기 제2전원 전압 라인과 상기 제2노드 사이에 접속되고, 상기 제4노드에 접속되는 게이트를 갖는 제2도전형의 제4트랜지스터를 더 구비하는 레벨 쉬프터.
제14항에 있어서, 상기 제2트랜지스터는 상기 제1입력단자에 접속되는 게이트를 갖는 레벨 쉬프터.
제1항 내지 제15항 중 어느 한 항에 있어서, 상기 제1도전형의 트랜지스터들 각각은 N 채널 형의 MOSFET이고 상기 제2도전형의 트랜지스터들 각각은 P 채널 형의 MOSFET인 레벨 쉬프터.