KR101162697B1 - 레벨 시프트 회로 - Google Patents

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KR101162697B1
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Abstract

본 발명은 고전압 소자 대신 저전압 소자를 사용하여 동작 전원의 크기가 낮아도 빠른 스위칭 동작을 할 수 있으며, 회로의 구성이 용이하고, 구동 능력이 향상된 레벨 시프트 회로에 관한 것이다.
본 발명에 따른 레벨 시프트 회로는, 접지전압(GND)과 제1구동전압(VD1) 사이의 전압 레벨을 갖는 입력신호(VIN1)를 입력받아 동일한 위상을 갖는 동일위상입력신호(VIN) 및 반전된 위상을 갖는 반전입력신호(VINB)를 출력하는 입력회로(210), 상기 입력회로에서 출력된 동일위상입력신호(VIN) 및 반전된 입력신호(VINB)를 입력받아 접지전압(GND)과 상기 제1구동전압(VD1)보다 높은 전압인 제2구동전압(VD2) 사이의 전압 레벨을 갖는 출력신호(VOUT)로 변환하는 쉬프트회로(220), 상기 출력신호(VOUT)를 입력받아 구동신호(VG)를 출력하는 게이트 드라이버(230) 및 상기 게이트 드라이버로부터 출력된 구동신호(VG)를 입력받아 스위칭전압(VSW)을 출력하는 출력 스위칭 장치(240)를 구비하는 것을 특징으로 한다.

Description

레벨 시프트 회로 {level shift circuit}
본 발명은 낮은 전원에서 높은 전원으로 신호의 크기를 변환하는 레벨 시프트 회로에 관한 것으로써, 특히 쉬프트회로 및 게이트 드라이버에 고전압 소자 대신 저전압 소자를 사용하여 동작 전원의 크기가 낮아도 빠른 스위칭 동작을 할 수 있으며, 회로의 구성이 용이하고, 구동 능력이 향상된 레벨 시프트 회로에 관한 것이다.
일반적으로 시스템의 전력소모를 줄이기 위해 시스템의 각각의 소자에 대해 다양한 전압이 사용된다. 따라서 서로 다른 전압 사이에서 신호의 전달을 정확히 하기 위해서는 레벨 쉬프터(level shifter)가 요구된다.
도 1은 종래기술에 따른 레벨 시프터를 나타내는 도면이다.
도 1을 참고하면 종래기술에 따른 레벨 시프터는 입력회로(input circuit, 2), 쉬프트회로(shift circuit, 3) 및 전압생성회로(voltage generation circuit, 4)로 구성되어 있다.
여기서 쉬프트회로(3)는 저전압의 엔모스(NMOS) 트랜지스터(Tr15, Tr16)와 고전압의 엔모스(NMOS) 트랜지스터(Tr13, Tr14) 및 고전압의 피모스(PMOS) 트랜지스터(Tr11, Tr12)의 결선으로 구성되어 있으며, 고전압의 엔모스(NMOS) 트랜지스터(Tr13, Tr14)의 게이트에는 전압생성회로(4)에서 생성된 바이어스전압(VB1)이 인가된다.
도 1에 도시된 레벨 시프터는 동일한 쉬프트 회로(Shift Circuit) 구성에서 바이어스전압(VB1)의 특성을 개선하는 것을 보여주고 있다.
즉 생성된 바이어스전압(VB1)이 제2구동전압(VD2)의 영향을 받지 않도록 하여 쉬프트 회로(Shift Circuit) 의 동작 속도가 느려지지 않도록 하고 있다.
개선된 바이어스전압(VB1)은 제2구동전압(VD2)의 영향을 받지 않기 때문에 쉬프트 회로(Shift Circuit)에서 제1노드(N1)와 제2노드(N2)의 전압을 일정하게 유지하게 된다. 따라서 저전압의 엔모스(NMOS) 트랜지스터(Tr15, Tr16)의 동작 특성이 제2구동전압(VD2)의 변화에 영향을 받지 않게 함으로써 빠른 동작이 유지된다.
이 때 저전압의 엔모스(NMOS) 트랜지스터(Tr15, Tr16)는 낮은 동작 전압에서만 사용하여야 하는 제한이 따른다. 레벨 쉬프터의 특성상 제2구동전압(VD2)은 제1구동전압(VD1)보다 높은 전위가 되며, 따라서 제1구동전압(VD1)에서 사용되는 저전압의 엔모스(NMOS) 트랜지스터(Tr15, Tr16)를 사용하기 위해 고전압의 엔모스(NMOS) 트랜지스터(Tr13, Tr14)가 추가된다.
저전압의 엔모스(NMOS) 트랜지스터(Tr15, Tr16)의 드레인(drain) 전압은 바이어스전압(VB1)에서 고전압의 엔모스(NMOS) 트랜지스터(Tr13, Tr14)의 게이트-소스 전압(VGS)를 뺀 값이다.
그러므로 저전압의 엔모스(NMOS) 트랜지스터(Tr15, Tr16)가 정상 동작하기 위한 적절한 전압 (VB1)이 전압생성회로(4)에서 생성되어 공급된다. 이 때 고전압의 엔모스(NMOS) 트랜지스터(Tr13, Tr14)의 드레인(drain)은 근사적으로 제2구동전압(VD2)과 0V(즉, GND)를 반복하는 스위칭(switching) 전압이 되는데 제2구동전압(VD2)의 고전압에서 정상 동작하기 위해서는 고전압의 엔모스(high voltage NMOS) 트랜지스터를 사용하여야 한다.
이와 같이 회로의 동작 전압에 맞게 소자를 배치함으로써 원하는 레벨 쉬프트(level shift) 신호를 얻게 된다.
고전압의 피모스(PMOS) 트랜지스터(Tr11, Tr12)는 그 드레인이 고전압의 엔모스(NMOS) 트랜지스터(Tr13, Tr14)의 드레인과 연결되어 있다. 따라서 Tr11(Tr12)는 고전압의 소자가 사용되어야 한다. Tr11과 Tr12는 latch 형태로 결선이 되어 그 출력이 입력된 신호의 트랜지션(transition)에만 반응하게 되며, 이러한 구성으로 인해 안정된 로직 트랜지션 동작을 얻게 된다.
종래의 레벨 시프터에서는 빠른 동작 특성을 얻기 위해 저전압의 엔모스(NMOS) 트랜지스터(Tr15, Tr16)를 사용하고 있다. 그런데 이러한 저전압의 소자를 사용하기 위해서 고전압의 엔모스 트랜지스터를 저전압과 고전압의 아이솔레이션(isolation) 소자로 추가하여 사용해야 한다. 따라서 고전압 소자의 영향이 여전히 존재하게 되며, 입력 측의 동작 특성은 저전압의 엔모스(NMOS) 트랜지스터(Tr15, Tr16) 및 고전압의 엔모스(NMOS) 트랜지스터(Tr13, Tr14)의 상호 동작에 의해 결정된다.
또한, 종래 기술의 동작 설명에서도 설명된 바와 같이, 고전압의 엔모스(NMOS) 트랜지스터(Tr13, Tr14)를 사용함으로 인해 부하(load) 쪽의 래치(latch) 동작을 하는 소자 또한 고전압 소자인 고전압의 피모스(PMOS) 트랜지스터(Tr11, Tr12)를 사용하여야 한다. 따라서 부하(load) 쪽의 래치(latch)의 동작 특성이 고전압 소자에 의해 제약을 받게 된다.
또한, 레벨 쉬프트된 출력신호는 근사적으로 제2구동전압(VD2)과 그라운드 전압(GND) 사이에서 트랜지션(transition)을 하게 된다. 그러나 이러한 레벨의 출력신호를 처리하기 위해서는 뒤따르는 회로들이 고전압 소자로 구성되어야 하며, 이로 인해 소자의 사이즈가 커지고 동작 속도가 떨어지는 문제가 있었다.
본 발명이 이루고자 하는 기술적 과제는, 낮은 전압에서 쉬프트회로 및 게이트 드라이버의 동작이 가능하도록 하여 시스템 전체의 동작전압을 낮추고, 빠른 동작 속도를 구현할 수 있는 레벨 시프트 회로를 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 레벨 시프트 회로는, 접지전압(GND)과 제1구동전압(VD1) 사이의 전압 레벨을 갖는 입력신호(VIN1)를 입력받아 동일한 위상을 갖는 동일위상입력신호(VIN) 및 반전된 위상을 갖는 반전입력신호(VINB)를 출력하는 입력회로(210), 상기 입력회로에서 출력된 동일위상입력신호(VIN) 및 반전된 입력신호(VINB)를 입력받아 접지전압(GND)과 상기 제1구동전압(VD1)보다 높은 전압인 제2구동전압(VD2) 사이의 전압 레벨을 갖는 출력신호(VOUT)로 변환하는 쉬프트회로(220), 상기 출력신호(VOUT)를 입력받아 구동신호(VG)를 출력하는 게이트 드라이버(230) 및 상기 게이트 드라이버로부터 출력된 구동신호(VG)를 입력받아 스위칭전압(VSW)을 출력하는 출력 스위칭 장치(240)를 구비한다.
상기 쉬프트회로(220)는 소스단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 동일위상입력신호(VIN)가 인가되는 제1 엔모스 트랜지스터(NM1), 소스단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 반전입력신호(VINB)가 인가되는 제2 엔모스 트랜지스터(NM2), 제1단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 제2단자가 상기 제2구동전압(VD2)에 연결된 제1 제너다이오드(ZD1), 제1단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 제2단자가 상기 제2구동전압(VD2)에 연결된 제2 제너다이오드(ZD2), 드레인 단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결된 제1 피모스 트랜지스터(PM1) 및 드레인 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제1 피모스 트랜지스터(PM1)의 드레인 단자에 연결된 제2 피모스 트랜지스터(PM2)를 구비한다.
한편, 상기 쉬프트회로(520)는, 소스 단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 동일위상입력신호(VIN)가 인가되는 제1 엔모스 트랜지스터(NM1), 소스 단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 반전입력신호(VINB)가 인가되는 제2 엔모스 트랜지스터(NM2), 드레인 단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 게이트에 스위칭전압(VSW)이 인가되는 제3 피모스 트랜지스터(PM3), 드레인 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 게이트에 스위칭전압(VSW)이 인가되는 제4 피모스 트랜지스터(PM4), 드레인 단자가 상기 제3 피모스 트랜지스터(PM3)의 소스 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제4 피모스 트랜지스터(PM4)의 소스 단자에 연결된 제1 피모스 트랜지스터(PM1) 및 드레인 단자가 상기 제4 피모스 트랜지스터(PM4)의 소스 단자 및 출력신호(VOUT)에 공통으로 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제1 피모스 트랜지스터(PM1)의 드레인 단자에 연결된 제2 피모스 트랜지스터(PM2)를 구비하여 이루어질 수도 있다.
상기 입력회로(210)는 상기 제1구동전압(VD1)과 상기 접지전압(GND) 사이에서 구동되고 상기 입력신호(VIN1)를 반전시켜 반전입력신호(VINB)를 출력하는 제1인버터(211) 및 상기 제1구동전압(VD1)과 상기 접지전압(GND) 사이에서 구동되고 상기 반전입력신호(VINB)를 다시 반전시켜 동일위상입력신호(VIN)를 출력하는 제2인버터(212)를 구비한다.
상기 게이트 드라이버(230)는 상기 제2구동전압(VD2)과 상기 스위칭전압(VSW) 사이에서 구동되고 상기 출력신호(VOUT)를 반전시켜 출력하는 제3인버터(231) 및 상기 제2구동전압(VD2)과 상기 스위칭전압(VSW) 사이에서 구동되고 상기 반전된 출력신호(VOUT)를 다시 반전시켜 구동신호(VG)를 출력하는 제4인버터(232)를 구비한다.
상기 출력 스위칭 장치(240)는 소스 단자가 상기 스위칭전압(VSW)에 연결되고 드레인 단자가 제3구동전압(VD3)에 연결되며, 게이트에 상기 구동신호(VG)가 인가되는 제3엔모스트랜지스터(NM3)로 이루어진다.
한편, 상기 쉬프트회로(220)의 출력신호(VOUT)는 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자 및 상기 제1 제너다이오드(ZD1)의 제1단자의 공통단자에서 출력된 제1출력신호(VOUT1) 및 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자 및 상기 제2 제너다이오드(ZD2)의 제1단자의 공통단자에서 출력된 제2출력신호(VOUT2)의 이중 출력신호로 구성될 수 있다.
이때 상기 게이트 드라이버(230)는 상기 제1출력신호(VOUT1) 및 상기 제2출력신호(VOUT2)를 입력받아 상기 구동신호(VG)를 출력한다.
한편, 상기 쉬프트회로(520)의 출력신호(VOUT)는 상기 제1 피모스 트랜지스터(PM1)의 드레인 단자 및 상기 제3 피모스 트랜지스터(PM3)의 소스 단자의 공통단자에서 출력된 제1출력신호(VOUT1) 및 상기 제2 피모스 트랜지스터(PM2)의 드레인 단자 및 상기 제4 피모스 트랜지스터(PM4)의 소스 단자의 공통단자에서 출력된 제2출력신호(VOUT2)의 이중 출력신호로 구성될 수 있다.
이때, 상기 게이트 드라이버(530)는 상기 제1출력신호(VOUT1) 및 상기 제2출력신호(VOUT2)를 입력받아 상기 구동신호(VG)를 출력한다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 레벨 시프트 회로는, 접지전압(GND)과 제1구동전압(VD1) 사이의 전압 레벨을 갖는 동일위상입력신호(VIN) 및 반전입력신호(VINB)를 입력받아 접지전압(GND)과 상기 제1구동전압(VD1)보다 높은 전압인 제2구동전압(VD2) 사이의 전압 레벨을 갖는 출력신호(VOUT)로 변환하는 쉬프트회로를 구비하는 레벨 시프트 회로에 있어서, 상기 쉬프트회로는, 소스단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 동일위상입력신호(VIN)가 인가되는 제1 엔모스 트랜지스터(NM1); 소스단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 반전입력신호(VINB)가 인가되는 제2 엔모스 트랜지스터(NM2); 제1단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 제2단자가 상기 제2구동전압(VD2)에 연결된 제1 제너다이오드(ZD1); 제1단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 제2단자가 상기 제2구동전압(VD2)에 연결된 제2 제너다이오드(ZD2); 드레인 단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결된 제1 피모스 트랜지스터(PM1); 및 드레인 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제1 피모스 트랜지스터(PM1)의 드레인 단자에 연결된 제2 피모스 트랜지스터(PM2);를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 레벨 시프트 회로는, 접지전압(GND)과 제1구동전압(VD1) 사이의 전압 레벨을 갖는 동일위상입력신호(VIN) 및 반전입력신호(VINB)를 입력받아 접지전압(GND)과 상기 제1구동전압(VD1)보다 높은 전압인 제2구동전압(VD2) 사이의 전압 레벨을 갖는 출력신호(VOUT)로 변환하는 쉬프트회로를 구비하는 레벨 시프트 회로에 있어서, 상기 쉬프트회로는, 소스 단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 동일위상입력신호(VIN)가 인가되는 제1 엔모스 트랜지스터(NM1); 소스 단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 반전입력신호(VINB)가 인가되는 제2 엔모스 트랜지스터(NM2); 드레인 단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 게이트에 스위칭전압(VSW)이 인가되는 제3 피모스 트랜지스터(PM3); 드레인 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 게이트에 스위칭전압(VSW)이 인가되는 제4 피모스 트랜지스터(PM4); 드레인 단자가 상기 제3 피모스 트랜지스터(PM3)의 소스 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제4 피모스 트랜지스터(PM4)의 소스 단자에 연결된 제1 피모스 트랜지스터(PM1); 및 드레인 단자가 상기 제4 피모스 트랜지스터(PM4)의 소스 단자 및 출력신호(VOUT)에 공통으로 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제1 피모스 트랜지스터(PM1)의 드레인 단자에 연결된 제2 피모스 트랜지스터(PM2);를 구비하는 것을 특징으로 한다.
본 발명에 의한 레벨 시프트 회로에 의하면 매우 낮은 전압에서 쉬프트회로의 동작이 가능하여 시스템 전체의 동작전압을 낮게 설계할 수 있는 효과가 있다.
또한, 쉬프트회로의 래치 및 게이트 드라이버에 저전압 소자를 사용함으로써 매우 빠른 동작 속도를 구현할 수 있으며, 이로 인해 출력스위칭 장치의 구동능력을 향상시킬 수 있는 장점이 있다.
도 1은 종래기술에 따른 레벨 시프터를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 레벨 시프트 회로의 블록도이다.
도 3은 도 2에 도시된 본 발명의 일 실시예에 따른 레벨 시프트 회로의 구체적인 구성을 나타내는 회로도이다.
도 4는 도 3에 도시된 레벨 시프트 회로의 게이트 드라이버의 특성을 나타내는 도면이다.
도 5는 본 발명의 다른 일 실시예에 따른 레벨 시프트 회로의 블록도이다.
도 6은 도 5에 도시된 본 발명의 다른 일 실시예에 따른 레벨 시프트 회로의 구체적인 구성을 나타내는 회로도이다.
도 7은 도 2에 도시된 레벨 시프트 회로에서 쉬프트 회로의 출력을 이중으로 구성하여 사용하는 경우를 나타내는 블록도이다.
도 8은 도 5에 도시된 레벨 시프트 회로에서 쉬프트 회로의 출력을 이중으로 구성하여 사용하는 경우를 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 레벨 시프트 회로의 블록도이고, 도 3은 도 2에 도시된 본 발명의 일 실시예에 따른 레벨 시프트 회로의 구체적인 구성을 나타내는 회로도이다.
도 2 및 도 3을 참고하면 본 발명의 일 실시예에 따른 레벨 시프트 회로는 입력회로(210), 쉬프트회로(220), 게이트 드라이버(230) 및 출력스위칭장치(240)를 구비한다.
입력회로(210)는 접지전압(GND)과 제1구동전압(VD1) 사이의 전압 레벨을 갖는 입력신호(VIN1)를 입력받아 동일한 위상을 갖는 동일위상입력신호(VIN) 및 반전된 위상을 갖는 반전입력신호(VINB)를 출력한다.
즉, 입력회로(210)는 저전압(low voltage)의 신호를 받아들여 상기 쉬프트회로(220)에 전달한다. 상기 입력회로(210)는 제1구동전압(VD1)과 접지전압(GND) 사이에서 구동되며, 직렬로 연결된 제1인버터(211) 및 제2인버터(212)를 구비한다.
제1인버터(211)는 입력신호(VIN1)를 입력받아 이를 반전시켜 입력신호에 비해 반대위상을 가진 반전입력신호(VINB)를 출력하여 상기 쉬프트회로(220)에 전달한다. 상기 제2인버터(212)는 제1인버터(211)의 출력을 입력받아 이를 반전시켜 입력신호와 동일한 위상을 가진 동일위상입력신호(VIN)를 출력하여 상기 쉬프트회로(220)에 전달한다.
도 3에 도시된 입력회로(210)는 일 실시예를 나타낸 것으로 쉬프트회로(220)를 구동하기 위한 신호를 생성하는 다양한 실시예로 변형가능하다.
상기 쉬프트회로(220)는 상기 입력회로(210)에서 출력된 동일위상입력신호(VIN) 및 반전입력신호(VINB)를 입력받아 접지전압(GND)과 상기 제1구동전압(VD1)보다 높은 전압인 제2구동전압(VD2) 사이의 전압 레벨을 갖는 출력신호(VOUT)로 변환한다.
즉, 쉬프트회로(220)는 상기 입력회로(210)로부터 전달된 저전압(low voltage)의 신호를 고전압(high voltage)의 신호로 변환한다.
상기 쉬프트회로(220)는 제1 제너다이오드(ZD1), 제2 제너다이오드(ZD2), 고전압 제1엔모스(NM1), 제2엔모스(NM2), 저전압의 제1피모스(PM1) 및 제2피모스(PM2)로 구성되어 있다.
제1 엔모스 트랜지스터(NM1)는 소스단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 동일위상입력신호(VIN)가 인가된다. 제2 엔모스 트랜지스터(NM2)는 소스단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 반전입력신호(VINB)가 인가된다.
제1 제너다이오드(ZD1)는 제1단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 제2단자가 상기 제2구동전압(VD2)에 연결된다. 제2 제너다이오드(ZD2)는 제1단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 제2단자가 상기 제2구동전압(VD2)에 연결된다.
제1 피모스 트랜지스터(PM1)는 드레인 단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결된다.
제2 피모스 트랜지스터(PM2)는 드레인 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제1 피모스 트랜지스터(PM1)의 드레인 단자에 연결된다.
제1엔모스(NM1) 및 제2엔모스(NM2)는 상기 입력회로(210)에서 생성된 2개의 신호(VIN/VINB)에 응답하여 온-오프의 스위칭 동작을 수행한다. 이때 제1엔모스(NM1) 및 제2엔모스(NM2)의 드레인의 동작 전압은 제2구동전압(VD2)과 제2구동전압(VD2)에서 제1 제너다이오드(ZD1) 및 제2 제너다이오드(ZD2)의 브레이크다운 전압(breakdown voltage, VBD)만큼 강하된 하강전압(Vf = VD2-VBD)의 범위에서 동작하게 된다. 그러므로 입력 측에 있는 제1엔모스(NM1) 및 제2엔모스(NM2)는 높은 드레인 전압(drain voltage)에서 동작할 수 있도록 고전압의 엔모스(high voltage NMOS)가 사용된다.
반면에 부하(load)의 래치(latch)로 구성되어 있는 제1피모스(PM1) 및 제2피모스(PM2)는 저전압(low voltage) 소자로 구성되어 있다. 이는 제1엔모스(NM1) 및 제2엔모스(NM2)의 드레인(drain)과 제1피모스(PM1) 및 제2피모스(PM2)의 드레인(drain)이 서로 연결되어 있으므로 제1피모스(PM1) 및 제2피모스(PM2)의 양단에 걸리는 전압은 제1 제너다이오드(ZD1) 및 제2 제너다이오드(ZD2)의 브레이크다운 전압(breakdown voltage)이 되기 때문이다.
이때 제1피모스(PM1) 및 제2피모스(PM2)의 드레인(drain)과 그라운드(GND), 소스(source)와 그라운드(GND)간의 전압은 근사적으로 제2구동전압(VD2)까지 동작하게 된다. 따라서 드레인(drain)과 소스(source)의 역방향 브레이크다운 전압(reverse breakdown voltage)은 높아야 하며, 이것은 소자를 기판(substrate)과 분리하는 아이솔레이션 레이아웃(isolation layout)을 통해 해결 가능하다.
상기 쉬프트회로(220)에서 부하(load)의 래치(latch)로 구성되어 있는 제1피모스(PM1) 및 제2피모스(PM2)는 제2구동전압(VD2)과 하강전압(Vf = VD2-VBD)의 전압범위에서 스위칭 동작을 하게 된다. 즉, 쉬프트회로(220)의 출력이 저전압의 동작전압으로 나타나게 되므로 그 후단의 게이트 드라이버(230) 회로를 저전압(low voltage) 소자로 구성할 수 있게 된다. 따라서 출력스위칭 장치의 구동능력이 증가되고 동작제어를 위한 다양한 회로를 구현할 수 있다.
한편, 쉬프트회로(220)에 사용된 제1 제너다이오드(ZD1) 및 제2 제너다이오드(ZD2)는 입력 전압이 특정 전압 이상으로 상승하거나 하강하는 것을 차단하는 클램핑(clamping) 기능을 가진 여러 가지 회로로 대체 사용할 수 있음은 당연하다.
게이트 드라이버(230)는 상기 쉬프트회로(220)에 의해 변환된 고전압(high voltage)의 구동신호(VG)를 출력스위칭장치(240)로 전달한다. 상기 게이트 드라이버(230)는 제2구동전압(VD2)과 스위칭전압(VSW) 사이에서 구동되며, 직렬로 연결된 제3인버터(231) 및 제4인버터(232)를 구비한다.
제3인버터(231)는 출력신호(VOUT)를 반전시켜 출력한다. 한편 제4인버터(232)는 상기 반전된 출력신호(VOUT)를 다시 반전시켜 구동신호(VG)를 출력한다.
도 3에 도시된 게이트 드라이버(230)는 일 실시예를 나타낸 것으로 출력스위칭장치(240)를 구동하는 다양한 실시예로 변형가능하다.
출력스위칭장치(240)는 게이트 드라이버(230)를 통해 전달된 고전압(high voltage)의 구동신호(VG)를 이용하여 필요로 하는 스위칭전압(VSW)을 출력한다.
출력스위칭장치(240)는 제3엔모스(NM3)트랜지스터로 구성된다.
제3엔모스(NM3)트랜지스터는 드레인 단자가 제3구동전압(VD3)에 연결되고 소스 단자가 스위칭전압(VSW)에 연결되며, 게이트에 상기 게이트 드라이버(230)를 통해 전달된 고전압(high voltage)의 구동신호(VG)가 인가된다. 따라서 제3엔모스(NM3)의 게이트-소스간의 전압(VGS1)은 저전압 구동을 위한 전압으로 충분하게 된다.
이때 제3엔모스(NM3)의 드레인 전압인 제3구동전압(VD3)은 제2구동전압(VD2) 보다 제3엔모스(NM3)의 게이트-소스간의 전압(VGS1)만큼 낮은 전압으로 설정하는 것이 바람직하다. 이는 출력스위칭장치(240)에서 피모스(PMOS) 대신 엔모스(NMOS)를 사용함으로써 작은 사이즈(size)로 출력 구동 능력을 극대화할 수 있기 때문이다.
도 4는 도 3에 도시된 레벨 시프트 회로의 게이트 드라이버의 회로구성을 나타내는 도면이다.
도 4를 참고하면 게이트 드라이버(230)는 저전압(low voltage)하에서 동작이 가능하므로 저전압 소자(PM01, NM01)를 사용하고 있으며, 0V와의 브레이크다운(breakdown)을 피하기 위해서 아이솔레이션 레이아웃(isolation layout)을 하였다.
도 5는 본 발명의 다른 일 실시예에 따른 레벨 시프트 회로의 블록도이고, 도 6은 도 5에 도시된 본 발명의 다른 일 실시예에 따른 레벨 시프트 회로의 구체적인 구성을 나타내는 회로도이다.
도 5에 도시된 본 발명의 다른 일 실시예에 따른 레벨 시프트 회로(500)에 있어서 입력회로(510), 게이트 드라이버(530) 및 출력스위칭장치(540)의 구성은 도 2 및 도 3에서 설명한 입력회로(210), 게이트 드라이버(230) 및 출력스위칭장치(240)의 구성과 동일하므로 상세한 설명은 생략하고, 쉬프트회로(520)에 대해서만 설명하기로 한다.
도 6을 참고하면 본 발명의 다른 일 실시예에 따른 레벨 시프트 회로의 쉬프트회로(520)는, 제1 엔모스 트랜지스터(NM1), 제2 엔모스 트랜지스터(NM2), 제3 피모스 트랜지스터(PM3), 제4 피모스 트랜지스터(PM4), 제1 피모스 트랜지스터(PM1) 및 제2 피모스 트랜지스터(PM2)를 구비한다.
상기 제1 엔모스 트랜지스터(NM1)는 소스 단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 동일위상입력신호(VIN)가 인가된다. 한편 제2 엔모스 트랜지스터(NM2)는 소스 단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 반전입력신호(VINB)가 인가된다.
제3 피모스 트랜지스터(PM3)는 드레인 단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 게이트에 스위칭전압(VSW)이 인가된다. 한편 제4 피모스 트랜지스터(PM4)는 드레인 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 게이트에 스위칭전압(VSW)이 인가된다.
제1 피모스 트랜지스터(PM1)는 드레인 단자가 상기 제3 피모스 트랜지스터(PM3)의 소스 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제4 피모스 트랜지스터(PM4)의 소스 단자에 연결된다.
한편, 제2 피모스 트랜지스터(PM2)는 드레인 단자가 상기 제4 피모스 트랜지스터(PM4)의 소스 단자 및 출력신호(VOUT)에 공통으로 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제1 피모스 트랜지스터(PM1)의 드레인 단자에 연결된다.
본 발명의 다른 일 실시예에 따른 레벨 시프트 회로의 쉬프트회로(520)에서는 도 3에 도시된 쉬프트회로(220)와 달리 제1 제너다이오드(ZD1) 및 제2 제너다이오드(ZD2)를 제거하고 고전압의 제3피모스(PM3) 및 제4피모스(PM4)를 저전압과 고전압의 아이솔레이션(isolation) 소자로 사용하였다.
제3피모스(PM3) 및 제4피모스(PM4)의 드레인 전압은 스위칭전압(VSW)에서 제3피모스(PM3) 및 제4피모스(PM4)의 게이트-소스 전압(VGS2) 만큼 상승된 상승전압(Vr=VSW+VGS2)이 된다.
그러므로 부하(load)의 래치(latch)에 사용된 제1피모스(PM1) 및 제2피모스(PM2)는 저전압 소자로 사용할 수 있다.
한편 후단의 게이트 드라이버(530)의 동작에 필요한 전원 전압의 범위가 제2구동전압(VD2)에서 상승전압(Vr=VSW+VGS2)의 범위에 있으므로 여전히 도 3에서 설명한 게이트 드라이버의 구성상의 장점을 유지할 수 있다.
도 5 및 도 6에 도시된 본 발명의 다른 일 실시예에 따른 레벨 시프트 회로에 의하면 제너다이오드(zener diode)를 사용할 수 없는 공정에서도 쉬프트 회로를 구성할 수 있다는 장점이 있다.
도 7은 도 2에 도시된 레벨 시프트 회로에서 쉬프트 회로의 출력을 이중으로 구성하여 사용하는 경우를 나타내는 블록도이고, 도 8은 도 5에 도시된 레벨 시프트 회로에서 쉬프트 회로의 출력을 이중으로 구성하여 사용하는 경우를 나타내는 블록도이다.
도 7을 참고하면 본 발명의 일 실시예에 따른 레벨 시프트 회로에 있어서 쉬프트회로(220)의 출력신호는 제1출력신호(VOUT1) 및 제2출력신호(VOUT2)의 2개의 출력신호로 구성된다.
즉, 쉬프트회로(220)의 출력신호는 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자 및 상기 제1 제너다이오드(ZD1)의 제1단자의 공통단자에서 출력된 제1출력신호(VOUT1)와, 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자 및 상기 제2 제너다이오드(ZD2)의 제1단자의 공통단자에서 출력된 제2출력신호(VOUT2)로 이루어진다.
이어서 게이트 드라이버(230)는 상기 제1출력신호(VOUT1) 및 제2출력신호(VOUT2)를 입력받아 상기 구동신호(VG)를 출력한다.
한편, 도 8을 참고하면 본 발명의 다른 일 실시예에 따른 레벨 시프트 회로에 있어서 쉬프트회로(520)의 출력신호는 제1출력신호(VOUT1) 및 제2출력신호(VOUT2)의 2개의 출력신호로 구성된다.
즉, 쉬프트회로(520)의 출력신호는 상기 제1 피모스 트랜지스터(PM1)의 드레인 단자 및 상기 제3 피모스 트랜지스터(PM3)의 소스 단자의 공통단자에서 출력된 제1출력신호(VOUT1)와, 상기 제2 피모스 트랜지스터(PM2)의 드레인 단자 및 상기 제4 피모스 트랜지스터(PM4)의 소스 단자의 공통단자에서 출력된 제2출력신호(VOUT2)로 이루어진다.
이어서 게이트 드라이버(530)는 상기 제1출력신호(VOUT1) 및 제2출력신호(VOUT2)를 입력받아 상기 구동신호(VG)를 출력한다.
이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (12)

  1. 삭제
  2. 접지전압(GND)과 제1구동전압(VD1) 사이의 전압 레벨을 갖는 입력신호(VIN1)를 입력받아 동일한 위상을 갖는 동일위상입력신호(VIN) 및 반전된 위상을 갖는 반전입력신호(VINB)를 출력하는 입력회로(210);
    상기 입력회로에서 출력된 동일위상입력신호(VIN) 및 반전된 입력신호(VINB)를 입력받아 접지전압(GND)과 상기 제1구동전압(VD1)보다 높은 전압인 제2구동전압(VD2) 사이의 전압 레벨을 갖는 출력신호(VOUT)로 변환하는 쉬프트회로(220);
    상기 출력신호(VOUT)를 입력받아 구동신호(VG)를 출력하는 게이트 드라이버(230); 및
    상기 게이트 드라이버(230)로부터 출력된 구동신호(VG)를 입력받아 스위칭전압(VSW)을 출력하는 출력 스위칭 장치(240);를 구비하되,
    상기 쉬프트회로(220)는
    소스단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 동일위상입력신호(VIN)가 인가되는 제1 엔모스 트랜지스터(NM1);
    소스단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 반전입력신호(VINB)가 인가되는 제2 엔모스 트랜지스터(NM2);
    제1단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 제2단자가 상기 제2구동전압(VD2)에 연결된 제1 제너다이오드(ZD1);
    제1단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 제2단자가 상기 제2구동전압(VD2)에 연결된 제2 제너다이오드(ZD2);
    드레인 단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결된 제1 피모스 트랜지스터(PM1);
    드레인 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제1 피모스 트랜지스터(PM1)의 드레인 단자에 연결된 제2 피모스 트랜지스터(PM2);를 구비하는 것을 특징으로 하는 레벨 시프트 회로.
  3. 접지전압(GND)과 제1구동전압(VD1) 사이의 전압 레벨을 갖는 입력신호(VIN1)를 입력받아 동일한 위상을 갖는 동일위상입력신호(VIN) 및 반전된 위상을 갖는 반전입력신호(VINB)를 출력하는 입력회로(210);
    상기 입력회로에서 출력된 동일위상입력신호(VIN) 및 반전된 입력신호(VINB)를 입력받아 접지전압(GND)과 상기 제1구동전압(VD1)보다 높은 전압인 제2구동전압(VD2) 사이의 전압 레벨을 갖는 출력신호(VOUT)로 변환하는 쉬프트회로(220);
    상기 출력신호(VOUT)를 입력받아 구동신호(VG)를 출력하는 게이트 드라이버(230); 및
    상기 게이트 드라이버(230)로부터 출력된 구동신호(VG)를 입력받아 스위칭전압(VSW)을 출력하는 출력 스위칭 장치(240);를 구비하되,
    상기 쉬프트회로(220)는
    소스 단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 동일위상입력신호(VIN)가 인가되는 제1 엔모스 트랜지스터(NM1);
    소스 단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 반전입력신호(VINB)가 인가되는 제2 엔모스 트랜지스터(NM2);
    드레인 단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 게이트에 스위칭전압(VSW)이 인가되는 제3 피모스 트랜지스터(PM3);
    드레인 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 게이트에 스위칭전압(VSW)이 인가되는 제4 피모스 트랜지스터(PM4);
    드레인 단자가 상기 제3 피모스 트랜지스터(PM3)의 소스 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제4 피모스 트랜지스터(PM4)의 소스 단자에 연결된 제1 피모스 트랜지스터(PM1);
    드레인 단자가 상기 제4 피모스 트랜지스터(PM4)의 소스 단자 및 출력신호(VOUT)에 공통으로 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제1 피모스 트랜지스터(PM1)의 드레인 단자에 연결된 제2 피모스 트랜지스터(PM2);를 구비하는 것을 특징으로 하는 레벨 시프트 회로.
  4. 제 2항 또는 제3항에 있어서, 상기 입력회로(210)는
    상기 제1구동전압(VD1)과 상기 접지전압(GND) 사이에서 구동되고 상기 입력신호(VIN1)를 반전시켜 반전입력신호(VINB)를 출력하는 제1인버터; 및
    상기 제1구동전압(VD1)과 상기 접지전압(GND) 사이에서 구동되고 상기 반전입력신호(VINB)를 다시 반전시켜 동일위상입력신호(VIN)를 출력하는 제2인버터;를 구비하는 것을 특징으로 하는 레벨 시프트 회로.
  5. 제 2항 또는 제3항에 있어서, 상기 게이트 드라이버(230)는
    상기 제2구동전압(VD2)과 상기 스위칭전압(VSW) 사이에서 구동되고 상기 출력신호(VOUT)를 반전시켜 출력하는 제3인버터(231); 및
    상기 제2구동전압(VD2)과 상기 스위칭전압(VSW) 사이에서 구동되고 상기 반전된 출력신호(VOUT)를 다시 반전시켜 구동신호(VG)를 출력하는 제4인버터(232);를 구비하는 것을 특징으로 하는 레벨 시프트 회로.
  6. 제 2항 또는 제3항에 있어서, 상기 출력 스위칭 장치(240)는
    소스 단자가 상기 스위칭전압(VSW)에 연결되고 드레인 단자가 제3구동전압(VD3)에 연결되며, 게이트에 상기 구동신호(VG)가 인가되는 제3엔모스트랜지스터(NM3)를 포함하는 것을 특징으로 하는 레벨 시프트 회로.
  7. 제 2항에 있어서, 상기 출력신호(VOUT)는
    상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자 및 상기 제1 제너다이오드(ZD1)의 제1단자의 공통단자에서 출력된 제1출력신호(VOUT1); 및
    상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자 및 상기 제2 제너다이오드(ZD2)의 제1단자의 공통단자에서 출력된 제2출력신호(VOUT2);로 이루어진 것을 특징으로 하는 레벨 시프트 회로.
  8. 제 7항에 있어서, 상기 게이트 드라이버(230)는
    상기 제1출력신호(VOUT1) 및 상기 제2출력신호(VOUT2)를 입력받아 상기 구동신호(VG)를 출력하는 것을 특징으로 하는 레벨 시프트 회로.
  9. 제 3항에 있어서, 상기 출력신호(VOUT)는
    상기 제1 피모스 트랜지스터(PM1)의 드레인 단자 및 상기 제3 피모스 트랜지스터(PM3)의 소스 단자의 공통단자에서 출력된 제1출력신호(VOUT1); 및
    상기 제2 피모스 트랜지스터(PM2)의 드레인 단자 및 상기 제4 피모스 트랜지스터(PM4)의 소스 단자의 공통단자에서 출력된 제2출력신호(VOUT2);를 구비하는 것을 특징으로 하는 레벨 시프트 회로.
  10. 제 9항에 있어서, 상기 게이트 드라이버(230)는
    상기 제1출력신호(VOUT1) 및 상기 제2출력신호(VOUT2)를 입력받아 상기 구동신호(VG)를 출력하는 것을 특징으로 하는 레벨 시프트 회로.
  11. 접지전압(GND)과 제1구동전압(VD1) 사이의 전압 레벨을 갖는 동일위상입력신호(VIN) 및 반전입력신호(VINB)를 입력받아 접지전압(GND)과 상기 제1구동전압(VD1)보다 높은 전압인 제2구동전압(VD2) 사이의 전압 레벨을 갖는 출력신호(VOUT)로 변환하는 쉬프트회로를 구비하는 레벨 시프트 회로에 있어서,
    상기 쉬프트회로는,
    소스단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 동일위상입력신호(VIN)가 인가되는 제1 엔모스 트랜지스터(NM1);
    소스단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 반전입력신호(VINB)가 인가되는 제2 엔모스 트랜지스터(NM2);
    제1단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 제2단자가 상기 제2구동전압(VD2)에 연결된 제1 제너다이오드(ZD1);
    제1단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 제2단자가 상기 제2구동전압(VD2)에 연결된 제2 제너다이오드(ZD2);
    드레인 단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결된 제1 피모스 트랜지스터(PM1);
    드레인 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제1 피모스 트랜지스터(PM1)의 드레인 단자에 연결된 제2 피모스 트랜지스터(PM2);를 구비하는 것을 특징으로 하는 레벨 시프트 회로.
  12. 접지전압(GND)과 제1구동전압(VD1) 사이의 전압 레벨을 갖는 동일위상입력신호(VIN) 및 반전입력신호(VINB)를 입력받아 접지전압(GND)과 상기 제1구동전압(VD1)보다 높은 전압인 제2구동전압(VD2) 사이의 전압 레벨을 갖는 출력신호(VOUT)로 변환하는 쉬프트회로를 구비하는 레벨 시프트 회로에 있어서,
    상기 쉬프트회로는,
    소스 단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 동일위상입력신호(VIN)가 인가되는 제1 엔모스 트랜지스터(NM1);
    소스 단자가 접지전압(GND)에 연결되고 게이트 단자에 상기 반전입력신호(VINB)가 인가되는 제2 엔모스 트랜지스터(NM2);
    드레인 단자가 상기 제1 엔모스 트랜지스터(NM1)의 드레인 단자에 연결되고 게이트에 스위칭전압(VSW)이 인가되는 제3 피모스 트랜지스터(PM3);
    드레인 단자가 상기 제2 엔모스 트랜지스터(NM2)의 드레인 단자에 연결되고 게이트에 스위칭전압(VSW)이 인가되는 제4 피모스 트랜지스터(PM4);
    드레인 단자가 상기 제3 피모스 트랜지스터(PM3)의 소스 단자에 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제4 피모스 트랜지스터(PM4)의 소스 단자에 연결된 제1 피모스 트랜지스터(PM1);
    드레인 단자가 상기 제4 피모스 트랜지스터(PM4)의 소스 단자 및 출력신호(VOUT)에 공통으로 연결되고 소스 단자가 상기 제2구동전압(VD2)에 연결되며 게이트 단자가 상기 제1 피모스 트랜지스터(PM1)의 드레인 단자에 연결된 제2 피모스 트랜지스터(PM2);를 구비하는 것을 특징으로 하는 레벨 시프트 회로.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080204078A1 (en) * 2007-02-27 2008-08-28 Samsung Electronics Co., Ltd. Level shifter for preventing static current and performing high-speed level shifting

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