JP4317553B2 - レベルシフト回路 - Google Patents
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Description
図3において、レベルシフト回路100は、入力信号に対して高レベル(以下、Highレベルと呼ぶ)の電圧が+5V、低レベル(以下、Lowレベルと呼ぶ)の電圧が0Vの信号に変換する初段回路部101と、該初段回路部101で変換された信号に対してHighレベルの電圧を+10Vにレベルシフトさせる終段回路部102とで構成されている。初段回路部101は、直列に接続されたインバータ回路103及び104で形成され、インバータ回路103及び104の各出力信号がそれぞれ終段回路部102に出力される。インバータ回路103及び104の各正側電源入力端には+5Vの電源電圧が印加されており、インバータ回路103及び104の各負側電源入力端には0Vの電源電圧が印加されている。
なお、本発明とは異なるが、従来、同一論理に対応する電位を異ならせる変換が可能で、かつ高速動作が可能なCMOS入力回路があった(例えば、特許文献1参照。)。
上記第1高電圧電源と上記第1低電圧電源よりも低い電圧の第2低電圧電源とに接続されるインバータ回路を有し、該初段回路部の出力信号に応じて、上記第1高電圧電源の電圧レベルを高レベルとすると共に該第2低電圧電源の電圧レベルを低レベルとする信号を生成して出力する中段回路部と、
上記第1高電圧電源よりも高い電圧の第2高電圧電源と上記第2低電圧電源とに接続されるインバータ回路を有し、該中段回路部の出力信号に応じて、該第2高電圧電源の電圧レベルを高レベルとすると共に上記第2低電圧電源の電圧レベルを低レベルとする信号を生成して出力する終段回路部と、
を備え、
上記中段回路部は、
上記第1高電圧電源と出力端との間に設けられ上記初段回路部の出力信号に応じて動作する第1トランジスタ、及び出力端と上記第2低電圧電源との間に設けられた第2トランジスタを有するインバータ回路と、
該第2トランジスタのオン抵抗が該第1トランジスタのオン抵抗と同等になるように、上記インバータ回路の第2トランジスタの制御信号入力端に電圧を印加する電圧発生回路と、
を備え、
2値の入力信号に対して、低レベル側の電圧レベルをレベルシフトさせた後、高レベル側の電圧レベルをレベルシフトさせるものである。
具体的には、上記電圧発生回路は、中段回路部を構成するインバータ回路の各トランジスタがレシオ状態のときに、該インバータ回路の第2トランジスタの制御信号入力端に所定の電圧を印加するようにした。
更に具体的には、上記電圧発生回路は、中段回路部を構成するインバータ回路の各トランジスタがレシオ状態のときに、上記第1高電圧電源と該インバータ回路の出力端との間の抵抗値と、該インバータ回路の出力端と上記第2低電圧電源との間の抵抗値が所定の比になるように該インバータ回路の第2トランジスタの制御信号入力端に電圧を印加するようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるレベルシフト回路の例を示した回路図である。
図1において、レベルシフト回路1は、入力端子INから入力された入力信号に対して高レベル(以下、Highレベルと呼ぶ)の電圧が+5V、低レベル(以下、Lowレベルと呼ぶ)の電圧が0Vの信号に変換する初段回路部2と、該初段回路部2で変換された信号に対してLowレベルの電圧を−10Vにシフトさせる中段回路部3と、該中段回路部3で変換された信号に対してHighレベルの電圧を+10Vにシフトさせる終段回路部4とで構成されている。
上記第1の実施の形態では、レベルシフト過渡期の中段回路部3において、インバータ回路13の各トランジスタ及びNMOSトランジスタ15がレシオ状態となり、インバータ回路13の出力信号がNMOSトランジスタ15のしきい値電圧Vth以下のとき、インバータ回路13の出力端の電圧はNMOSトランジスタ15のしきい値電圧Vth以上になるまで反転しない場合がある。このことは、インバータ回路14及びNMOSトランジスタ16においても同様である。このため、例えば−10V、+10V程度へのレベルシフトでは問題はないが、プロセスの変動によっては高電圧(例えば−40V、+40V)にレベルシフトする場合に、インバータ回路13及び14の各PMOSトランジスタのゲートサイズを大きくして、適切なゲートサイズにしなければ信号レベルの変化に対する応答速度が低下する。
図2における図1との相違点は、図1のインバータ回路13及び14を構成する各NMOSトランジスタをなくし、NMOSトランジスタ55,56及び該NMOSトランジスタ55,56にそれぞれゲート電圧を印加する電圧発生回路57を追加したことにある。これに伴って、図1の中段回路部3を中段回路部43とし、図1のレベルシフト回路1をレベルシフト回路41にした。また、図2では、図1のインバータ回路13におけるPMOSトランジスタをPMOSトランジスタ51とし、図1のインバータ回路14におけるPMOSトランジスタをPMOSトランジスタ52としている。
2 初段回路部
3,43 中段回路部
4 終段回路部
11〜14,17,18 インバータ回路
31 第1高電圧電源端子
32 第1低電圧電源端子
33 第2低電圧電源端子
34 第2高電圧電源端子
57 電圧発生回路
Claims (3)
- 第1高電圧電源と第1低電圧電源とに接続されるインバータ回路を有し、入力信号に応じて、該第1高電圧電源の電圧レベルを高レベルとすると共に該第1低電圧電源の電圧レベルを低レベルとする信号を生成して出力する初段回路部と、
上記第1高電圧電源と上記第1低電圧電源よりも低い電圧の第2低電圧電源とに接続されるインバータ回路を有し、該初段回路部の出力信号に応じて、上記第1高電圧電源の電圧レベルを高レベルとすると共に該第2低電圧電源の電圧レベルを低レベルとする信号を生成して出力する中段回路部と、
上記第1高電圧電源よりも高い電圧の第2高電圧電源と上記第2低電圧電源とに接続されるインバータ回路を有し、該中段回路部の出力信号に応じて、該第2高電圧電源の電圧レベルを高レベルとすると共に上記第2低電圧電源の電圧レベルを低レベルとする信号を生成して出力する終段回路部と、
を備え、
上記中段回路部は、
上記第1高電圧電源と出力端との間に設けられ上記初段回路部の出力信号に応じて動作する第1トランジスタ、及び出力端と上記第2低電圧電源との間に設けられた第2トランジスタを有するインバータ回路と、
該第2トランジスタのオン抵抗が該第1トランジスタのオン抵抗と同等になるように、上記インバータ回路の第2トランジスタの制御信号入力端に電圧を印加する電圧発生回路と、
を備え、
2値の入力信号に対して、低レベル側の電圧レベルをレベルシフトさせた後、高レベル側の電圧レベルをレベルシフトさせることを特徴とするレベルシフト回路。 - 上記電圧発生回路は、中段回路部を構成するインバータ回路の各トランジスタがレシオ状態のときに、該インバータ回路の第2トランジスタの制御信号入力端に所定の電圧を印加することを特徴とする請求項1記載のレベルシフト回路。
- 上記電圧発生回路は、中段回路部を構成するインバータ回路の各トランジスタがレシオ状態のときに、上記第1高電圧電源と該インバータ回路の出力端との間の抵抗値と、該インバータ回路の出力端と上記第2低電圧電源との間の抵抗値が所定の比になるように該インバータ回路の第2トランジスタの制御信号入力端に電圧を印加することを特徴とする請求項2記載のレベルシフト回路。
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