JP4317553B2 - レベルシフト回路 - Google Patents

Description

本発明は、入力側の電源電圧系を他の電源電圧系に変換して出力するレベルシフト回路に関し、特に電源電圧系の高電圧電源及び低電圧電源の各レベルを共にシフトさせるレベルシフト回路に関するものである。

図３は、従来のレベルシフト回路の例を示した回路図である。
図３において、レベルシフト回路１００は、入力信号に対して高レベル（以下、Ｈｉｇｈレベルと呼ぶ）の電圧が＋５Ｖ、低レベル（以下、Ｌｏｗレベルと呼ぶ）の電圧が０Ｖの信号に変換する初段回路部１０１と、該初段回路部１０１で変換された信号に対してＨｉｇｈレベルの電圧を＋１０Ｖにレベルシフトさせる終段回路部１０２とで構成されている。初段回路部１０１は、直列に接続されたインバータ回路１０３及び１０４で形成され、インバータ回路１０３及び１０４の各出力信号がそれぞれ終段回路部１０２に出力される。インバータ回路１０３及び１０４の各正側電源入力端には＋５Ｖの電源電圧が印加されており、インバータ回路１０３及び１０４の各負側電源入力端には０Ｖの電源電圧が印加されている。

一方、終段回路部１０２において、インバータ回路１０４の出力信号が入力されるインバータ回路１０５は、正側電源入力端にＰチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１０６を介して＋１０Ｖの電源電圧が印加されると共に負側電源入力端に０Ｖの電源電圧が印加されている。同様に、インバータ回路１０３の出力信号が入力されるインバータ回路１０７は、正側電源入力端にＰＭＯＳトランジスタ１０８を介して＋１０Ｖの電源電圧が印加されると共に負側電源入力端に０Ｖの電源電圧が印加されている。更に、ＰＭＯＳトランジスタ１０６のゲートにはインバータ回路１０７の出力信号が、ＰＭＯＳトランジスタ１０８のゲートにはインバータ回路１０５の出力信号がそれぞれ入力されている。

このような構成において、インバータ回路１０４の出力信号は、インバータ回路１０５及びＰＭＯＳトランジスタ１０６でＨｉｇｈレベルの電圧が＋１０Ｖにレベルシフトされて出力端子ＯＵＴ１から出力される。同様に、インバータ回路１０３の出力信号は、インバータ回路１０７及びＰＭＯＳトランジスタ１０８でＨｉｇｈレベルの電圧が＋１０Ｖにレベルシフトされて出力端子ＯＵＴ２から出力される。
なお、本発明とは異なるが、従来、同一論理に対応する電位を異ならせる変換が可能で、かつ高速動作が可能なＣＭＯＳ入力回路があった（例えば、特許文献１参照。）。
特開平７−５８６２３号公報

しかし、このようなレベルシフト回路では、入力信号におけるＨｉｇｈレベルの電圧又はＬｏｗレベルの電圧のいずれか一方しかレベルシフトすることができなかった。このため、入力信号のＨｉｇｈレベル及びＬｏｗレベルの両電圧レベルをシフトさせるためには、もう１つのレベルシフト回路、すなわち上記レベルシフト回路１００を使用する場合、入力信号のＬｏｗレベルの電圧をレベルシフトさせるレベルシフト回路が必要となり、２つのレベルシフト回路が必要であった。

本発明は、上記のような問題を解決するためになされたものであり、入力信号におけるＨｉｇｈレベルとＬｏｗレベルの各電圧レベルを共にレベルシフトさせることができるレベルシフト回路を得ることを目的とする。

この発明に係るレベルシフト回路は、第１高電圧電源と第１低電圧電源とに接続されるインバータ回路を有し、入力信号に応じて、該第１高電圧電源の電圧レベルを高レベルとすると共に該第１低電圧電源の電圧レベルを低レベルとする信号を生成して出力する初段回路部と、
上記第１高電圧電源と上記第１低電圧電源よりも低い電圧の第２低電圧電源とに接続されるインバータ回路を有し、該初段回路部の出力信号に応じて、上記第１高電圧電源の電圧レベルを高レベルとすると共に該第２低電圧電源の電圧レベルを低レベルとする信号を生成して出力する中段回路部と、
上記第１高電圧電源よりも高い電圧の第２高電圧電源と上記第２低電圧電源とに接続されるインバータ回路を有し、該中段回路部の出力信号に応じて、該第２高電圧電源の電圧レベルを高レベルとすると共に上記第２低電圧電源の電圧レベルを低レベルとする信号を生成して出力する終段回路部と、
を備え、
上記中段回路部は、
上記第１高電圧電源と出力端との間に設けられ上記初段回路部の出力信号に応じて動作する第１トランジスタ、及び出力端と上記第２低電圧電源との間に設けられた第２トランジスタを有するインバータ回路と、
該第２トランジスタのオン抵抗が該第１トランジスタのオン抵抗と同等になるように、上記インバータ回路の第２トランジスタの制御信号入力端に電圧を印加する電圧発生回路と、
を備え、
２値の入力信号に対して、低レベル側の電圧レベルをレベルシフトさせた後、高レベル側の電圧レベルをレベルシフトさせるものである。
具体的には、上記電圧発生回路は、中段回路部を構成するインバータ回路の各トランジスタがレシオ状態のときに、該インバータ回路の第２トランジスタの制御信号入力端に所定の電圧を印加するようにした。
更に具体的には、上記電圧発生回路は、中段回路部を構成するインバータ回路の各トランジスタがレシオ状態のときに、上記第１高電圧電源と該インバータ回路の出力端との間の抵抗値と、該インバータ回路の出力端と上記第２低電圧電源との間の抵抗値が所定の比になるように該インバータ回路の第２トランジスタの制御信号入力端に電圧を印加するようにした。

本発明のレベルシフト回路によれば、入力信号に対して、初段回路部で高レベルが第１高電圧電源の電圧、低レベルが第１低電圧電源の電圧の信号に変換し、更に中段回路部で低レベルを第２低電圧電源の電圧にレベルシフトさせ、更に終段回路部で高レベルを第２高電圧電源の電圧にレベルシフトさせるようにした。このことから、簡単な回路構成で、入力信号における高レベルと低レベルの各電圧を共にレベルシフトさせることができる。

また、中段回路部を構成するインバータ回路の出力端と第２低電圧電源との間に設けられた該インバータ回路の第２トランジスタの制御信号入力端に電圧を印加する電圧発生回路を備えるようにした。このことから、第１高電圧電源と中段回路部を構成するインバータ回路の出力端との間の抵抗値に対する該インバータ回路の出力端と第２低電圧電源との間の抵抗値が最適値になるようにすることができ、信号レベルの変化に対する応答速度の低下を防止することができる。

具体的には、中段回路部を構成するインバータ回路の各トランジスタがレシオ状態のときに、該インバータ回路の第２トランジスタの制御信号入力端に所定の電圧を印加するようにした。このことから、レベルシフト過渡期の中段回路部において、信号レベルの変化に対する応答速度の低下を防止することができる。

更に具体的には、中段回路部を構成するインバータ回路の各トランジスタがレシオ状態のときに、第１高電圧電源と該インバータ回路の出力端との間の抵抗値と、該インバータ回路の出力端と第２低電圧電源との間の抵抗値が所定の比になるように第２トランジスタの制御信号入力端に所定の電圧を印加するようにした。このことから、例えば＋４０Ｖ及び−４０Ｖといった高電圧にレベルシフトさせる場合においても、信号レベルの変化に対する応答速度の低下を防止することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレベルシフト回路の例を示した回路図である。
図１において、レベルシフト回路１は、入力端子ＩＮから入力された入力信号に対して高レベル（以下、Ｈｉｇｈレベルと呼ぶ）の電圧が＋５Ｖ、低レベル（以下、Ｌｏｗレベルと呼ぶ）の電圧が０Ｖの信号に変換する初段回路部２と、該初段回路部２で変換された信号に対してＬｏｗレベルの電圧を−１０Ｖにシフトさせる中段回路部３と、該中段回路部３で変換された信号に対してＨｉｇｈレベルの電圧を＋１０Ｖにシフトさせる終段回路部４とで構成されている。

初段回路部２は、直列に接続されたインバータ回路１１及び１２で形成され、インバータ回路１１及び１２の各出力信号がそれぞれ中段回路部３に出力される。インバータ回路１１及び１２の各正側電源入力端には第１高電圧電源端子３１を介して＋５Ｖの電源電圧が印加されており、インバータ回路１１及び１２の各負側電源入力端には第１低電圧電源端子３２を介して０Ｖの電源電圧が印加されている。

なお、インバータ回路１１及び１２において、各Ｐチャネル形ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）のサブストレートゲートには、それぞれ第１高電圧電源端子３１を介して＋５Ｖの電源電圧が印加されており、各Ｎチャネル形ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）のサブストレートゲートには、それぞれ第１低電圧電源端子３２を介して０Ｖの電源電圧が印加されている。

中段回路部３は、インバータ回路１３，１４及びＮＭＯＳトランジスタ１５，１６で形成されている。インバータ回路１２の出力信号が入力されるインバータ回路１３は、正側電源入力端に第１高電圧電源端子３１を介して＋５Ｖの正側電源電圧が印加されると共に負側電源入力端にＮＭＯＳトランジスタ１５を介して第２低電圧電源端子３３から−１０Ｖの負側電源電圧が印加されている。同様に、インバータ回路１１の出力信号が入力されるインバータ回路１４は、正側電源入力端に＋５Ｖの正側電源電圧が印加されると共に負側電源入力端にＮＭＯＳトランジスタ１６を介して第２低電圧電源端子３３から−１０Ｖの負側電源電圧が印加されている。

更に、ＮＭＯＳトランジスタ１５のゲートにはインバータ回路１４の出力信号が、ＮＭＯＳトランジスタ１６のゲートにはインバータ回路１３の出力信号がそれぞれ入力されている。図１では、インバータ回路１３の出力端とＮＭＯＳトランジスタ１６のゲートとの接続部をＮ１とし、インバータ回路１４の出力端とＮＭＯＳトランジスタ１５のゲートとの接続部をＮ２としている。

なお、インバータ回路１３及び１４において、各ＰＭＯＳトランジスタのサブストレートゲートには、それぞれ第１高電圧電源端子３１を介して＋５Ｖの電源電圧が印加されており、各ＮＭＯＳトランジスタのサブストレートゲートには、それぞれ第２低電圧電源端子３３を介して−１０Ｖの電源電圧が印加されている。更に、ＮＭＯＳトランジスタ１５及び１６の各サブストレートゲートにおいても、それぞれ第２低電圧電源端子３３を介して−１０Ｖの電源電圧が印加されている。

次に、終段回路部４は、インバータ回路１７，１８及びＰチャネル形トランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１９，２０で形成されている。インバータ回路１３の出力信号が入力されるインバータ回路１７は、正側電源入力端にＰＭＯＳトランジスタ１９を介して第２高電圧電源端子３４から＋１０Ｖの正側電源電圧が印加されると共に負側電源入力端に第２低電圧電源端子３３から−１０Ｖの負側電源電圧が印加されている。同様に、インバータ回路１４の出力信号が入力されるインバータ回路１８は、正側電源入力端にＰＭＯＳトランジスタ２０を介して第２高電圧電源端子３４から＋１０Ｖの正側電源電圧が印加されると共に負側電源入力端に第２低電圧電源端子３３から−１０Ｖの負側電源電圧が印加されている。

更に、ＰＭＯＳトランジスタ２０のゲートにはインバータ回路１７の出力端が接続されており、該接続部が出力端子ＯＵＴ１に接続されている。同様に、ＰＭＯＳトランジスタ１９のゲートにはインバータ回路１８の出力端が接続されており、該接続部が出力端子ＯＵＴ２に接続されている。なお、インバータ回路１７及び１８において、各ＰＭＯＳトランジスタのサブストレートゲートには、それぞれ＋１０Ｖの電源電圧が印加されており、各ＮＭＯＳトランジスタのサブストレートゲートには、それぞれ第２低電圧電源端子３３を介して−１０Ｖの電源電圧が印加されている。更に、ＰＭＯＳトランジスタ１９及び２０の各サブストレートゲートは、それぞれ第２高電圧電源端子３４を介して＋１０Ｖの電源電圧が印加されている。

このような構成において、入力端子ＩＮから入力された信号は、初段回路部２のインバータ回路１１でＨｉｇｈレベルの電圧が＋５Ｖ、Ｌｏｗレベルの電圧が０Ｖの信号に変換されると共に信号レベルが反転され、更に、インバータ回路１２で信号レベルが再び反転されて出力される。インバータ回路１２から出力された信号は、中段回路部３のインバータ回路１３に入力され、インバータ回路１３及びＮＭＯＳトランジスタ１５でＬｏｗレベルの電圧が−１０Ｖにレベルシフトされると共に信号レベルが反転されてインバータ回路１３から終段回路部４のインバータ回路１７に出力される。

同様に、インバータ回路１１から出力された信号は、中段回路部３のインバータ回路１４に入力され、インバータ回路１４及びＮＭＯＳトランジスタ１６でＬｏｗレベルの電圧が−１０Ｖにレベルシフトされると共に信号レベルが反転されてインバータ回路１４から終段回路部４のインバータ回路１８に出力される。

次に、インバータ回路１３から出力された信号は、インバータ回路１７及びＰＭＯＳトランジスタ１９でＨｉｇｈレベルの電圧が＋１０Ｖにレベルシフトされると共に信号レベルが反転されて出力端子ＯＵＴ１に出力される。同様に、インバータ回路１４から出力された信号は、インバータ回路１８及びＰＭＯＳトランジスタ２０でＨｉｇｈレベルの電圧が＋１０Ｖにレベルシフトされると共に信号レベルが反転されて出力端子ＯＵＴ２に出力される。このようにして、出力端子ＯＵＴ１及びＯＵＴ２からは、Ｈｉｇｈレベルが＋１０ＶにＬｏｗレベルが−１０Ｖにそれぞれレベルシフトされた相反する信号レベルの信号が、それぞれ出力される。

なお、上記説明では、入力信号のＨｉｇｈレベルを＋１０ＶにＬｏｗレベルを−１０Ｖにそれぞれレベルシフトさせる場合を例にして説明したが、これは一例であり、本発明は、これに限定するものではなく、入力信号のＨｉｇｈレベル及びＬｏｗレベルをそれぞれ所定の電圧にレベルシフトさせるものである。

このようにして、本第１の実施の形態のレベルシフト回路は、入力信号を初段回路部２でＨｉｇｈレベルが＋５Ｖ、Ｌｏｗレベルが０Ｖの信号に変換し、中段回路部３で更にＬｏｗレベルを−１０Ｖにレベルシフトさせ、終段回路部４で更にＨｉｇｈレベルを＋１０Ｖにレベルシフトさせるようにした。このことから、簡単な回路構成で、入力信号のＨｉｇｈレベルとＬｏｗレベルの各電圧を共にレベルシフトさせることができる。

第２の実施の形態．
上記第１の実施の形態では、レベルシフト過渡期の中段回路部３において、インバータ回路１３の各トランジスタ及びＮＭＯＳトランジスタ１５がレシオ状態となり、インバータ回路１３の出力信号がＮＭＯＳトランジスタ１５のしきい値電圧Ｖｔｈ以下のとき、インバータ回路１３の出力端の電圧はＮＭＯＳトランジスタ１５のしきい値電圧Ｖｔｈ以上になるまで反転しない場合がある。このことは、インバータ回路１４及びＮＭＯＳトランジスタ１６においても同様である。このため、例えば−１０Ｖ、＋１０Ｖ程度へのレベルシフトでは問題はないが、プロセスの変動によっては高電圧（例えば−４０Ｖ、＋４０Ｖ）にレベルシフトする場合に、インバータ回路１３及び１４の各ＰＭＯＳトランジスタのゲートサイズを大きくして、適切なゲートサイズにしなければ信号レベルの変化に対する応答速度が低下する。

そこで、該応答速度の低下を防止するために、レベルシフト過渡期の中段回路部３において、第１高電圧電源端子３１と接続部Ｎ１との間の抵抗値に対する接続部Ｎ１と第２低電圧電源端子３３との間の抵抗値が最適値になるように変えることができると共に第１高電圧電源端子３１と接続部Ｎ２との間の抵抗値に対する接続部Ｎ２と第２低電圧電源端子３３との間の抵抗値が最適値になるように変えることができるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。

図２は、本発明の第２の実施の形態におけるレベルシフト回路の例を示した回路図である。なお、図２では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、図１のインバータ回路１３及び１４を構成する各ＮＭＯＳトランジスタをなくし、ＮＭＯＳトランジスタ５５，５６及び該ＮＭＯＳトランジスタ５５，５６にそれぞれゲート電圧を印加する電圧発生回路５７を追加したことにある。これに伴って、図１の中段回路部３を中段回路部４３とし、図１のレベルシフト回路１をレベルシフト回路４１にした。また、図２では、図１のインバータ回路１３におけるＰＭＯＳトランジスタをＰＭＯＳトランジスタ５１とし、図１のインバータ回路１４におけるＰＭＯＳトランジスタをＰＭＯＳトランジスタ５２としている。

図２において、該初段回路部２で変換された信号に対してＬｏｗレベルの電圧のみを−１０Ｖにレベルシフトさせる中段回路部４３は、第１高電圧電源端子３１と第２低電圧電源端子３３との間に、ＰＭＯＳトランジスタ５１、ＮＭＯＳトランジスタ１５及び５５が直列に接続された直列回路と、ＰＭＯＳトランジスタ５２、ＮＭＯＳトランジスタ１６及び５６が直列に接続された直列回路がそれぞれ接続されてなる。該各直列回路は、それぞれインバータ回路をなしている。なお、ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ１５との接続部が図１の接続部Ｎ１をなし、ＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ１６との接続部が図１の接続部Ｎ２をなしている。

中段回路部４３において、ＰＭＯＳトランジスタ５１のゲートにはインバータ回路１２からの信号が入力され、ＰＭＯＳトランジスタ５２のゲートにはインバータ回路１１からの信号が入力されている。ＮＭＯＳトランジスタ５５及び５６の各ゲートは接続され、電圧発生回路５７からそれぞれゲート電圧が供給されている。また、ＰＭＯＳトランジスタ５１及び５２の各サブストレートゲートには、それぞれ第１高電圧電源端子３１を介して＋５Ｖの電源電圧が印加されており、ＮＭＯＳトランジスタ１５，１６，５５，５６の各サブストレートゲートには、それぞれ第２低電圧電源端子３３を介して−１０Ｖの電源電圧が印加されている。

このような構成において、ＮＭＯＳトランジスタ５５及び５６の各ゲートには、ＰＭＯＳトランジスタ５１又は５２とオン抵抗が同等程度になる電圧が電圧発生回路５７から印加されている。このことから、レベルシフト過渡期の中段回路部４３において、ＰＭＯＳトランジスタ５１，５２及びＮＭＯＳトランジスタ１５，１６，５５，５６がレシオ状態にあるときに、接続部Ｎ１がＮＭＯＳトランジスタ１５のしきい値電圧以上となると共に、接続部Ｎ２がＮＭＯＳトランジスタ１６のしきい値電圧以上となる。このため、中段回路部４３は、スムーズな反転動作を行うことができる。

なお、上記説明では、第１の実施の形態と同様に、入力信号のＨｉｇｈレベルを＋１０ＶにＬｏｗレベルを−１０Ｖにそれぞれレベルシフトさせる場合を例にして説明したが、これは一例であり、本発明は、これに限定するものではなく、第１の実施の形態の場合よりも更に高い電圧にレベルシフトさせても入力信号のレベル変化に対する応答性を低下させることなくレベルシフトさせるものである。

このように、本第２の実施の形態におけるレベルシフト回路は、中段回路部４３において、第１高電圧電源端子３１と接続部Ｎ１との間の抵抗値に対する接続部Ｎ１と第２低電圧電源端子３３との間の抵抗値、及び第１高電圧電源端子３１と接続部Ｎ２との間の抵抗値に対する接続部Ｎ２と第２低電圧電源端子３３との間の抵抗値が共に最適値になるようにＮＭＯＳトランジスタ５５及び５６のゲート電圧を印加する電圧発生回路５７を設けた。このことから、上記第１の実施の形態と同様の効果を得ることができると共に、高電圧にレベルシフトさせる場合、例えば信号のＨｉｇｈレベルを＋４０Ｖ及びＬｏｗレベルを−４０Ｖ程度までにレベルシフトさせた場合においても、信号レベルの変化に対する応答速度の低下を防止することができる。

本発明の第１の実施の形態におけるレベルシフト回路の例を示した回路図である。 本発明の第２の実施の形態におけるレベルシフト回路の例を示した回路図である。 従来のレベルシフト回路の例を示した回路図である。

符号の説明

１，４１ レベルシフト回路
２ 初段回路部
３，４３ 中段回路部
４ 終段回路部
１１〜１４，１７，１８ インバータ回路
３１ 第１高電圧電源端子
３２ 第１低電圧電源端子
３３ 第２低電圧電源端子
３４ 第２高電圧電源端子
５７ 電圧発生回路

Claims (3)

1. 第１高電圧電源と第１低電圧電源とに接続されるインバータ回路を有し、入力信号に応じて、該第１高電圧電源の電圧レベルを高レベルとすると共に該第１低電圧電源の電圧レベルを低レベルとする信号を生成して出力する初段回路部と、
   上記第１高電圧電源と上記第１低電圧電源よりも低い電圧の第２低電圧電源とに接続されるインバータ回路を有し、該初段回路部の出力信号に応じて、上記第１高電圧電源の電圧レベルを高レベルとすると共に該第２低電圧電源の電圧レベルを低レベルとする信号を生成して出力する中段回路部と、
   上記第１高電圧電源よりも高い電圧の第２高電圧電源と上記第２低電圧電源とに接続されるインバータ回路を有し、該中段回路部の出力信号に応じて、該第２高電圧電源の電圧レベルを高レベルとすると共に上記第２低電圧電源の電圧レベルを低レベルとする信号を生成して出力する終段回路部と、
   を備え、
   上記中段回路部は、
   上記第１高電圧電源と出力端との間に設けられ上記初段回路部の出力信号に応じて動作する第１トランジスタ、及び出力端と上記第２低電圧電源との間に設けられた第２トランジスタを有するインバータ回路と、
   該第２トランジスタのオン抵抗が該第１トランジスタのオン抵抗と同等になるように、上記インバータ回路の第２トランジスタの制御信号入力端に電圧を印加する電圧発生回路と、
   を備え、
   ２値の入力信号に対して、低レベル側の電圧レベルをレベルシフトさせた後、高レベル側の電圧レベルをレベルシフトさせることを特徴とするレベルシフト回路。
2. 上記電圧発生回路は、中段回路部を構成するインバータ回路の各トランジスタがレシオ状態のときに、該インバータ回路の第２トランジスタの制御信号入力端に所定の電圧を印加することを特徴とする請求項１記載のレベルシフト回路。
3. 上記電圧発生回路は、中段回路部を構成するインバータ回路の各トランジスタがレシオ状態のときに、上記第１高電圧電源と該インバータ回路の出力端との間の抵抗値と、該インバータ回路の出力端と上記第２低電圧電源との間の抵抗値が所定の比になるように該インバータ回路の第２トランジスタの制御信号入力端に電圧を印加することを特徴とする請求項２記載のレベルシフト回路。

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