CN114389595A - 电平转换电路 - Google Patents

Abstract

一种电平转换电路。所述电平转换电路包括：输入子电路、第一电压提供子电路、第二电压提供子电路及输出子电路；其中：所述第一电压提供子电路，用于连通所述输入子电路及输出子电路，并为所述输入子电路中CMOS管提供相适应的漏极电压；所述第二电压提供子电路，与所述第一输出端及第二输出端耦接，适于基于所述第一输出端及第二输出端所输出逻辑信号的电平值，为所述第一电压提供子电路提供偏置电压；所述第一输出端及第二输出端所输出逻辑信号的高电平值，大于所述第一逻辑信号及第二逻辑信号的高电平值。应用上述方案，可以提高电平转换电路中低压CMOS管的可靠性。

Description

电平转换电路

技术领域

本发明涉及电子电路领域，尤其涉及一种电平转换电路。

背景技术

半导体存储器中通常具有电平转换电路，用于将低压的逻辑信号转换为高压的逻辑信号。

图1为一种现有的电平转换电路10的结构示意图。如图1所示，所述电平转换电路10包括：PMOS管phvt1～phvt4，及NMOS管nlvt1和nlvt2。其中，PMOS管phvt1～phvt4为高压CMOS管，NMOS管nlvt1和nlvt2为低压CMOS管。

以电源电压输出端VDDIO输出的电压值为1.8V为例，在上述电平转换电路10中，NMOS管nlvt1和nlvt2的漏极电压会达到标称电压(0.8V)以上，此时会使得NMOS管nlvt1和nlvt2本身的漏栅电压差或源漏电压差出现过驱动的问题，影响NMOS管nlvt1和nlvt2的可靠性，最终影响电平转换电路10无法正常运行。

发明内容

本发明解决的技术问题是：提高电平转换电路中低压CMOS管的可靠性。

为解决上述技术问题，本发明实施例提供一种电平转换电路，包括：输入子电路、第一电压提供子电路、第二电压提供子电路及输出子电路；其中：

所述输入子电路，具有第一输入端及第二输入端，适于输入相位相反的第一逻辑信号及第二逻辑信号；

所述输出子电路，具有第一输出端及第二输出端，适于将所述第一逻辑信号及第二逻辑信号的电平转换至所需的电平值，并在第一输出端及第二输出端输出；

所述第一电压提供子电路，用于连通所述输入子电路及输出子电路，并为所述输入子电路中CMOS管提供相适应的漏极电压；

所述第二电压提供子电路，与所述第一输出端及第二输出端耦接，适于基于所述第一输出端及第二输出端所输出逻辑信号的电平值，为所述第一电压提供子电路提供偏置电压；

所述第一输出端及第二输出端所输出逻辑信号的高电平值，大于所述第一逻辑信号及第二逻辑信号的高电平值。

可选地，所述第二电压提供子电路，包括：

第一偏置电压提供模块，与所述第二输出端耦接，适于基于所述第二输出端所输出逻辑信号的电平值，输出第一待比较信号；

第二偏置电压提供模块，与所述第一输出端耦接，适于基于所述第一输出端所输出逻辑信号的电平值，输出第二待比较信号；

比较模块，输入端与所述第一偏置电压提供模块及第二偏置电压提供模块连接，适于比较所述第一待比较信号及第二待比较信号的电平值，选择其中较大者，作为偏置电压，输出至所述第一电压提供子电路。

可选地，所述第一偏置电压提供模块，包括：依次串联连接的两个以上第九NMOS管、1个第十NMOS管及1个第十一NMOS管；

所述第九NMOS管的栅极与漏极相连接，所述第十NMOS管的栅极与第二电源电压输出端耦接；所述第十一NMOS管的栅极与所述第一输入端耦接，所述十一NMOS管的源极接地。

可选地，所述第一偏置电压提供模块，还包括：串联于所述第九NMOS管及第十NMOS管之间的第十二NMOS管。

可选地，所述第九NMOS管的数量为3个。

可选地，所述第一偏置电压提供模块的结构，与所述第二偏置电压的结构相同。

可选地，所述比较模块包括：第一PMOS管及第二PMOS管；

所述第一PMOS管的漏极，与所述第一偏置电压提供模块中一所述第九NMOS管的源极耦接；所述第二PMOS管的漏极，与所述第二偏置电压提供模块中一所述第九NMOS管的源极耦接；所述第一PMOS管的栅极与所述第二PMOS管漏极耦接，所述第二PMOS管的栅极与所述第一PMOS管的漏极耦接；所述第一PMOS管及第二PMOS管的源极，与所述第一电压提供子电路耦接。

可选地，所述输入子电路，包括：第一NMOS管及第二NMOS管；其中：

所述第一NMOS管的栅极作为所述第一输入端，所述第二NMOS管的栅极作为所述第二输入端；所述第一NMOS管及第二NMOS管的漏极，与所述第一电压提供子电路耦接；所述第一NMOS管及第二NMOS管的源极接地。

可选地，所述第一电压提供子电路，包括：第三NMOS管及第四NMOS管，其中：

所述第三NMOS管及第四NMOS管的栅极，与所述第二电压提供子电路耦接；所述第三NMOS管的源极与所述第一NMOS管耦接，所述第四NMOS管的源极与所述第二NMOS管耦接，所述第三NMOS管及第四NMOS管的漏极与所述输出子电路耦接。

可选地，所述第一电压提供子电路，还包括：第五NMOS管、第六NMOS管、第七NMOS管及第八NMOS管；其中：

所述第五NMOS管及第六NMOS管的漏极与所述输出子电路耦接；所述第五NMOS管的源极与所述第三NMOS管耦接，所述第六NMOS管的源极与所述第四NMOS管耦接；所述第五NMOS管及第六NMOS管的栅极，与第一电源电压输出端耦接；

所述第七NMOS管的漏极与所述第三NMOS管耦接，所述第八NMOS管的漏极与所述第四NMOS管耦接，所述第七NMOS管的源极与所述第一NMOS管耦接，所述第八NMOS管的源极与所述第二NMOS管耦接，所述第七NMOS管及第八NMOS管的栅极与第二电源电压输出端耦接；

所述第二电源电压输出端所输出的电压值，小于所述第一电源电压输出端所输出的电压值。

可选地，所述输出子电路，包括：第三PMOS管、第四PMOS管、第五PMOS管及第六PMOS管；其中：

所述第三PMOS管及第四PMOS管的源极，与第一电源电压输出端耦接；所述第三PMOS管与第五PMOS管串联，所述第三PMOS管的栅极与所述第六PMOS管的漏极耦接；所述第四PMOS管与所述第六PMOS管串联，所述第四PMOS管的栅极与所述第五PMOS管的漏极耦接。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

采用上述方案，由于第一电压提供子电路，可以连通输入子电路及输出子电路，并为输入子电路中CMOS管提供相适应的漏极电压，由此可以避免输入子电路中CMOS管的漏极出现过驱动的问题，提高输入子电路中CMOS管的可靠性，也就提高了电平转换电路的可靠性。另外，第二电压提供子电路可以基于第一输出端及第二输出端所输出逻辑信号的电平值，为第一电压提供子电路提供偏置电压，由此可以保证第一电压提供子电路中各器件的可靠性，并可以避免引入额外的偏置电压源，最大程度上减小电路面积。因此，本发明的方案，可以较小的电路面积，提高电平转换电路的可靠性。

附图说明

图1是一种电平转换电路的结构示意图；

图2是本发明实施例中一种电平转换电路的结构示意图；

图3是本发明实施例中另一种电平转换电路的结构示意图；

图4是本发明实施例中又一种电平转换电路的结构示意图。

具体实施方式

如图1所示，所述电平转换电路10包括：PMOS管phvt1～phvt4，及NMOS管nlvt1和nlvt2。其中，PMOS管phvt1～phvt4为高压CMOS管，NMOS管nlvt1和nlvt2为低压CMOS管。

PMOS管phvt1的栅极与NMOS管nlvt1的栅极，均与第一输入端IN连接。PMOS管phvt2的栅极与NMOS管nlvt2的栅极，均与第二输入端INb连接。PMOS管phvt3的栅极与PMOS管phvt2的漏极连接，并作为第一输出端Out。PMOS管phvt4的栅极与PMOS管phvt1的漏极连接，并作为第二输出端Outb。

当第一输入端IN输入的逻辑信号的电压值为高电平时，NMOS管nlvt1导通，使得PMOS管phvt4导通，而NMOS管nlvt2断开，PMOS管phvt2导通，使得第一输出端OUT的电压值为高电平。相应地，第二输出端OUTb的电压值为低电平。

当第一输入端IN输入的逻辑信号的电压值为低电平时，NMOS管nlvt1断开，PMOS管phvt1导通，NMOS管nlvt2导通，进而使得PMOS管phvt3导通，最终使得第二输出端Outb的电压值为高电平。相应地，第一输出端Out的电压值为低电平。

在具体实施中，以电源电压输出端VDDIO输出的电压值为1.8V为例，在上述电平转换电路10中，NMOS管nlvt1和nlvt2的漏极电压会达到标称电压(0.8V)以上，此时会使得NMOS管nlvt1和nlvt2本身出现过驱动的问题，影响NMOS管nlvt1和nlvt2的可靠性，最终影响电平转换电路10无法正常运行。

为了解决上述问题，本发明实施例提供了一种电平转换电路，所述电平转换电路中设置有第一电压提供子电路，可以连通输入子电路及输出子电路，并为输入子电路中CMOS管提供相适应的漏极电压，由此可以避免输入子电路中CMOS管的漏栅电压差或漏源电压差出现过驱动的问题，提高输入子电路中CMOS管的可靠性。并且，第二电压提供子电路可以基于第一输出端及第二输出端所输出逻辑信号的电平值，为第一电压提供子电路提供偏置电压，由此可以保证第一电压提供子电路中各器件的可靠性，并可以避免引入额外的偏置电压源，最大程度上减小电路面积。因此，本发明的方案，可以较小的电路面积，提高电平转换电路的可靠性。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

参照图2，本发明实施例提供了一种电平转换电路20，用于将输入的低压的逻辑信号转换为高压的逻辑信号。

具体地，所述电平转换电路20可以包括：输入子电路21、第一电压提供子电路22、第二电压提供子电路23及输出子电路24。其中：

所述输入子电路21，具有第一输入端IN及第二输入端INb，适于输入相位相反的第一逻辑信号及第二逻辑信号；

所述输出子电路24，具有第一输出端OUT及第二输出端OUTb，适于将所述第一逻辑信号及第二逻辑信号的电平转换至所需的电平值，并在第一输出端OUT及第二输出端OUTb输出；

所述第一电压提供子电路22，用于连通所述输入子电路21及输出子电路24，并为所述输入子电路21中CMOS管提供相适应的漏极电压；

所述第二电压提供子电路24，与所述第一输出端OUT及第二输出端OUTb耦接，适于基于所述第一输出端OUT及第二输出端OUTb所输出逻辑信号的电平值，为所述第一电压提供子电路22提供偏置电压；

所述第一输出端OUT及第二输出端OUTb所输出逻辑信号的高电平值，大于所述第一逻辑信号及第二逻辑信号的高电平值

由于第一电压提供子电路22可以连通所述输入子电路21及输出子电路24，并为所述输入子电路21中CMOS管提供相适应的漏极电压，由此可以避免输入子电路21中CMOS管漏极电压过大而引起过驱动问题，提高输入子电路21中CMOS管的可靠性。

在具体实施中，所述第一逻辑信号及第二逻辑信号，其高电平可以大于或等于0.54V，低电平为0V。所述第一输出端OUT及第二输出端OUTb所输出逻辑信号，其高电平可以为1.8V左右，比如1.98(即1.8+10％*1.8)V、或1.62(即1.8-10％*1.8)V。

由于第一输出端OUT及第二输出端OUTb所输出逻辑信号的高电平值由第一电源电压输出端VDDIO所输出的电压值决定，故第一电源电压输出端VDDIO所输出的电压值，与第一输出端OUT及第二输出端OUTb所输出逻辑信号的高电平值相同，也应为1.8V左右。

在本发明的一实施例中，如图3所示，所述输入子电路21，可以包括：第一NMOS管lvt1及第二NMOS管lvt2。其中：

所述第一NMOS管lvt1的栅极作为所述第一输入端IN，所述第二NMOS管lvt2的栅极作为所述第二输入端INb；所述第一NMOS管lvt1及第二NMOS管lvt2的漏极，与所述第一电压提供子电路22耦接；所述第一NMOS管lvt1及第二NMOS管lvt2的源极接地GND。

第一NMOS管lvt1的栅极可以接收第一逻辑信号，第二NMOS管lvt2的栅极可以接收第二逻辑信号，所述第一逻辑信号及第二逻辑信号相位相反。当第一逻辑信号的电压值为高电平，而第二逻辑信号的电压值为低电平时，第一NMOS管lvt1可以对第一逻辑信号进行放大并传输至第一输出端OUT。当第一逻辑信号的电压值为低电平，而第二逻辑信号的电压值为高电平时，第二NMOS管lvt2可以对第二逻辑信号进行放大并传输至第二输出端OUTb。

在具体实施中，按照栅氧层的厚度及实际制造工艺的不同，CMOS管可以分为高压CMOS管及低压CMOS管。相对于低压CMOS管，高压CMOS管可以适用更高的电压范围，即能在更高电压范围下正常工作。

CMOS管能够适用的电压越高，其阈值电压也大。比如，在14nm工艺节点下，高压CMOS管的阈值电压约为0.4V，而低压CMOS管的阈值电压约为0.3V。

在本发明的实施例中，所述第一NMOS管lvt1及第二NMOS管lvt2为低压CMOS管。

在具体实施中，所述第一电压提供子电路22可以采用多种电路结构实现，具体不作限制。

在本发明的一实施例中，所述第一电压提供子电路22可以仅包括：第三NMOS管nhvt1及第四NMOS管nhvt2。其中：

所述第三NMOS管nhvt1及第四NMOS管nhvt2的栅极，与所述第二电压提供子电路23耦接；所述第三NMOS管nhvt1的源极与所述第一NMOS管lvt1耦接，所述第四NMOS管nhvt2的源极与所述第二NMOS管lvt2耦接，所述第三NMOS管nhvt1及第四NMOS管nhvt2的漏极与所述输出子电路24耦接。

在一些应用场景下，输出子电路24与输入子电路21之间，仅设置第三NMOS管nhvt1及第四NMOS管nhvt2，即可为第一NMOS管lvt1及第二NMOS管lvt2提供相适应的漏极电压，避免第一NMOS管lvt1及第二NMOS管lvt2出现过驱动的问题。

比如，第三NMOS管nhvt1及第四NMOS管nhvt2的阈值电压为Vtn，当第一电源电压输出端VDDIO所输出的电压值较低时，即与所输入的逻辑信号的高电平值之间相差较小，第一NMOS管lvt1及第二NMOS管lvt2实际的漏极电压，为第一电源电压输出端VDDIO所输出的电压值，与阈值电压Vtn之间的差值，该差值能够使得第一NMOS管lvt1及第二NMOS管lvt2正常工作，而避免出现过驱动的问题。换言之，仅利用第三NMOS管nhvt1或第四NMOS管nhvt2，对第一电源电压输出端VDDIO所输出的电压值进行降压后，即可为第一NMOS管lvt1及第二NMOS管lvt2提供适应的漏极电压。

在具体实施中，所述第三NMOS管nhvt1及第四NMOS管nhvt2为高压CMOS管。

在本发明的另一实施例中，如图3所示，除第三NMOS管nhvt1及第四NMOS管nhvt2外，所述第一电压提供子电路22还可以包括：第五NMOS管nhvt3、第六NMOS管nhvt4、第七NMOS管lvt3及第八NMOS管lvt4。其中：

所述第五NMOS管nhvt3及第六NMOS管nhvt4的漏极与所述输出子电路24耦接；所述第五NMOS管nhvt3的源极与所述第三NMOS管nhvt1耦接，所述第六NMOS管nhvt4的源极与所述第四NMOSnhvt2管耦接；所述第五NMOS管nhvt3及第六NMOS管nhvt4的栅极，与第一电源电压输出端VDDIO耦接。

所述第七NMOS管lvt3的漏极与所述第三NMOS管nhvt1耦接，所述第八NMOS管lvt4的漏极与所述第四NMOS管nhvt2耦接，所述第七NMOS管lvt3的源极与所述第一NMOS管lvt1耦接，所述第八NMOS管lvt4的源极与所述第二NMOS管lvt2耦接，所述第七NMOS管lvt3及第八NMOS管lvt4的栅极与第二电源电压输出端VDD耦接。

所述第二电源电压输出端VDD所输出的电压值，小于所述第一电源电压输出端VDDIO所输出的电压值。

在具体实施中，所述第二电源电压输出端VDD所输出的电压值，与第一逻辑信号及第二逻辑信号的高电平值相同，比如，当第一逻辑信号及第二逻辑信号的高电平值为0.54V时，第二电源电压输出端VDD所输出的电压值也可以为0.54V。

在具体实施中，第七NMOS管lvt3，用于保护第一NMOS管lvt1，避免第一NMOS管lvt1出现过驱动问题。所述第八NMOS管lvt4，用于保护第二NMOS管lvt2，避免第二NMOS管lvt2出现过驱动问题。第三NMOS管nhvt1，用于保护第七NMOS管lvt3，避免第七NMOS管lvt3出现过驱动问题。所述第四NMOS管nhvt2，用于保护第八NMOS管lvt4，避免第八NMOS管lvt4出现过驱动问题。第五NMOS管nhvt3，用于保护第七NMOS管lvt3及第一NMOS管lvt1，防止第七NMOS管lvt3及第一NMOS管lvt1出现过驱动问题。所述第六NMOS管nhvt4，用于保护第八NMOS管lvt4及第二NMOS管lvt2，防止第八NMOS管lvt4及第二NMOS管lvt2出现过驱动问题。

在实际电平转换过程中，第一电压提供子电路22中各NMOS管始终是导通的，由此可以在输入端所输入的逻辑信号电平值变化时，输出端能够快速进行逻辑变换，提高电平转换速度。比如，当第一输出端OUT的电平值为高电平，而第二输出端OUTb的电平值为低电平时，若输入的逻辑信号电平值变化，则第一电压提供子电路22可以使得第一输出端OUT的电平值快速地由高电平变为低电平，而第二输出端OUTb的电平值快速地由低电平变为高电平。

在具体实施中，所述第五NMOS管nhvt3及第六NMOS管nhvt4，为高压CMOS管，而所述第七NMOS管lvt3及第八NMOS管lvt4为低压NMOS管。

可以理解的是，当第一电源电压输出端VDDIO较大时，可以根据第一电源电压输出端VDDIO所输出电压的电压值，合理设置第一电压提供子电路22中NMOS管的数量，只要能够保证第一电压提供子电路22及输入子电路21中各NMOS管工作在相适应的电压下，而避免出现过驱动问题即可。

在具体实施中，所述第二偏置电压提供模块23，可以采用多种电路结构实现，具体不作限制，只要能够基于第一输出端OUT及第二输出端OUTb所输出逻辑信号的电平值，为所述第一电压提供子电路22提供偏置电压即可。

在本发明的一实施例中，参照图2，所述第二电压提供子电路23，可以包括：第一偏置电压提供模块231、第二偏置电压提供模块232及比较模块233。其中：

所述第一偏置电压提供模块231，与所述第二输出端OUTb耦接，适于基于所述第二输出端OUTb所输出逻辑信号的电平值，输出第一待比较信号A；

所述第二偏置电压提供模块232，与所述第一输出端OUT耦接，适于基于所述第一输出端OUT所输出逻辑信号的电平值，输出第二待比较信号B；

所述比较模块233，输入端与所述第一偏置电压提供模块231及第二偏置电压提供模块232连接，适于比较所述第一待比较信号A及第二待比较信号B的电平值，选择其中较大者，作为偏置电压，输出至所述第一电压提供子电路22。

在具体实施中，第一偏置电压提供模块231及第二偏置电压提供模块232的电路结构可以相同，也可以不同，具体不作限制，只要能够基于相应输出端所输出逻辑信号的电平值，输出对应的待比较信号即可。

为了降低设计难度，在本发明的实施例中，第一偏置电压提供模块231及第二偏置电压提供模块232的电路结构相同。

在本发明的一实施例中，参照图3，所述第一偏置电压提供模块231可以包括：依次串联连接的两个以上第九NMOS管、1个第十NMOS管lvtb3及1个第十一NMOS管lvtb1；

所述第九NMOS管的栅极与漏极相连接，所述第十NMOS管lvtb3的栅极与第二电源电压输出端VDD耦接；所述第十一NMOS管lvtb1的栅极与所述第一输入端IN耦接，所述十一NMOS管lvtb1的源极接地。

在具体实施中，所述第九NMOS管的数量，可以仅为两个，也可以为三个或三个以上，具体可以根据第一电源电压输出端VDDIO所输出的电压值进行设置。比如，在图3中，所述第九NMOS管的数量为三个，分别为第九NMOS管hvtb3、hvtb5及hvtb7。

所述第九NMOS管hvtb3、hvtb5及hvtb7，可以在第二输出端OUTb的电平值为高电平时，对第二输出端OUTb的高电平值进行降压处理，使得第十NMOS管lvtb3能够获得相适应的漏极电压，避免第十NMOS管lvtb3出现过驱动问题。

通过第一输入端IN所输入的第一逻辑信号，来控制第十一NMOS管lvtb1导通或断开，由此可以在第一逻辑信号为高电平时，打开第一偏置电压提供模块231，即使得第二输出端OUTb与地线相连通，一方面为第一电压提供子电路22提供偏置电压，另一方面将第二输出端OUTb快速地下拉至低电平。

第十NMOS管lvtb3用于保护十一NMOS管lvtb1，避免十一NMOS管lvtb1出现过驱动问题。

同样地，如图3所示，所述第二偏置电压提供模块232也可以包括三个第九NMOS管(即第九NMSO管hvtb8、hvtb6及hvtb4)、1个第十NMOS管lvtb4及1个第十一NMOS管lvtb2。第十NMOS管lvtb4的栅极与第二电源电压输出端VDD耦接。第十一NMOS管lvtb2的栅极，与第二输入端INb耦接。

所述第九NMOS管hvtb8、hvtb6及hvtb4，可以在第一输出端OUT的电平值为高电平时，对第一输出端OUT的高电平值进行降压处理，使得第十NMOS管lvtb4能够获得相适应的漏极电压，避免第十NMOS管lvtb4出现过驱动问题。

通过第二输入端INb所输入的第二逻辑信号，来控制第十一NMOS管lvtb2导通或断开，由此可以在第一逻辑信号为高电平时，打开第二偏置电压提供模块232，即使得第一输出端OUT与地线相连通，一方面为第一电压提供子电路22提供偏置电压，另一方面将第一输出端OUT快速地下拉至低电平。

第十NMOS管lvtb4用于保护第十一NMOS管lvtb2，避免十一NMOS管lvtb2出现过驱动问题。

在具体实施中，所述第九NMOS管hvtb3～hvtb8为高压NMOS管，所述第十NMOS管lvtb3及第十NMOS管lvtb4为低压NMOS管，所述第十一NMOS管lvtb1及lvtb2为低压NMOS管。

在本发明的另一实施例中，如图4所示，所述第一偏置电压提供模块231，还可以包括：串联于所述第九NMOS管hvtb3及第十NMOS管lvtb3之间的第十二NMOS管hvtb1。

在具体实施中，所述第十二NMOS管hvtb1的栅极，可以与控制信号输出端VDD18耦接。所述控制信号输出端VDD18可以在第一电源电压输出端VDDIO正常输出电压时，即输出稳定的电源电压时，输出高电平的控制信号，以控制第十二NMOS管hvtb1导通。

同样地，如图4所示，所述第二偏置电压提供模块232可以包括：串联于所述第九NMOS管hvtb4及第十NMOS管lvtb4之间的第十二NMOS管hvtb2。所述第十二NMOS管hvtb2的栅极也与控制信号输出端VDD18连接。所述第十二NMOS管hvtb2，用于保护第十NMOS管lvtb4及第十一NMOS管lvtb2，避免第十NMOS管lvtb4及第十一NMOS管lvtb2出现过驱动问题。

在具体实施中，所述控制信号的电压值与所述第一电源电压输出端VDDIO所输出的电源电压值相等。所述第十二NMOS管hvtb1可以保护第十一NMOS管lvtb1及第十NMOS管lvtb3，避免第十一NMOS管lvtb1及第十NMOS管lvtb3出现过驱动问题。

在具体实施中，所述比较模块232可以采用多种电路结构实现，具体不作限制。

在本发明的一实施例中，所述比较模块232可以包括：第一PMOS管phvtc1及第二PMOS管phvtc2。其中：

所述第一PMOS管phvtc1的漏极，与所述第一偏置电压提供模块231中一所述第九NMOS管的源极耦接；所述第二PMOS管phvtc2的漏极，与所述第二偏置电压提供模块233中一所述第九NMOS管的源极耦接；所述第一PMOS管phvtc1的栅极与所述第二PMOS管phvtc2漏极耦接，所述第二PMOS管phvtc2的栅极与所述第一PMOS管phvtc1的漏极耦接；所述第一PMOS管phvtc1及第二PMOS管phvtc2的源极，与所述第一电压提供子电路耦接。

在具体实施中，所述第一PMOS管phvtc1及第二PMOS管phvtc2，可以均与第一电源电压输出端VDDIO连接。

在具体实施中，所述第一偏置电压提供模块231中第九NMOS管可能存在多个，具体可以根据第一电源电压输出端VDDIO所输出的电压值，设置第一PMOS管phvtc1与其中一个第九NMOS管的源极连接，只要在所述比较模块232输出第一待比较结果为第五NMOS管nhvt3及第六NMOS管nhvt4提供偏置电压时，所述第一待比较结果提供的偏置电压，能够避免五NMOS管nhvt3及第六NMOS管nhvt4出现过驱动问题即可。

同样地，第二偏置电压提供模块233中第九NMOS管也可能存在多个，具体可以根据第一电源电压输出端VDDIO所输出的电压值，设置第二PMOS管phvtc2与其中一个第九NMOS管的源极连接，只要在所述比较模块232输出第二待比较结果为第五NMOS管nhvt3及第六NMOS管nhvt4提供偏置电压时，所述第二待比较结果提供的偏置电压，能够避免五NMOS管nhvt3及第六NMOS管nhvt4出现过驱动问题即可。

比如，在图3及图4中，当第一电源电压输出端VDDIO所输出的电压值为1.8V左右时，可以将第一PMOS管phvtc1的漏极，与第九NMOS管hvtb4的源极连接，将第一PMOS管phvtc1的漏极，与第九NMOS管hvtb3的源极连接。

这样，当第一逻辑信号为低电平时，第二输出端OUTb输出逻辑高电平信号，第十二NMOS管hvtb1的源极电压最多为：V1-Vtn，其中，V1为控制信号输出端VDD18所输出的电压值，V1与第一电源电压输出端VDDIO所输出的电压值相等，Vtn为第一PMOS管phvtc1的阈值电压。

也就是说，第二输出端OUTb输出的逻辑高电平，经第九NMOS管hvtb3、hvtb5及hvtb7的降压后，所得到的电压最多为V1-Vtn。而第二输出端OUTb输出的逻辑高电平即第一电源电压输出端VDDIO所输出的电压值，也就是V1，由此可以得到第九NMOS管hvtb3、hvtb5及hvtb7实际将第二输出端OUTb输出的逻辑高电平降低了[V1-(V1-Vtn)]＝Vtn，故在第九NMOS管为三个时，第二输出端OUTb输出的逻辑高电平每经过一个第九NMOS管，电压下降了Vtn/3，因此第一待比较结果信号A的逻辑高电平应为V1-Vtn/3。

同样，在第二逻辑信号为低电平时，第二待比较结果信号B的逻辑高电平也应为V1-Vtn/3。

比较模块232会选择第一待比较结果信号A及第二待比较结果信号B中具有较高逻辑电平的一个信号，输出至第三NMOS管nhvt1及第四NMOS管nhvt2的栅极，为第三NMOS管nhvt1及第四NMOS管nhvt2提供偏置电压。

可以理解的是，在第一偏置电压提供模块231及第二偏置电压提供模块232分别包括N个以上第九NMOS管时，第二输出端OUTb输出的逻辑高电平每经过一个第九NMOS管，电压下降了Vtn/N，其中，N为大于或等于4的正整数，具体可以根据第一电源电压输出端VDDIO所输出的电压值，设置第九NMOS管的数量。

在本发明的一实施例中，所述输出子电路24，包括：第三PMOS管phvt3、第四PMOS管phvt4、第五PMOS管phvt1及第六PMOS管phvt2。其中：

所述第三PMOS管phvt3及第四PMOS管phvt4的源极，与第一电源电压输出端VDDIO耦接；所述第三PMOS管phvt3与第五PMOS管phvt1串联，所述第三PMOS管phvt3的栅极与所述第六PMOS管phvt2的漏极耦接；所述第四PMOS管phvt4与所述第六PMOS管phvt2串联，所述第四PMOS管phvt4的栅极与所述第五PMOS管phvt1的漏极耦接。

在具体实施中，所述第五PMOS管phvt1的栅极与第一输入端IN连接，第六PMOS管phvt2的栅极与第二输入端INb连接。所述第五PMOS管phvt1用于导通或断开第四PMOS管phvt4。所述第六PMOS管phvt2用于导通或断开第三PMOS管phvt3。

具体地，当第一输入端IN输入的第一逻辑信号为高电平时，第二输入端INb输入的第二逻辑信号为低电平，此时，第一输出端OUT输出高电平，第二输出端OUTb输出低电平，第五PMOS管phvt1断开，第六PMOS管phvt2导通，进而使得第三PMOS管phvt3导通，为第一输出端OUT提供高电平。相反，当第一输入端IN输入的第一逻辑信号为低电平时，第五PMOS管phvt1导通，第四PMOS管phvt4导通，为第二输出端OUTb提供高电平。

在具体实施中，所述输出子电路24中各PMOS管可以均为高压CMOS管。

在具体实施中，所述第一输入端IN与第二输入端INb之间可以设置反相器，由所述反相器对输入的第一逻辑信号进行向取反，得到第二逻辑信号，并输入至第二输入端INb。第一电压电压输出端VDDIO的输出电压，可以作为所述反相器的工作电压。

由上述内容可知，本发明实施例中的电平转换电路20，通过设置第一电压提供子电路22及第二电压提供子电路23，可以确保电平转换电路20中各CMOS管均被提供相适应的工作电压，避免出现过驱动的问题。并且，未引入额外的偏置电压源，可以有效节约电路面积。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种电平转换电路，其特征在于：包括：输入子电路、第一电压提供子电路、第二电压提供子电路及输出子电路；其中：

所述输入子电路，具有第一输入端及第二输入端，适于输入相位相反的第一逻辑信号及第二逻辑信号；

所述输出子电路，具有第一输出端及第二输出端，适于将所述第一逻辑信号及第二逻辑信号的电平转换至所需的电平值，并在第一输出端及第二输出端输出；

所述第一电压提供子电路，用于连通所述输入子电路及输出子电路，并为所述输入子电路中CMOS管提供相适应的漏极电压；

所述第二电压提供子电路，与所述第一输出端及第二输出端耦接，适于基于所述第一输出端及第二输出端所输出逻辑信号的电平值，为所述第一电压提供子电路提供偏置电压；

所述第一输出端及第二输出端所输出逻辑信号的高电平值，大于所述第一逻辑信号及第二逻辑信号的高电平值。

2.如权利要求1所述的电平转换电路，其特征在于，所述第二电压提供子电路，包括：

第一偏置电压提供模块，与所述第二输出端耦接，适于基于所述第二输出端所输出逻辑信号的电平值，输出第一待比较信号；

第二偏置电压提供模块，与所述第一输出端耦接，适于基于所述第一输出端所输出逻辑信号的电平值，输出第二待比较信号；

比较模块，输入端与所述第一偏置电压提供模块及第二偏置电压提供模块连接，适于比较所述第一待比较信号及第二待比较信号的电平值，选择其中较大者，作为偏置电压，输出至所述第一电压提供子电路。

3.如权利要求2所述的电平转换电路，其特征在于，所述第一偏置电压提供模块，包括：依次串联连接的两个以上第九NMOS管、1个第十NMOS管及1个第十一NMOS管；

所述第九NMOS管的栅极与漏极相连接，所述第十NMOS管的栅极与第二电源电压输出端耦接；所述第十一NMOS管的栅极与所述第一输入端耦接，所述十一NMOS管的源极接地。

4.如权利要求3所述的电平转换电路，其特征在于，所述第一偏置电压提供模块，还包括：串联于所述第九NMOS管及第十NMOS管之间的第十二NMOS管。

5.如权利要求3所述的电平转换电路，其特征在于，所述第九NMOS管的数量为3个。

6.如权利要求3至5任一项所述的电平转换电路，其特征在于，所述第一偏置电压提供模块的结构，与所述第二偏置电压的结构相同。

7.如权利要求6所述的电平转换电路，其特征在于，所述比较模块包括：第一PMOS管及第二PMOS管；

所述第一PMOS管的漏极，与所述第一偏置电压提供模块中一所述第九NMOS管的源极耦接；所述第二PMOS管的漏极，与所述第二偏置电压提供模块中一所述第九NMOS管的源极耦接；所述第一PMOS管的栅极与所述第二PMOS管漏极耦接，所述第二PMOS管的栅极与所述第一PMOS管的漏极耦接；所述第一PMOS管及第二PMOS管的源极，与所述第一电压提供子电路耦接。

8.如权利要求2所述的电平转换电路，其特征在于，所述输入子电路，包括：第一NMOS管及第二NMOS管；其中：

所述第一NMOS管的栅极作为所述第一输入端，所述第二NMOS管的栅极作为所述第二输入端；所述第一NMOS管及第二NMOS管的漏极，与所述第一电压提供子电路耦接；所述第一NMOS管及第二NMOS管的源极接地。

9.如权利要求8所述的电平转换电路，其特征在于，所述第一电压提供子电路，包括：第三NMOS管及第四NMOS管，其中：

所述第三NMOS管及第四NMOS管的栅极，与所述第二电压提供子电路耦接；所述第三NMOS管的源极与所述第一NMOS管耦接，所述第四NMOS管的源极与所述第二NMOS管耦接，所述第三NMOS管及第四NMOS管的漏极与所述输出子电路耦接。

10.如权利要求9所述的电平转换电路，其特征在于，所述第一电压提供子电路，还包括：第五NMOS管、第六NMOS管、第七NMOS管及第八NMOS管；其中：

所述第五NMOS管及第六NMOS管的漏极与所述输出子电路耦接；所述第五NMOS管的源极与所述第三NMOS管耦接，所述第六NMOS管的源极与所述第四NMOS管耦接；所述第五NMOS管及第六NMOS管的栅极，与第一电源电压输出端耦接；

所述第七NMOS管的漏极与所述第三NMOS管耦接，所述第八NMOS管的漏极与所述第四NMOS管耦接，所述第七NMOS管的源极与所述第一NMOS管耦接，所述第八NMOS管的源极与所述第二NMOS管耦接，所述第七NMOS管及第八NMOS管的栅极与第二电源电压输出端耦接；

所述第二电源电压输出端所输出的电压值，小于所述第一电源电压输出端所输出的电压值。

11.如权利要求1所述的电平转换电路，其特征在于，所述输出子电路，包括：第三PMOS管、第四PMOS管、第五PMOS管及第六PMOS管；其中：所述第三PMOS管及第四PMOS管的源极，与第一电源电压输出端耦接；所述第三PMOS管与第五PMOS管串联，所述第三PMOS管的栅极与所述第六PMOS管的漏极耦接；所述第四PMOS管与所述第六PMOS管串联，所述第四PMOS管的栅极与所述第五PMOS管的漏极耦接。

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