KR20180092804A

KR20180092804A - 레벨 시프터

Info

Publication number: KR20180092804A
Application number: KR1020170160440A
Authority: KR
Inventors: 가오루 사카구치
Original assignee: 에이블릭 가부시키가이샤
Priority date: 2017-02-09
Filing date: 2017-11-28
Publication date: 2018-08-20
Also published as: CN108418576A; TW201830861A; TWI713800B; US20180226971A1; JP2018129727A; US10418997B2

Abstract

[과제] 입력측의 전원이 정지한 경우에서도, 출력 신호의 레벨이 부정이 되는 것을 방지하는 것이 가능한 레벨 시프터를 제공한다.
[해결 수단] 전원 전위와 기준 전위 사이에 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터 및 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터가 각각 반전 출력 노드 및 비반전 출력 노드를 개재하여 직렬 접속되고, 제3 및 제4 NMOS 트랜지스터가 각각 제1 및 제2 NMOS 트랜지스터에 병렬 접속되며, 제1 PMOS 트랜지스터의 게이트와 제3 NMOS 트랜지스터의 게이트가 비반전 출력 노드에 접속되고, 제2 PMOS 트랜지스터의 게이트와 제4 NMOS 트랜지스터의 게이트가 반전 출력 노드에 접속되며, 제1 및 제2 NMOS 트랜지스터의 게이트에 각각 입력 신호의 비반전 신호 및 반전 신호를 받는다.

Description

레벨 시프터{LEVEL SHIFTER}

본 발명은, 입력 전압을 상이한 레벨의 전압으로 변환하는 레벨 시프터에 관한 것이다.

도 4에, 종래의 레벨 시프터(400)의 회로도를 도시한다(예를 들어, 특허 문헌 1 참조).

종래의 레벨 시프터(400)는, NMOS 트랜지스터(401, 402)와, PMOS 트랜지스터(411, 412)를 구비하여 구성되고, 전원 라인(41)에 공급되는 기준 전압(VSS)과 전원 라인(42)에 공급되는 전원 전압(VDD1) 사이의 진폭을 갖는 입력 신호(IN)의 비반전 신호와 반전 신호를 각각 NMOS 트랜지스터(401과 402)의 게이트에 받아, 기준 전압(VSS)과 전원 라인(43)에 공급되는 전원 전압(VDD2) 사이의 진폭을 갖는 신호로 변환하여 출력 신호(OUT)로서 출력한다.

이러한 종래의 레벨 시프터(400)에서는, 입력측의 전원이 어떠한 요인으로 정지한 경우나 전원 기동시에 입력측의 전원 전압(전원 전압(VDD1))의 상승이 늦은 경우, NMOS 트랜지스터(401, 402)의 각 게이트 전압이 부정이 되기 때문에, 출력 신호(OUT)가 부정이 되고, 출력 신호(OUT)에 의해 동작하는 후단의 회로에 관통 전류가 흐르는 등의 문제가 발생한다.

그 대책으로서, 특허 문헌 2에는, 입력측의 전원이 공급되지 않을 때에, 출력 신호의 논리를 유지하는 피드백 회로부(170)를 추가한 레벨 시프터가 개시되어 있다.

일본국 특허공개 2001-036398호 공보 일본국 특허공개 2013-187712호 공보

그러나, 특허 문헌 2에 개시된 레벨 시프터에서는, 출력 신호의 논리를 유지하기 위한 피드백 회로부를 구성하기 위해, 종래의 레벨 시프터(400)의 소자수와 비교하여 무시할 수 없는 수의 소자의 추가(특허 문헌 2의 도 1에 있어서는 6개의 NMOS 트랜지스터의 추가)가 필요하게 된다. 그로 인해, 회로 규모가 커지고, 비용이 증대해 버린다.

따라서, 본 발명은, 회로 규모의 증가를 억제하면서, 입력측의 전원이 정지하거나, 전원 기동시에 입력측의 전원 전압의 상승이 늦은 경우에서도, 출력 신호의 레벨이 부정이 되는 것을 방지하는 것이 가능한 레벨 시프터를 제공하는 것을 목적으로 한다.

본 발명의 레벨 시프터는, 제1 전원 라인에 공급되는 제1 전원 전압과 제2 전원 라인에 공급되는 제2 전원 전압 사이의 진폭을 갖는 입력 신호를 상기 제1 전원 전압과 제3 전원 라인에 공급되는 제3 전원 전압 사이의 진폭을 갖는 신호로 변환하여 출력하는 레벨 시프터로서, 변환된 신호의 비반전 신호가 생성되는 비반전 출력 노드와, 변환된 신호의 반전 신호가 생성되는 반전 출력 노드와, 게이트에 상기 입력 신호의 비반전 신호를 받아, 소스가 상기 제1 전원 라인에 접속되고, 드레인이 상기 반전 출력 노드에 접속된 제1 도전형의 제1 MOS 트랜지스터와, 게이트에 상기 입력 신호의 반전 신호를 받아, 소스가 상기 제1 전원 라인에 접속되고, 드레인이 상기 비반전 출력 노드에 접속된 제1 도전형의 제2 MOS 트랜지스터와, 게이트가 상기 비반전 출력 노드에 접속되고, 소스가 상기 제3 전원 라인에 접속되며, 드레인이 상기 반전 출력 노드에 접속된 제2 도전형의 제3 MOS 트랜지스터와, 게이트가 상기 반전 출력 노드에 접속되고, 소스가 상기 제3 전원 라인에 접속되며, 드레인이 상기 비반전 출력 노드에 접속된 제2 도전형의 제4 MOS 트랜지스터와, 게이트가 상기 비반전 출력 노드에 접속되고, 소스가 상기 제1 전원 라인에 접속되며, 드레인이 상기 반전 출력 노드에 접속된 제1 도전형의 제5 MOS 트랜지스터와, 게이트가 상기 반전 출력 노드에 접속되고, 소스가 상기 제1 전원 라인에 접속되며, 드레인이 상기 비반전 출력 노드에 접속된 제1 도전형의 제6 MOS 트랜지스터를 구비하는 것을 특징으로 한다.

본 발명에 의하면, 입력측의 전원이 정지한 경우, 혹은 전원 기동시에 입력측의 전원 전압의 상승이 늦은 경우, 제3 및 제4 MOS 트랜지스터와 제5 및 제6 MOS 트랜지스터에 의해 래치 회로가 구성되게 되기 때문에, 출력 신호의 레벨을 유지하거나, 혹은 일정한 레벨에 고정하는 것이 가능해진다. 또, 종래의 레벨 시프터에 대해, 단 2개의 트랜지스터(제5 및 제6 MOS 트랜지스터)를 추가하여 상기와 같이 구성하는 것만으로 상기 서술한 효과를 실현할 수 있기 때문에, 회로 규모가 극단적으로 커질 일은 없으며, 비용의 증대를 억제할 수 있다.

도 1은 본 발명의 제1 실시 형태의 레벨 시프터를 설명하기 위한 회로도이다.
도 2는 본 발명의 제2 실시 형태의 레벨 시프터를 설명하기 위한 회로도이다.
도 3은 본 발명의 제3 실시 형태의 레벨 시프터를 설명하기 위한 회로도이다.
도 4는 종래의 레벨 시프터를 설명하기 위한 회로도이다.

이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.

[제1 실시 형태]

도 1은, 본 발명의 제1 실시 형태의 레벨 시프터(100)를 설명하기 위한 회로도이다.

레벨 시프터(100)는, 전원 라인(11)에 공급되는 기준 전압(VSS)(「제1 전원 전압」이라고 한다)과 전원 라인(12)에 공급되는 전원 전압(VDD1)(「제2 전원 전압」이라고 한다) 사이의 진폭을 갖는 입력 신호(IN)를 기준 전압(VSS)과 전원 라인(13)에 공급되는 전원 전압(VDD2)(「제3 전원 전압」이라고 한다) 사이의 진폭을 갖는 신호로 변환하여, 출력 신호(OUT)로서 출력하는 것이다.

레벨 시프터(100)는, NMOS 트랜지스터(101, 102, 103, 104) 및 PMOS 트랜지스터(111, 112)를 구비하여 구성되어 있다.

NMOS 트랜지스터(101)는, 인버터(21, 22)를 개재하여, 게이트에 입력 신호(IN)의 비반전 신호를 받아, 소스가 전원 라인(11)에 접속되고, 드레인이 변환된 신호의 반전 신호가 생성되는 반전 출력 노드(/Nout)에 접속되어 있다. NMOS 트랜지스터(102)는, 인버터(21)를 개재하여, 게이트에 입력 신호(IN)의 반전 신호를 받아, 소스가 전원 라인(11)에 접속되고, 드레인이 변환된 신호의 비반전 신호가 생성되는 비반전 출력 노드(Nout)에 접속되어 있다. PMOS 트랜지스터(111)는, 게이트가 비반전 출력 노드(Nout)에 접속되고, 소스가 전원 라인(13)에 접속되며, 드레인이 반전 출력 노드(/Nout)에 접속되어 있다. PMOS 트랜지스터(112)는, 게이트가 반전 출력 노드(/Nout)에 접속되고, 소스가 전원 라인(13)에 접속되며, 드레인이 비반전 출력 노드(Nout)에 접속되어 있다. NMOS 트랜지스터(103)는, 게이트가 비반전 출력 노드(Nout)에 접속되고, 소스가 전원 라인(11)에 접속되며, 드레인이 반전 출력 노드(/Nout)에 접속되어 있다. NMOS 트랜지스터(104)는, 게이트가 반전 출력 노드(/Nout)에 접속되고, 소스가 전원 라인(11)에 접속되며, 드레인이 비반전 출력 노드(Nout)에 접속되어 있다.

이하, 상기와 같이 구성된 레벨 시프터(100)의 동작에 대해 설명한다.

전원 전압(VDD1) 레벨(제1 하이 레벨)의 입력 신호(IN)가 입력된 경우, NMOS 트랜지스터(101)의 게이트에는, 인버터(21, 22)를 개재하여, 입력 신호(IN)의 비반전 신호가 입력된다. 한편, NMOS 트랜지스터(102)의 게이트에는, 인버터(21)를 개재하여, 입력 신호(IN)의 반전 신호가 입력된다. 이것에 의해, NMOS 트랜지스터(101)가 온하고, NMOS 트랜지스터(102)가 오프한다.

그러자, 반전 출력 노드(/Nout)의 전압이 기준 전압(VSS) 레벨(로우 레벨)까지 내려간다. 이것에 의해, PMOS 트랜지스터(112)가 온하고, NMOS 트랜지스터(104)가 오프하며, 비반전 출력 노드(Nout)의 전압이 전원 전압(VDD2) 레벨(제2 하이 레벨)로 상승해 간다. 따라서, PMOS 트랜지스터(111)가 오프하고, NMOS 트랜지스터(103)가 온한다.

이상에 의해, 출력 신호(OUT)는, 전원 전압(VDD2) 레벨(제2 하이 레벨)이 된다.

기준 전압(VSS) 레벨(로우 레벨)의 입력 신호(IN)가 입력된 경우, NMOS 트랜지스터(101)의 게이트에는, 인버터(21, 22)를 개재하여, 입력 신호(IN)의 비반전 신호가 입력된다. 한편, NMOS 트랜지스터(102)의 게이트에는, 인버터(21)를 개재하여, 입력 신호(IN)의 반전 신호가 입력된다. 이것에 의해, NMOS 트랜지스터(101)가 오프하고, NMOS 트랜지스터(102)가 온한다.

그러자, 비반전 출력 노드(Nout)의 전압이 기준 전압(VSS) 레벨(로우 레벨)까지 내려간다. 이것에 의해, PMOS 트랜지스터(111)가 온하고, NMOS 트랜지스터(103)가 오프하기 때문에, 반전 출력 노드(/Nout)의 전압이 전원 전압(VDD2) 레벨(제2 하이 레벨)로 상승해 간다. 따라서, PMOS 트랜지스터(112)가 오프하고, NMOS 트랜지스터(104)가 온한다.

이상에 의해, 출력 신호(OUT)는, 기준 전압(VSS) 레벨(로우 레벨)이 된다.

이와 같이 하여, 레벨 시프터(100)는, 기준 전압(VSS)과 전원 전압(VDD1) 사이의 진폭을 갖는 입력 신호(IN)를 기준 전압(VSS)과 전원 전압(VDD2) 사이의 진폭을 갖는 신호로 변환한다.

다음에, 입력측의 전원이 어떠한 요인으로 정지한 경우에 있어서의 레벨 시프터(100)의 동작에 대해 설명한다.

상기 서술한 전원 전압(VDD1) 레벨(제1 하이 레벨)의 입력 신호(IN)가 입력되고, 출력 신호(OUT)가 전원 전압(VDD2) 레벨(제2 하이 레벨)이 되어 있는 상태에 있어서, 입력측의 전원이 어떠한 원인으로 정지했다고 하면, NMOS 트랜지스터(101)의 게이트에 입력되어 있던 전압이 전원 전압(VDD1) 레벨로부터 내려가고, NMOS 트랜지스터(101)의 게이트-소스 사이 전압이 역치 전압을 밑돌면, NMOS 트랜지스터(101)는 오프한다.

이 상태에서는, NMOS 트랜지스터(101 및 102)가 모두 오프이기 때문에, PMOS 트랜지스터(111)와 NMOS 트랜지스터(103)에 의해, 입력이 비반전 출력 노드(Nout)에 접속되고, 출력이 반전 출력 노드(/Nout)에 접속된 인버터가 구성되며, PMOS 트랜지스터(112)와 NMOS 트랜지스터(104)에 의해, 입력이 반전 출력 노드(/Nout)에 접속되고, 출력이 비반전 출력 노드(Nout)에 접속된 인버터가 구성되며, 이들 두 개의 인버터에 의해 래치 회로가 구성된다. 이것에 의해, 당해 래치 회로에 출력 신호(OUT)가 래치된 상태가 되기 때문에, 출력 신호(OUT)를 전원 전압(VDD2) 레벨(제2 하이 레벨)로 유지할 수 있다.

또, 기준 전압(VSS) 레벨(로우 레벨)의 입력 신호(IN)가 입력되고, 출력 신호(OUT)가 기준 전압(VSS) 레벨(로우 레벨)이 되어 있는 상태에 있어서, 입력측의 전원이 정지했다고 하면, NMOS 트랜지스터(102)의 게이트에 입력되어 있던 전압이 전원 전압(VDD1) 레벨로부터 내려가고, NMOS 트랜지스터(102)의 게이트-소스 사이 전압이 역치 전압을 밑돌면, NMOS 트랜지스터(102)는 오프한다.

이 상태에서는, NMOS 트랜지스터(101 및 102)가 모두 오프이기 때문에, 상기 서술한 것과 마찬가지로, PMOS 트랜지스터(111 및 112)와 NMOS 트랜지스터(103 및 104)에 의해 래치 회로가 구성된다. 따라서, 출력 신호(OUT)를 기준 전압(VSS) 레벨(로우 레벨)로 유지할 수 있다.

다음에, 전원 기동시에 입력측의 전원 전압(전원 전압(VDD1))의 상승이 늦은 경우에 있어서의 레벨 시프터(100)의 동작에 대해 설명한다.

전원 전압(VDD1)이 상승하지 않은 상태에 있어서는, NMOS 트랜지스터(101 및 102)의 게이트에는 모두 기준 전압(VSS)이 입력되기 때문에, NMOS 트랜지스터(101 및 102)는 모두 오프한다. 따라서, 상기 서술한 것과 마찬가지로, PMOS 트랜지스터(111 및 112)와 NMOS 트랜지스터(103 및 104)에 의해 래치 회로가 구성된다.

당해 래치 회로는, 전원 기동시의 전원 전압(VDD2)의 상승 상태에 따라 비반전 출력 노드(Nout)에 생성된 전압을 래치하고, 출력 신호(OUT)는, 그 래치한 전압에 고정된다. 따라서, 출력 신호(OUT)가 부정이 되는 것을 방지할 수 있다.

이와 같이, 본 실시 형태에 의하면, 입력측의 전원이 정지한 경우에는, 정지하기 직전의 출력 신호(OUT)의 레벨을 유지하는 것이 가능해진다. 또, 전원 기동시에 입력측의 전원 전압의 상승이 늦은 경우에는, 출력 신호(OUT)를 어느 레벨에 고정할 수 있다.

또한, 본 실시 형태에 있어서, 각 전원 전압의 관계가 VDD1＞VDD2＞VSS인 경우, 및 VDD2＞VDD1＞VSS이며, 전원 전압(VDD2)이 전원 전압(VDD1)보다 그다지 높지 않을 때에는, 레벨 시프터(100)는 문제없이 동작한다.

한편, 각 전원 전압의 관계가 VDD2＞VDD1＞VSS이며, 전원 전압(VDD2)이 전원 전압(VDD1)보다 큰 폭으로 높을 때에, 입력 신호(IN)가 전원 전압(VDD1) 레벨(제1 하이 레벨)로부터 기준 전압(VSS) 레벨(로우 레벨)로 전환된 경우를 생각한다. 이 경우, PMOS 트랜지스터(112)가 온하고 있는 상태로 NMOS 트랜지스터(102)도 온하게 되고, 이때, NMOS 트랜지스터(102)의 게이트에 인가되어 있는 전압은, 전원 전압(VDD2)보다 낮은 전원 전압(VDD1)이기 때문에, PMOS 트랜지스터(112)의 전류 공급 능력에 비해, NMOS 트랜지스터(102)의 전류 공급 능력, 즉 비반전 출력 노드(Nout)의 전압을 내리는 능력은 낮다. 이로 인해, 비반전 출력 노드(Nout)의 전압이 기준 전압(VSS) 레벨로 내려가지 않게 되어, 레벨 시프터(100)의 레벨 시프트 동작이 정지해 버리게 된다.

입력 신호(IN)가 기준 전압(VSS) 레벨(로우 레벨)로부터 전원 전압(VDD1) 레벨(제1 하이 레벨)로 전환된 경우도, 같은 상황이 발생한다.

이러한 상황을 회피하기 위해, 전원 라인(13)으로부터 반전 출력 노드(/Nout)로의 전류 공급 능력을 NMOS 트랜지스터(101)의 전류 공급 능력보다 낮게 하고, 전원 라인(13)으로부터 비반전 출력 노드(Nout)로의 전류 공급 능력을 NMOS 트랜지스터(102)의 전류 공급 능력보다 낮게 하는 것이 바람직하다.

이러한 회피책의 구체적인 예 중 하나로서, 본 실시 형태에 있어서, PMOS 트랜지스터(111 및 112)의 전류 공급 능력을 각각 NMOS 트랜지스터(101 및 102)의 전류 공급 능력보다 작아지도록 구성하는 것을 들 수 있다.

이러한 구성에 의하면, 입력 신호(IN)가 전원 전압(VDD1) 레벨(제1 하이 레벨)로부터 기준 전압(VSS) 레벨(로우 레벨)로 전환되고, PMOS 트랜지스터(112)와 NMOS 트랜지스터(102)가 모두 온이 된 경우에서도, 전원 라인(13)으로부터 비반전 출력 노드(Nout)로의 전류 공급 능력이 NMOS 트랜지스터(102)의 전류 공급 능력보다 작기 때문에, 비반전 출력 노드(Nout)의 전압을 기준 전압(VSS) 레벨(로우 레벨)로 내릴 수 있다. 이것에 의해, 레벨 시프트 동작이 정지해 버리는 것을 방지할 수 있다.

이상, 레벨 시프트 동작이 정지하는 것을 방지하기 위해, 전원 라인(13)으로부터 반전 출력 노드(/Nout)로의 전류 공급 능력을 NMOS 트랜지스터(101)의 전류 공급 능력보다 낮게 하고, 전원 라인(13)으로부터 비반전 출력 노드(Nout)로의 전류 공급 능력을 NMOS 트랜지스터(102)의 전류 공급 능력보다 낮게 하는 구성의 구체예 중 하나를 설명했는데, 이하, 제2 및 제3 실시 형태로서, 상기와는 다른 구체예에 대해 설명한다.

[제2 실시 형태]

도 2는, 본 발명의 제2 실시 형태의 레벨 시프터(200)를 설명하기 위한 회로도이다. 또한, 도 1에 도시하는 제1 실시 형태의 레벨 시프터(100)와 동일한 구성 요소에는 동일한 부호를 붙이고, 중복하는 설명은 적당히 생략한다.

제2 실시 형태의 레벨 시프터(200)는, 제1 실시 형태의 레벨 시프터(100)에 대해, PMOS 트랜지스터(111)와 반전 출력 노드(/Nout) 사이, 및 PMOS 트랜지스터(112)와 비반전 출력 노드(Nout) 사이에 각각 저항(201, 202)이 추가되어 있다. 그 외의 점은, 레벨 시프터(100)와 동일한 구성으로 되어 있다.

이러한 구성에 의하면, 입력측의 전원이 정지한 경우에는, 정지하기 직전의 출력 신호(OUT)의 레벨을 유지할 수 있고, 전원 기동시에 입력측의 전원 전압의 상승이 늦은 경우에는, 출력 신호(OUT)를 어느 레벨에 고정할 수 있다고 하는 제1 실시 형태의 레벨 시프터(100)와 같은 효과가 얻어짐과 더불어, 전원 라인(13)으로부터 전원 라인(11)으로의 전류 경로 상에 저항(201, 202)을 설치함에 따라, 전원 라인(13)으로부터 반전 출력 노드(/Nout)로의 전류 공급 능력을 NMOS 트랜지스터(101)의 전류 공급 능력보다 낮게 하고, 전원 라인(13)으로부터 비반전 출력 노드(Nout)로의 전류 공급 능력을 NMOS 트랜지스터(102)의 전류 공급 능력보다 낮게 하는 것을 실현하고 있다.

본 실시 형태에 의하면, 제1 실시 형태에서 설명한 예와 같이, PMOS 트랜지스터(111 및 112)와 NMOS 트랜지스터(101 및 102)에 전류 공급 능력의 차이를 둘 필요가 없기 때문에, 설계가 용이하게 된다고 하는 이점이 있다.

[제3 실시 형태]

도 3은, 본 발명의 제3 실시 형태의 레벨 시프터(300)를 설명하기 위한 회로도이다. 또한, 도 1에 도시하는 제1 실시 형태의 레벨 시프터(100)와 동일한 구성 요소에는 동일한 부호를 붙이고, 중복하는 설명은 적당히 생략한다.

제3 실시 형태의 레벨 시프터(300)는, 제1 실시 형태의 레벨 시프터(100)에 대해, 전원 라인(13)과 PMOS 트랜지스터(111 및 112)의 소스 사이에 정전류원(301)이 추가되어 있다. 그 외의 점은, 레벨 시프터(100)와 동일한 구성으로 되어 있다.

이러한 구성에 의해서도, 제1 실시 형태의 레벨 시프터(100)와 같은 효과가 얻어짐과 더불어, 전원 라인(13)과 PMOS 트랜지스터(111 및 112)의 소스 사이에 정전류원(301)을 설치함으로써, 전원 라인(13)으로부터 반전 출력 노드(/Nout)로의 전류 공급 능력을 NMOS 트랜지스터(101)의 전류 공급 능력보다 낮게 하고, 전원 라인(13)으로부터 비반전 출력 노드(Nout)로의 전류 공급 능력을 NMOS 트랜지스터(102)의 전류 공급 능력보다 낮게 하는 것을 실현하고 있다.

본 실시 형태에 의해서도, 제2 실시 형태와 마찬가지로, PMOS 트랜지스터(111 및 112)와 NMOS 트랜지스터(101 및 102)에 전류 공급 능력의 차이를 둘 필요가 없기 때문에, 설계가 용이하게 된다.

이상, 본 발명의 실시 형태에 대해 설명했는데, 본 발명은 상기 실시 형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지의 변경이 가능한 것은 말할 필요도 없다.

예를 들어, 상기 실시 형태에 있어서, PMOS 트랜지스터와 NMOS 트랜지스터의 극성을 반전시킨 회로 구성으로 하는 것도 가능하다.

11, 12, 13, 41, 42, 43 전원 라인
21, 22 인버터
101, 102, 103, 104, 401, 402 NMOS 트랜지스터
111, 112, 411, 412 PMOS 트랜지스터
201, 202 저항
301 정전류원
100, 200, 300, 400 레벨 시프터

Claims

제1 전원 라인에 공급되는 제1 전원 전압과 제2 전원 라인에 공급되는 제2 전원 전압 사이의 진폭을 갖는 입력 신호를 상기 제1 전원 전압과 제3 전원 라인에 공급되는 제3 전원 전압 사이의 진폭을 갖는 신호로 변환하여 출력하는 레벨 시프터로서,
변환된 신호의 비반전 신호가 생성되는 비반전 출력 노드와,
변환된 신호의 반전 신호가 생성되는 반전 출력 노드와,
게이트에 상기 입력 신호의 비반전 신호를 받아, 소스가 상기 제1 전원 라인에 접속되고, 드레인이 상기 반전 출력 노드에 접속된 제1 도전형의 제1 MOS 트랜지스터와,
게이트에 상기 입력 신호의 반전 신호를 받아, 소스가 상기 제1 전원 라인에 접속되고, 드레인이 상기 비반전 출력 노드에 접속된 제1 도전형의 제2 MOS 트랜지스터와,
게이트가 상기 비반전 출력 노드에 접속되고, 소스가 상기 제3 전원 라인에 접속되며, 드레인이 상기 반전 출력 노드에 접속된 제2 도전형의 제3 MOS 트랜지스터와,
게이트가 상기 반전 출력 노드에 접속되고, 소스가 상기 제3 전원 라인에 접속되며, 드레인이 상기 비반전 출력 노드에 접속된 제2 도전형의 제4 MOS 트랜지스터와,
게이트가 상기 비반전 출력 노드에 접속되고, 소스가 상기 제1 전원 라인에 접속되며, 드레인이 상기 반전 출력 노드에 접속된 제1 도전형의 제5 MOS 트랜지스터와,
게이트가 상기 반전 출력 노드에 접속되고, 소스가 상기 제1 전원 라인에 접속되며, 드레인이 상기 비반전 출력 노드에 접속된 제1 도전형의 제6 MOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 시프터.
청구항 1에 있어서,
상기 제3 전원 라인으로부터 상기 반전 출력 노드로의 전류 공급 능력이 상기 제1 MOS 트랜지스터의 전류 공급 능력보다 낮고,
상기 제3 전원 라인으로부터 상기 비반전 출력 노드로의 전류 공급 능력이 상기 제2 MOS 트랜지스터의 전류 공급 능력보다 낮은 것을 특징으로 하는 레벨 시프터.
청구항 1 또는 청구항 2에 있어서,
상기 제3 및 제4 MOS 트랜지스터의 전류 공급 능력이 각각 상기 제1 및 제2 MOS 트랜지스터의 전류 공급 능력보다 낮은 것을 특징으로 하는 레벨 시프터.
청구항 1 또는 청구항 2에 있어서,
상기 제3 MOS 트랜지스터와 상기 반전 출력 노드 사이 및 상기 제4 MOS 트랜지스터와 상기 비반전 출력 노드 사이에 각각 접속된 제1 및 제2 저항을 더 구비하는 것을 특징으로 하는 레벨 시프터.
청구항 1 또는 청구항 2에 있어서,
상기 제3 전원 라인과 상기 제3 및 제4 MOS 트랜지스터의 소스 사이에 접속된 정전류원을 더 구비하는 것을 특징으로 하는 레벨 시프터.