JPS59214325A - レベルシフト回路 - Google Patents
レベルシフト回路Info
- Publication number
- JPS59214325A JPS59214325A JP58088151A JP8815183A JPS59214325A JP S59214325 A JPS59214325 A JP S59214325A JP 58088151 A JP58088151 A JP 58088151A JP 8815183 A JP8815183 A JP 8815183A JP S59214325 A JPS59214325 A JP S59214325A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- potential
- circuit
- signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰチャネル及びＮチャネルの絶縁ゲート型電界
効果ト２ンジスタ（以下ＭＯ８ＦＥＴと略す）で構成さ
れたレベルシフト回路に関するものである。
効果ト２ンジスタ（以下ＭＯ８ＦＥＴと略す）で構成さ
れたレベルシフト回路に関するものである。
集積回路においては、例えば液晶を用いた表示回路を駆
動するときには昇圧回路を用いて高い電圧を作る場合が
あり、また低消費電流の回路を得る為に低い電圧の定電
圧回路を用いる場合等があって集積回路内部において異
なった電圧で動作している回路が混在していることが多
々ある。そしてそれらの回路は互いに信号が往き来して
いることが一般的であるが、低い電圧系の回路の信号で
高い電圧系の回路を動かす場合にはそれらを結合する回
路が必要となる。そしてこの回路をレベルシフト回路と
呼ぶ。レベルシフト回路において主な問題の特性は消費
電流と周波数応答特性であり、その観点からレベルシフ
ト回路は次第に改良されて来た。第２〜第４図は従来の
レベルシフト回路の例であり、古い順に並べである。つ
まり順に改良の歴史でもある。第２図は西独−特許公開
２１５４８７７ （ＤＩＤ、Ａ）の回路であり（第６図
は日本国特許公開昭５７−７８２２７の回路であり、第
４図は日本国特許公告昭５７−５９６９０の回路である
。以上の第２〜第４図の従来のレベルシフト回路を説明
する前に、まずレベルシフト回路を特に用いない場合の
問題を第１図で簡単に説明する。
動するときには昇圧回路を用いて高い電圧を作る場合が
あり、また低消費電流の回路を得る為に低い電圧の定電
圧回路を用いる場合等があって集積回路内部において異
なった電圧で動作している回路が混在していることが多
々ある。そしてそれらの回路は互いに信号が往き来して
いることが一般的であるが、低い電圧系の回路の信号で
高い電圧系の回路を動かす場合にはそれらを結合する回
路が必要となる。そしてこの回路をレベルシフト回路と
呼ぶ。レベルシフト回路において主な問題の特性は消費
電流と周波数応答特性であり、その観点からレベルシフ
ト回路は次第に改良されて来た。第２〜第４図は従来の
レベルシフト回路の例であり、古い順に並べである。つ
まり順に改良の歴史でもある。第２図は西独−特許公開
２１５４８７７ （ＤＩＤ、Ａ）の回路であり（第６図
は日本国特許公開昭５７−７８２２７の回路であり、第
４図は日本国特許公告昭５７−５９６９０の回路である
。以上の第２〜第４図の従来のレベルシフト回路を説明
する前に、まずレベルシフト回路を特に用いない場合の
問題を第１図で簡単に説明する。
第１図において１，６はＰチャネルＭＯ８ＦＥＴであり
、２，４はＮチャネルＭＯ８ＦＥＴである。Ｎチャネル
ＭＯ８ＦＦｉＴ２．４のソースは０電位である負極に接
続されている。ＰチャネルＭＯ８ＦＥＴ１のソースは電
位Ｅ１である第１の正極に接続されている。Ｐチャネル
ＭＯ８ＦＫＴ３のソースは電位］１ｒｉ２である第２の
正極に接続されている。ここでＥ、（Ｂ２とする。入力
信号１０１はＭＯＥｌＩＴ’ＥＴ１．２からなるインバ
ータを駆動して反転入力信号１０２となり、ＭＯ８ＦＦ
ｉＴ３．４からなるインバータのゲートに入力する。
、２，４はＮチャネルＭＯ８ＦＥＴである。Ｎチャネル
ＭＯ８ＦＦｉＴ２．４のソースは０電位である負極に接
続されている。ＰチャネルＭＯ８ＦＥＴ１のソースは電
位Ｅ１である第１の正極に接続されている。Ｐチャネル
ＭＯ８ＦＫＴ３のソースは電位］１ｒｉ２である第２の
正極に接続されている。ここでＥ、（Ｂ２とする。入力
信号１０１はＭＯＥｌＩＴ’ＥＴ１．２からなるインバ
ータを駆動して反転入力信号１０２となり、ＭＯ８ＦＦ
ｉＴ３．４からなるインバータのゲートに入力する。
さて以上の回路で出力端子１０３は０〜Ｅ２の間の電位
をとるが、出力端子１０３の電位を０にする場合にはＭ
ＯＳＦＥＴ４をオン（ＯＮ）して、ＭＯＳＦＥＴ３をオ
フ（ＯＦＦ）するので反転入力信号１０２の電位は高い
方が良いが反転入力信号１０２の電位は０〜Ｅ１の間し
かとれないので反転入力信号の電位をＥ□とした場合で
もＭＯＳＦＥＴ ５のスレッシュホールド電圧をＶＴＲ
とすれば Ｂ２−Ｂ１＞ＶＴＲ の関係が成りたつとＭＯＳＦＥＴ３はオフしない。した
がって出力端子１０６の電位は必ずしも０電位にはなら
ないと同時に、ＭＯＳＦＥＴ３．４を通して電位Ｅ２の
第２の正極から電位０の負極へ貫通電流が流れてしまう
。つまり正常な動作が必ずしも保障できないとともに低
消費電流をも特徴である相補型ＭＯ８集積回路の長所を
大きく損なってしまう。
をとるが、出力端子１０３の電位を０にする場合にはＭ
ＯＳＦＥＴ４をオン（ＯＮ）して、ＭＯＳＦＥＴ３をオ
フ（ＯＦＦ）するので反転入力信号１０２の電位は高い
方が良いが反転入力信号１０２の電位は０〜Ｅ１の間し
かとれないので反転入力信号の電位をＥ□とした場合で
もＭＯＳＦＥＴ ５のスレッシュホールド電圧をＶＴＲ
とすれば Ｂ２−Ｂ１＞ＶＴＲ の関係が成りたつとＭＯＳＦＥＴ３はオフしない。した
がって出力端子１０６の電位は必ずしも０電位にはなら
ないと同時に、ＭＯＳＦＥＴ３．４を通して電位Ｅ２の
第２の正極から電位０の負極へ貫通電流が流れてしまう
。つまり正常な動作が必ずしも保障できないとともに低
消費電流をも特徴である相補型ＭＯ８集積回路の長所を
大きく損なってしまう。
レベルシフト回路は以上の様な問題点２除く為に登場し
た回路であって第２図の回路がＰチャネル及びＮチャネ
ルＭＯ８ＦＥＴを用いたいわゆる相補型回路のレベルシ
フト回路としては最も基本的な回路である。
た回路であって第２図の回路がＰチャネル及びＮチャネ
ルＭＯ８ＦＥＴを用いたいわゆる相補型回路のレベルシ
フト回路としては最も基本的な回路である。
第２図において２０，２２．２４はＰチャネル１ｉ０８
７Ｆ！Ｔであり、２１．２３．２５はＮチャネルＭＯ８
ＦＥＴである。ＮチャネルＭＯ８ＦＥＴ２１，２３．２
５のソースはａ電位である負極に接続されている。Ｐチ
ャネルＭＯ８ＦＥＴ２０のソースは電位Ｅ１である第１
の正極に接続されている。ＰチャネルＭＯ８Ｆ北Ｔ２２
．２４のソースは電位Ｅ２である第２の正極に接続され
ている。また端子２０１より信号は入力し、信号２０２
は信号２０１を反転した信号である。ここで信号２０１
及び信号２０２は０〜Ｅ１の間の電位で動作する。信号
２０３はレベルシフト回路としての出力信号であり、信
号２０４は信号２０３の反転した信号である。ここで信
号２０３及び信号２０４は０〜Ｅ２の間の電位で動作す
る。さて信号２０１がＬｏｗの信号である０電位の時、
信号２０２は・Ｅ１電位、信号２０３は０電位、信号２
０４はＢ２電位であり、ＭＯＳＦＥＴ２０．２２ 。
７Ｆ！Ｔであり、２１．２３．２５はＮチャネルＭＯ８
ＦＥＴである。ＮチャネルＭＯ８ＦＥＴ２１，２３．２
５のソースはａ電位である負極に接続されている。Ｐチ
ャネルＭＯ８ＦＥＴ２０のソースは電位Ｅ１である第１
の正極に接続されている。ＰチャネルＭＯ８Ｆ北Ｔ２２
．２４のソースは電位Ｅ２である第２の正極に接続され
ている。また端子２０１より信号は入力し、信号２０２
は信号２０１を反転した信号である。ここで信号２０１
及び信号２０２は０〜Ｅ１の間の電位で動作する。信号
２０３はレベルシフト回路としての出力信号であり、信
号２０４は信号２０３の反転した信号である。ここで信
号２０３及び信号２０４は０〜Ｅ２の間の電位で動作す
る。さて信号２０１がＬｏｗの信号である０電位の時、
信号２０２は・Ｅ１電位、信号２０３は０電位、信号２
０４はＢ２電位であり、ＭＯＳＦＥＴ２０．２２ 。
２５はオンしており、ｎｏｓＦｚＴ２１，２３゜２４は
オフしている。ここで信号２０１がＸｉ ｇｈの信号で
あるＥ１電位をとるとＭＯ８ＦＫＴ２５はオンして信号
２０４は０電位に向う、とともに信号２０２は０電位と
なってＭＯＳＦＥＴ２５をオフさせる。Ｍ ＯＳ Ｆ
Ｅ Ｔ ２５はオフしＭＯＳＦＥＴ２５はオンするので
ＭＯＳＦＥＴ２２はオフの方向へＭＯＳＦＥＴ２４はオ
ンの方向へ向うが、それによって信号２０３はＥ２電位
の方向へ、信号２０４は０電位に向うのでＭＯＳＦＥＴ
２２は更にオフの方向へ、ＭＯＥＩＦＥＴ２４はオンの
方向へと加速され、ついに信号２０１がＪ電位で信号２
０２は０電位、信号２０３はＥ２箪位、信号２０４は０
電位であって、ＭＯＳＦＥＴ２０．２２．２５はオフ、
ＭＯＳＦＥＴ２１．２３゜２４はオンの状態に落ちつく
。ここで（ｉ号２０１が再びＯ’ｔＭ位に変るとＭＯＳ
ＦＥＴ２３はオフし、信号２０２はＥ１電位となってＭ
ＯＳＦＥＴ２５をオンさせる。ＭθβＦＦ１Ｔ２５はオ
ンするので信号２０６は０電位に向う。ＭＯＳＦＥＴ２
６はオフし、ＭＯＳＦＥＴ２５はオンするのでＭＯＳＦ
ＥＴ２２はオンノ方向へ、ＭＯ８’ＦＫＴ２４はオフの
方向へ向うが、それによって信号２０３は０電位の方向
へ、信号２０４はＥ２電位に向うのでＭＯＳＦＥＴ２２
は更にオンの方向へ、、ＭＯＳＦＥＴ２４はオフの方向
、へと加速され、ついに信号２０１が０電位で信号２０
２はＥ１電位、信号２０６はＯ電位、信号２０４はＥ２
電位であってＭ Ｏ’８ Ｆ Ｅ Ｔ ２０ 、２２
、２５はオン、Ｍ ＯＢ Ｆ Ｅ Ｔ ２１ 、２３
、２４はオフの状態に落ちつく。以上の動作及び状態が
繰り返えされる訳であるが、以上の回路動作がスムース
に行なわれるのはソース電位が０のＮチャネルＭＩＥＩ
ＦＥＴ２１．２３．２５カニ０〜Ｅ□（７）電位でゲー
ト分制御され、ソース電位がＥ１電位のＰチャネルＭＯ
ＳＦＥＴ２０’が０〜Ｅ１の電位でゲートを制御され、
ソース電位がＥ２電位のＰチャネルｇ０８ＦＫＴ２２，
２４が０〜Ｅ２の電位でゲートを制御されるからである
。殊に第２図の回路が第１図の回路に比較して正常に動
作する理由はＭ ＯＳ Ｆ ’ｇＴ２２．２４のゲート
電位が０〜Ｅ２で制御される回路構成になった為である
。つまりすべてのＭＯＳＦＥＴが完全にオン、オフする
のに必要なゲート電位が供給されるからである。
オフしている。ここで信号２０１がＸｉ ｇｈの信号で
あるＥ１電位をとるとＭＯ８ＦＫＴ２５はオンして信号
２０４は０電位に向う、とともに信号２０２は０電位と
なってＭＯＳＦＥＴ２５をオフさせる。Ｍ ＯＳ Ｆ
Ｅ Ｔ ２５はオフしＭＯＳＦＥＴ２５はオンするので
ＭＯＳＦＥＴ２２はオフの方向へＭＯＳＦＥＴ２４はオ
ンの方向へ向うが、それによって信号２０３はＥ２電位
の方向へ、信号２０４は０電位に向うのでＭＯＳＦＥＴ
２２は更にオフの方向へ、ＭＯＥＩＦＥＴ２４はオンの
方向へと加速され、ついに信号２０１がＪ電位で信号２
０２は０電位、信号２０３はＥ２箪位、信号２０４は０
電位であって、ＭＯＳＦＥＴ２０．２２．２５はオフ、
ＭＯＳＦＥＴ２１．２３゜２４はオンの状態に落ちつく
。ここで（ｉ号２０１が再びＯ’ｔＭ位に変るとＭＯＳ
ＦＥＴ２３はオフし、信号２０２はＥ１電位となってＭ
ＯＳＦＥＴ２５をオンさせる。ＭθβＦＦ１Ｔ２５はオ
ンするので信号２０６は０電位に向う。ＭＯＳＦＥＴ２
６はオフし、ＭＯＳＦＥＴ２５はオンするのでＭＯＳＦ
ＥＴ２２はオンノ方向へ、ＭＯ８’ＦＫＴ２４はオフの
方向へ向うが、それによって信号２０３は０電位の方向
へ、信号２０４はＥ２電位に向うのでＭＯＳＦＥＴ２２
は更にオンの方向へ、、ＭＯＳＦＥＴ２４はオフの方向
、へと加速され、ついに信号２０１が０電位で信号２０
２はＥ１電位、信号２０６はＯ電位、信号２０４はＥ２
電位であってＭ Ｏ’８ Ｆ Ｅ Ｔ ２０ 、２２
、２５はオン、Ｍ ＯＢ Ｆ Ｅ Ｔ ２１ 、２３
、２４はオフの状態に落ちつく。以上の動作及び状態が
繰り返えされる訳であるが、以上の回路動作がスムース
に行なわれるのはソース電位が０のＮチャネルＭＩＥＩ
ＦＥＴ２１．２３．２５カニ０〜Ｅ□（７）電位でゲー
ト分制御され、ソース電位がＥ１電位のＰチャネルＭＯ
ＳＦＥＴ２０’が０〜Ｅ１の電位でゲートを制御され、
ソース電位がＥ２電位のＰチャネルｇ０８ＦＫＴ２２，
２４が０〜Ｅ２の電位でゲートを制御されるからである
。殊に第２図の回路が第１図の回路に比較して正常に動
作する理由はＭ ＯＳ Ｆ ’ｇＴ２２．２４のゲート
電位が０〜Ｅ２で制御される回路構成になった為である
。つまりすべてのＭＯＳＦＥＴが完全にオン、オフする
のに必要なゲート電位が供給されるからである。
第３図の回路は第２図の回路を若干、改良したものであ
る。第３図においてＭ０８７ＦｉＴ３０〜３５までは第
２図のＭＯ８ＦＦｉＴ２０〜２５までの構成と同じで、
かつ順にそれぞれ対応しており、第３図の回路が第２図
の回路と異なるのは抵抗３６がＭＯＳＦＥＴ３２と３３
の間に、抵抗３７がＭＯＳＦＥＴ３４と３５の間にそれ
ぞれ付加されたことである。抵抗３６及び６７を加えた
理由は信号が変り、状態が遷移する途中で流れる貫通電
流を減少させるのが主な目的である。つまり第２図の回
路の動作で説明したように信号２０１が０電位でＭＯＳ
ＦＥＴ２２がオンで信号２０４がＥ２電位の状態から、
信号２０１がＥ１電位に変りＭＯＳＦＥＴ２２がオフし
信号２０４が０電位の状態に落ちつくまでの過程はＭＯ
ＳＦＥＴ２５がまずオンし、信号２０４を０電位に向か
わせ、ＭＯＳＦＥＴ２４をオンさせ信号２０３をＥ２電
位に向かわせることによりＭＯＳＦＥＴ２２をオフさせ
る方向に向い、それが繰り返えされ、加速され最終的に
ＭＯ８Ｆ’Ｅ’Ｉ’２３力ｆオｙＭ０８ＦＦｉＴ２２が
完全にオフの状態になるのであるが、以上の過程の途中
でＭＯＳＦＥＴ２２．２３がともにオンの状態があり、
この間ＭＯ８ＦＥＴ２２ 。
る。第３図においてＭ０８７ＦｉＴ３０〜３５までは第
２図のＭＯ８ＦＦｉＴ２０〜２５までの構成と同じで、
かつ順にそれぞれ対応しており、第３図の回路が第２図
の回路と異なるのは抵抗３６がＭＯＳＦＥＴ３２と３３
の間に、抵抗３７がＭＯＳＦＥＴ３４と３５の間にそれ
ぞれ付加されたことである。抵抗３６及び６７を加えた
理由は信号が変り、状態が遷移する途中で流れる貫通電
流を減少させるのが主な目的である。つまり第２図の回
路の動作で説明したように信号２０１が０電位でＭＯＳ
ＦＥＴ２２がオンで信号２０４がＥ２電位の状態から、
信号２０１がＥ１電位に変りＭＯＳＦＥＴ２２がオフし
信号２０４が０電位の状態に落ちつくまでの過程はＭＯ
ＳＦＥＴ２５がまずオンし、信号２０４を０電位に向か
わせ、ＭＯＳＦＥＴ２４をオンさせ信号２０３をＥ２電
位に向かわせることによりＭＯＳＦＥＴ２２をオフさせ
る方向に向い、それが繰り返えされ、加速され最終的に
ＭＯ８Ｆ’Ｅ’Ｉ’２３力ｆオｙＭ０８ＦＦｉＴ２２が
完全にオフの状態になるのであるが、以上の過程の途中
でＭＯＳＦＥＴ２２．２３がともにオンの状態があり、
この間ＭＯ８ＦＥＴ２２ 。
２３を通じて貫通電流が流れる。第３図の回路の抵抗３
６．３７は前述した貫通電流を一定以下の値に抑えよう
とするものである。
６．３７は前述した貫通電流を一定以下の値に抑えよう
とするものである。
第４図の回路は第３図の回路を更に改良したものである
。第４図においてＭＯ８ＦＥＴ４０〜４５までは第３図
のＭＯ８ＦＥＴ３０〜６５までの構成と同じで、かつ順
にそれぞれ対応している。第４図の回路が第３図の回路
と異なるのは第６図の回路における抵抗３６及び６７を
第４図の回路においてはＰチャネルＭＯ８ＦＥＴ４６及
びＰチャネルＭＯＢＦＥＴ４７にそれぞれ置き換えたこ
とにある。なおＭＯ８ＦＥＴ ４６のゲー）？！極は入
力信号４０１に接続され、ＭＯＳＦＥＴ４７のゲート電
極は反転入力信号４０２に接続されている。第３図の回
路における抵抗３６．３７は貫通電流を制限はするもの
の出力信号６０２やその反転出力信号３０４がＥ２電位
になるときはかえって遅くすることもある。第４図の回
路においては抵抗の代りにＭＯＳＦＥＴであるので貫通
電流を制限する場合にはオフし、電位Ｅ２を出力信号４
゜３、あるいは反転出力信号４０４に流しこむ場合には
オンするという様に使い分けられており、貫通電流を制
限するとともに応答性が速くなっている。
。第４図においてＭＯ８ＦＥＴ４０〜４５までは第３図
のＭＯ８ＦＥＴ３０〜６５までの構成と同じで、かつ順
にそれぞれ対応している。第４図の回路が第３図の回路
と異なるのは第６図の回路における抵抗３６及び６７を
第４図の回路においてはＰチャネルＭＯ８ＦＥＴ４６及
びＰチャネルＭＯＢＦＥＴ４７にそれぞれ置き換えたこ
とにある。なおＭＯ８ＦＥＴ ４６のゲー）？！極は入
力信号４０１に接続され、ＭＯＳＦＥＴ４７のゲート電
極は反転入力信号４０２に接続されている。第３図の回
路における抵抗３６．３７は貫通電流を制限はするもの
の出力信号６０２やその反転出力信号３０４がＥ２電位
になるときはかえって遅くすることもある。第４図の回
路においては抵抗の代りにＭＯＳＦＥＴであるので貫通
電流を制限する場合にはオフし、電位Ｅ２を出力信号４
゜３、あるいは反転出力信号４０４に流しこむ場合には
オンするという様に使い分けられており、貫通電流を制
限するとともに応答性が速くなっている。
以上が従来のレベルシフト回路の例であり、かつ順に改
良の歴史でもあった。
良の歴史でもあった。
本発明は更に高速の応答性を持ち、かつ貫通電流の少な
いレベルシフト回路を提供するものである。
いレベルシフト回路を提供するものである。
以下、本発明を実施例に基づき詳しく説明する第５図は
本発明の第１の実施例の回路図である０第５図において
５０，５２，５４，５６，５７はＰチャネルＭＯ８ＦＦ
ｉ、Ｔであり、５１，５３゜５５．５８．５９はＮチャ
ネルＭＯ８ＦＥＴである。ＮチャネルＭＯＳＦＥＴ５１
．５５，５５のソースは０電位である負極５０５に接続
されている。ＰチャネルＭＯＳＦＥＴ５０のソースは電
位ＥＸである第１の正極５０６に接続されている。
本発明の第１の実施例の回路図である０第５図において
５０，５２，５４，５６，５７はＰチャネルＭＯ８ＦＦ
ｉ、Ｔであり、５１，５３゜５５．５８．５９はＮチャ
ネルＭＯ８ＦＥＴである。ＮチャネルＭＯＳＦＥＴ５１
．５５，５５のソースは０電位である負極５０５に接続
されている。ＰチャネルＭＯＳＦＥＴ５０のソースは電
位ＥＸである第１の正極５０６に接続されている。
ＰチャネルＭＯＳＦＥＴ５２．５４のソースは電位Ｅ２
である第２の正極５０７に接続されている。Ｐチャネル
ＭＯＳＦＥＴ５２のドレインとＰチャネルＭ ＯＳ Ｆ
Ｅ Ｔ ５６のソースが接続され、ＰチャネルＭＯＳ
ＦＥＴ５６のドレインはＮチャネルＭＯＳＦＥＴ５３の
ドレインに接続されている、７？おＰチャネルＭＯ８Ｆ
ＥＴ５乙のドレインとＮｆヤネルＭ０８ＦＫＴ５３のド
レインの接続点が反転出力端子５０４となっている。Ｎ
チャネルＭ Ｏ８Ｆ Ｅ Ｔ ５８はＰチャネルＭ Ｏ
８Ｆ Ｅ Ｔ ５６に並列に接続されている。Ｐチャネ
ルＭＯ８Ｆ’ＥＴ５４のドレインとＰチャネルＭＯ８Ｆ
ＥＴ５７のソースが接続され、ＰチャネルＭＯ８ＦＢＴ
５７のド１／インとＮチャネルＭ ＯＢ Ｆ Ｅ Ｔ
５５のドレインは接続されている。なおＰチャネルＭＯ
８’ＦＥＴ５７のドレインとＮチャネルＭＯＳＦＥＴ５
５のドレインの接続点が出力端子５０３となっている。
である第２の正極５０７に接続されている。Ｐチャネル
ＭＯＳＦＥＴ５２のドレインとＰチャネルＭ ＯＳ Ｆ
Ｅ Ｔ ５６のソースが接続され、ＰチャネルＭＯＳ
ＦＥＴ５６のドレインはＮチャネルＭＯＳＦＥＴ５３の
ドレインに接続されている、７？おＰチャネルＭＯ８Ｆ
ＥＴ５乙のドレインとＮｆヤネルＭ０８ＦＫＴ５３のド
レインの接続点が反転出力端子５０４となっている。Ｎ
チャネルＭ Ｏ８Ｆ Ｅ Ｔ ５８はＰチャネルＭ Ｏ
８Ｆ Ｅ Ｔ ５６に並列に接続されている。Ｐチャネ
ルＭＯ８Ｆ’ＥＴ５４のドレインとＰチャネルＭＯ８Ｆ
ＥＴ５７のソースが接続され、ＰチャネルＭＯ８ＦＢＴ
５７のド１／インとＮチャネルＭ ＯＢ Ｆ Ｅ Ｔ
５５のドレインは接続されている。なおＰチャネルＭＯ
８’ＦＥＴ５７のドレインとＮチャネルＭＯＳＦＥＴ５
５のドレインの接続点が出力端子５０３となっている。
ＮチャネルＭＯＳＦＥＴ５９はＰチャネルＭＯＥ］ＦＥ
Ｔ、５７に並列に接続されている。
Ｔ、５７に並列に接続されている。
ＰチャネルＭＯＳＦＥＴ５０のドレインとＮチャネルＭ
ＯＳＦＥＴ５１のドレインは接続されている。なおＰチ
ャネルＭＯＳＦＥＴ５０のドレインとＮチャネルＭＯＳ
ＦＥＴ５１のドレインの接続点は反転入力信号５０２と
なっている。ＭＯＳＦＥＴ５５，５７．５８のゲートは
共に反転入力信号５０２に接続されている。Ｐチャネル
ＭＯＳＦＥＴ５２のゲートは出力端子５０３に接続され
ている。ＰチャネルＭＯＳＦＥＴ５４のゲートは反転出
力端子５０４に接続されている。以上の第５図の回路に
おいてＮチャネルＭＯＳＦＥＴ５８と５９を取り除いた
回路は第４図の回路と同じである。つまり本発明の回路
構成はＮチャネルＭＯＳＦＥＴ５８と５９を新たに付は
加えたことに特徴 、がある。ＮチャネルＭＯＳＦＥＴ
５８のゲートは入力信号の反転した信号５０２が接続さ
れているのでＰチャネルＭＯＥＩＦＥＴ５／＋のオン、
オフをともにし、またＮチャネルＭＯＥＩＦＥ、Ｔ５ｊ
＋７）ゲートは入力信号５０１が接続されているのでＰ
チャネルＭＯ８ＦＦｉＴ５７とオン、オフをともにする
。したがってＮチャネルＭ ＯＳ Ｆ Ｅ 、Ｔ ５８
はＰチャネルＭＯ８ＦＫＴ５乙に並列に接続されること
によって、またＮチャネルＭＯ８’Ｆ’ＢＴ５９はＰチ
ャネルＭＯＥ１ＦＢ、Ｔ５７に並列に接続されることに
よってドライブ能力が向上し、切シ替る際の速度が向上
する。つまり応答性が良くなる。また応答性が良くなる
ということは、例えばＭＯＳＦＥＴ５６，５Ｂがオンす
る場合、反転出力端子５０４の電位はすばやく切シ替る
のでＰチャネルＭＯＳＦＥＴ５４をすばやくオフする。
ＯＳＦＥＴ５１のドレインは接続されている。なおＰチ
ャネルＭＯＳＦＥＴ５０のドレインとＮチャネルＭＯＳ
ＦＥＴ５１のドレインの接続点は反転入力信号５０２と
なっている。ＭＯＳＦＥＴ５５，５７．５８のゲートは
共に反転入力信号５０２に接続されている。Ｐチャネル
ＭＯＳＦＥＴ５２のゲートは出力端子５０３に接続され
ている。ＰチャネルＭＯＳＦＥＴ５４のゲートは反転出
力端子５０４に接続されている。以上の第５図の回路に
おいてＮチャネルＭＯＳＦＥＴ５８と５９を取り除いた
回路は第４図の回路と同じである。つまり本発明の回路
構成はＮチャネルＭＯＳＦＥＴ５８と５９を新たに付は
加えたことに特徴 、がある。ＮチャネルＭＯＳＦＥＴ
５８のゲートは入力信号の反転した信号５０２が接続さ
れているのでＰチャネルＭＯＥＩＦＥＴ５／＋のオン、
オフをともにし、またＮチャネルＭＯＥＩＦＥ、Ｔ５ｊ
＋７）ゲートは入力信号５０１が接続されているのでＰ
チャネルＭＯ８ＦＦｉＴ５７とオン、オフをともにする
。したがってＮチャネルＭ ＯＳ Ｆ Ｅ 、Ｔ ５８
はＰチャネルＭＯ８ＦＫＴ５乙に並列に接続されること
によって、またＮチャネルＭＯ８’Ｆ’ＢＴ５９はＰチ
ャネルＭＯＥ１ＦＢ、Ｔ５７に並列に接続されることに
よってドライブ能力が向上し、切シ替る際の速度が向上
する。つまり応答性が良くなる。また応答性が良くなる
ということは、例えばＭＯＳＦＥＴ５６，５Ｂがオンす
る場合、反転出力端子５０４の電位はすばやく切シ替る
のでＰチャネルＭＯＳＦＥＴ５４をすばやくオフする。
したがって切シ替る際の貫通電流をも少くする。さて第
４図の従来の回路でＰチャネルＭＯＳＦＥＴ４６及び４
７のβを増加させた場合について考えてみる。ＭＯＳＦ
ＥＴ４（Ｓ、４７のβを増加させるということは、例え
ばＰチャネルＭＯ８ＦＩｉ８Ｔ４６がオンするときに反
転出力端子４０４をＥ２電位に速くする為に一見、よさ
そうであるが、実はこのとき同時にＰチャネルＭ０８Ｆ
ＫＴ４７をオフさせるように反転入力信号４０２はＥｌ
となるがＰチャネ＃ＭＯ８Ｆ、ＫＴ４７のソース電位は
初めにに２であるのでＰチャネルＭＯ８ＦＥＴ４７のス
レッシュホールド電圧をＶＴＰ とするとＥ、−Ｅｌ
）ＶＴＰ ・・・・・・（１００１）である
とオフしない。したがってＰチャネル間Ｏ８ＦＥＴ４７
とＮチャネルＭＯ８Ｉｌ’ＥＴ４５が競合することにな
る。そしてこの場合にはＮチャネルＭＯ８ＦＥＴ４５の
能力がＰチャネルＭ Ｏｓ ＢｔＥＴ４７の能力を上ま
わらないとレベルシフト回路として正常に動作しない。
４図の従来の回路でＰチャネルＭＯＳＦＥＴ４６及び４
７のβを増加させた場合について考えてみる。ＭＯＳＦ
ＥＴ４（Ｓ、４７のβを増加させるということは、例え
ばＰチャネルＭＯ８ＦＩｉ８Ｔ４６がオンするときに反
転出力端子４０４をＥ２電位に速くする為に一見、よさ
そうであるが、実はこのとき同時にＰチャネルＭ０８Ｆ
ＫＴ４７をオフさせるように反転入力信号４０２はＥｌ
となるがＰチャネ＃ＭＯ８Ｆ、ＫＴ４７のソース電位は
初めにに２であるのでＰチャネルＭＯ８ＦＥＴ４７のス
レッシュホールド電圧をＶＴＰ とするとＥ、−Ｅｌ
）ＶＴＰ ・・・・・・（１００１）である
とオフしない。したがってＰチャネル間Ｏ８ＦＥＴ４７
とＮチャネルＭＯ８Ｉｌ’ＥＴ４５が競合することにな
る。そしてこの場合にはＮチャネルＭＯ８ＦＥＴ４５の
能力がＰチャネルＭ Ｏｓ ＢｔＥＴ４７の能力を上ま
わらないとレベルシフト回路として正常に動作しない。
一般にＰチャネルＭＯ８ＦＦｉＴ４６，４７のβをβＰ
１スレッシュホールド電圧をｙ’ｒｐ とし、Ｎチャ
ネルＭＯ８ＦＫＴ４６．４５のβをβＮ１スレッシュホ
ールド電圧をＶＴＲとすれば（１００１）式の不等式が
満たされるとき ｐｐ＜−一層「ゴ」１−一 ・・・（１００２）βＮ
２Ｂ２（Ｅ２−に、−ＶＴＰ ）の不等式を満たす
必要がある。したがって第４図の従来の回路においてＰ
チャネルＭ Ｏ’Ｓ Ｆ Ｆｉ Ｔ４６及び４７のβを
単純に増加させると（１００２）式の不等式が満たされ
なくなり回路動作に支障をきたすことになる。一方、本
発明の第５図の回路においてＮチャネルＭ Ｏ８Ｆ’
Ｅ Ｔ ５ Ｂ及び５９はゲートに０電位がかかると完
全にオフするので動作上の心配は全くなく、そのまま応
答性に寄与する。したがって第５図に代表される本発明
のレベルシフト回路は従来の回路にない高し）応答性を
持たせることが可能になることがわかる。
１スレッシュホールド電圧をｙ’ｒｐ とし、Ｎチャ
ネルＭＯ８ＦＫＴ４６．４５のβをβＮ１スレッシュホ
ールド電圧をＶＴＲとすれば（１００１）式の不等式が
満たされるとき ｐｐ＜−一層「ゴ」１−一 ・・・（１００２）βＮ
２Ｂ２（Ｅ２−に、−ＶＴＰ ）の不等式を満たす
必要がある。したがって第４図の従来の回路においてＰ
チャネルＭ Ｏ’Ｓ Ｆ Ｆｉ Ｔ４６及び４７のβを
単純に増加させると（１００２）式の不等式が満たされ
なくなり回路動作に支障をきたすことになる。一方、本
発明の第５図の回路においてＮチャネルＭ Ｏ８Ｆ’
Ｅ Ｔ ５ Ｂ及び５９はゲートに０電位がかかると完
全にオフするので動作上の心配は全くなく、そのまま応
答性に寄与する。したがって第５図に代表される本発明
のレベルシフト回路は従来の回路にない高し）応答性を
持たせることが可能になることがわかる。
第６図は本発明の第２の実施例の回路である。
第６図においてＭＯ８ＦＥＴ６０〜６９は第５図のＭＯ
８ＦＥＴ５０〜５９に順に対応し、また第６図の信号６
０１〜６０４は第５図の信号５０１′〜５０４に対応し
、かつ接続関係も同じであるが、ただ第６図においては
ＰチャネルＭＯ８ＦＥＴ６６と６２、及びＰチャネルＭ
ＯＥＩＦＥＴ６７と６４のソースに対する接続関係の順
がともに入れ替っている点が異なっている。ただし第６
図の回路と第５図の回路がレベルシフト回路として＋赳
ｆｆ同一の働きをするのは明らかである。
８ＦＥＴ５０〜５９に順に対応し、また第６図の信号６
０１〜６０４は第５図の信号５０１′〜５０４に対応し
、かつ接続関係も同じであるが、ただ第６図においては
ＰチャネルＭＯ８ＦＥＴ６６と６２、及びＰチャネルＭ
ＯＥＩＦＥＴ６７と６４のソースに対する接続関係の順
がともに入れ替っている点が異なっている。ただし第６
図の回路と第５図の回路がレベルシフト回路として＋赳
ｆｆ同一の働きをするのは明らかである。
第７図は本発明の第３の実施例の回路である。
負）５図及び第６図の回路は負極が共通で、正極が電位
Ｅ１の第１の正極と知１位Ｅ２の第２の正極を持つ場合
の回路であったが、第７図の回路は正極が共通で負極が
電位−Ｅｌの第１の負極と電位−Ｅ２の第２の負極を持
つ場合の回路で、第５図の回路におけるＰチャネルとＮ
チャネルのトランジスタの構成を逆にしたものであり第
７図のＭＯＳＦＥＴ ７０〜７９は第５図のＭＯ８Ｉ’
ＥＴ５０〜５９に順に対応し、また第７図の信号７０１
〜７０４は第５図の信号５０１〜５０４に順に対応して
いる。
Ｅ１の第１の正極と知１位Ｅ２の第２の正極を持つ場合
の回路であったが、第７図の回路は正極が共通で負極が
電位−Ｅｌの第１の負極と電位−Ｅ２の第２の負極を持
つ場合の回路で、第５図の回路におけるＰチャネルとＮ
チャネルのトランジスタの構成を逆にしたものであり第
７図のＭＯＳＦＥＴ ７０〜７９は第５図のＭＯ８Ｉ’
ＥＴ５０〜５９に順に対応し、また第７図の信号７０１
〜７０４は第５図の信号５０１〜５０４に順に対応して
いる。
第８図は本発明の第４の実施例の回路である。
第８図の回路は第７図の回路と同様に正極が共通で負極
が電位−Ｅｌの第１の負極と電位−Ｅ２の第２の負極を
持つ場合の回路であって、第６図の回路におけるＰチャ
ネルとＮチャネルのトランジスタの構成を逆にしたもの
であり、第８図のＭＯ８ＦＥＴ８０〜８９は第６図のＭ
Ｏ８ＦＥＴ６０〜６９に順に対応し、また第８図の信号
８０１〜８０４は第６図の信号６０１〜６０４に順に対
応している。
が電位−Ｅｌの第１の負極と電位−Ｅ２の第２の負極を
持つ場合の回路であって、第６図の回路におけるＰチャ
ネルとＮチャネルのトランジスタの構成を逆にしたもの
であり、第８図のＭＯ８ＦＥＴ８０〜８９は第６図のＭ
Ｏ８ＦＥＴ６０〜６９に順に対応し、また第８図の信号
８０１〜８０４は第６図の信号６０１〜６０４に順に対
応している。
以上の第７図、第８図の回路もやはり秀れたレベルシフ
ト回路であることは前述の説明により明らかである。
ト回路であることは前述の説明により明らかである。
以上、本発明は従来のレベルシフト回路よりも一層、高
速の応答性を有し、また低消費電流に適したレベルシフ
ト回路である。
速の応答性を有し、また低消費電流に適したレベルシフ
ト回路である。
第１図はレベルシフト回路を用いないで異なった電源系
の信号を伝える場合を示した回路図、第２図、第３図、
第４図は従来のレベルシフト回路′図、第５図、第６図
、第７図、第８図は本発明のレベルシフト回路の実施例
を示す回路図である。 １．３，２０，２２，２４，３０，３２，３４．４０，
４２，４４，４６，４７，５０，５２゜５４．５６，５
７，６０，６２，６４，６６．６７．７１，７３，７５
，７Ｂ、７９，８１，８３．８５，８８．８９・・・・
・・・・・・・・ＰチャネルＭＯＢＦＢＴ ２，４，２１ ．２３．２５，３１ ．３３，３５．４
１ ．４３，４５．！Ｍ 、５３．５ｊ、５８゜５９
．６１ ．６ ３．６５，６８．６９，７０．．７２
、 ７４ 、 ７ ６ 、 ７７ 、 ８ ０
、 ’８２ 、 ８４ 、 ８ ６．８７・
・・・・・・・・ＩＪチャネルＭＯ８Ｆ１ｉｉＴ３６．
５７・・・・・・・・・抵 抗 １０１．２０１ ．３０１ 、’４’０１ ．５０１
．６０１．７０１．８０１・・・・・・・・・入力信
号端子１０’２，２０２，５０２，４０２，５０２．／
。 ０２．７０２．８０２・・・・・・・・・反転入力信号
１ ０ ３ 、 ２ ０ ３ 、 ３，０ ３
、 ４ ０ ３ 、 ５ ０ ３ 、 ６０３．７
０３，８０５・・・・・・・・・出力端子２０４．３０
４，４０４，５０４，６０４，７０４．８０４・・・・
・・・・・反転出力端子２０５．５０５，４０５．５ｔ
ｊ５，６０５ ・・・・・・・−・負極の基準電圧端子 ７０５．８０５・・・・・・・・・正極の基準電圧端子
２０６．５０６，４０６，５０６，６０６・・・・・・
・・・正のｔ圧Ｅ１が供給される第１の電源端子２０７
．３０７，４０７，５０７，６０７・・・・・・・・・
正の電圧Ｅ、が供給される第２の電源端子７０６．８０
．６・・・・・・・・・負の電圧−Ｅ１力ζ供給される
第１の電源端子 ７０７．８０７・・・・・・・・・負の電圧−Ｅ２〃く
供給される第２の電源端子 以 上 出願人 株式会社諏訪精工舎
の信号を伝える場合を示した回路図、第２図、第３図、
第４図は従来のレベルシフト回路′図、第５図、第６図
、第７図、第８図は本発明のレベルシフト回路の実施例
を示す回路図である。 １．３，２０，２２，２４，３０，３２，３４．４０，
４２，４４，４６，４７，５０，５２゜５４．５６，５
７，６０，６２，６４，６６．６７．７１，７３，７５
，７Ｂ、７９，８１，８３．８５，８８．８９・・・・
・・・・・・・・ＰチャネルＭＯＢＦＢＴ ２，４，２１ ．２３．２５，３１ ．３３，３５．４
１ ．４３，４５．！Ｍ 、５３．５ｊ、５８゜５９
．６１ ．６ ３．６５，６８．６９，７０．．７２
、 ７４ 、 ７ ６ 、 ７７ 、 ８ ０
、 ’８２ 、 ８４ 、 ８ ６．８７・
・・・・・・・・ＩＪチャネルＭＯ８Ｆ１ｉｉＴ３６．
５７・・・・・・・・・抵 抗 １０１．２０１ ．３０１ 、’４’０１ ．５０１
．６０１．７０１．８０１・・・・・・・・・入力信
号端子１０’２，２０２，５０２，４０２，５０２．／
。 ０２．７０２．８０２・・・・・・・・・反転入力信号
１ ０ ３ 、 ２ ０ ３ 、 ３，０ ３
、 ４ ０ ３ 、 ５ ０ ３ 、 ６０３．７
０３，８０５・・・・・・・・・出力端子２０４．３０
４，４０４，５０４，６０４，７０４．８０４・・・・
・・・・・反転出力端子２０５．５０５，４０５．５ｔ
ｊ５，６０５ ・・・・・・・−・負極の基準電圧端子 ７０５．８０５・・・・・・・・・正極の基準電圧端子
２０６．５０６，４０６，５０６，６０６・・・・・・
・・・正のｔ圧Ｅ１が供給される第１の電源端子２０７
．３０７，４０７，５０７，６０７・・・・・・・・・
正の電圧Ｅ、が供給される第２の電源端子７０６．８０
．６・・・・・・・・・負の電圧−Ｅ１力ζ供給される
第１の電源端子 ７０７．８０７・・・・・・・・・負の電圧−Ｅ２〃く
供給される第２の電源端子 以 上 出願人 株式会社諏訪精工舎
Claims (1)
- 基準電圧が供給される基準電圧端子と、第１の電圧Ｅ１
が供給される第１の電源端子と、前記第１の電圧Ｅ１よ
りも大きい第２の電圧Ｅ２が供給される第２の電源端子
と、信号が与えられる入力端子と、第１の出力端子と、
第２の出力端子と、前記第２の電源端子と前記第２の出
力端子との間に直列接続された第１の導電型の第１．第
２の絶縁ゲート型電界効果トランジスタ（以下ＭＯ８Ｆ
ＥＴと略すンと、前記基準電圧端子と前記第２の出力端
子との間に接続された第２の導電型の第３のＭＯ１３７
ＥＴと、前記第２のＭＯ８’ＦＥＴに並列に接続された
第２の導電型の第４のＭＯＳＦＥＴと、前記第２の電源
端子と前記第１の出力端子との間に直列接続された第１
の導電型の第５．第６のＭ、、０８ＦＥＴと、前記基準
電圧端子と前記第１の出力端子との間に接続された第２
の導電型の第７のＭ０８１１’ＥＴと、前記第６のＭＯ
ＢＦＦｉＴに並列に接続された第２の導電型の第８のＭ
ＯＳＦＥＴと、前記第１の電源端子と前記基準電圧端子
との間にインバータを形成する第１の導電型の第９のＭ
Ｏ８Ｆ１！ｉＴと第２の導電型の第１０のＭＯＳ Ｆ’
Ｅ Ｔとを有し、前記第１のＭＯＢＦＦｉＴのゲート電
極を前記第１の・中力端子に接続し、前記第５のＭＯＢ
ＦＦｉＴのゲート電極を前記第２の出力端子に接続し、
前記第２．第３．第８．第９゜第１０のＭＯＳＦＥＴの
ゲート電極をともに前記入力端子に接続し、前記第４．
第６．第７のＭＯＳＦＥＴのゲート電極をともに前記第
９のＭＯＢＦＦｉＴと前記第１０のＭＯ８ＦＥｉＴの接
続点に接続したことを特徴とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088151A JPS59214325A (ja) | 1983-05-19 | 1983-05-19 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58088151A JPS59214325A (ja) | 1983-05-19 | 1983-05-19 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59214325A true JPS59214325A (ja) | 1984-12-04 |
Family
ID=13934927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58088151A Pending JPS59214325A (ja) | 1983-05-19 | 1983-05-19 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59214325A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02305218A (ja) * | 1989-05-19 | 1990-12-18 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH10341148A (ja) * | 1997-06-09 | 1998-12-22 | Seiko Epson Corp | 両極性レベルシフト回路 |
| US6756813B2 (en) * | 2001-11-21 | 2004-06-29 | Oki Electric Industry Co., Ltd. | Voltage translator |
| JP2018129727A (ja) * | 2017-02-09 | 2018-08-16 | エイブリック株式会社 | レベルシフタ |
-
1983
- 1983-05-19 JP JP58088151A patent/JPS59214325A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02305218A (ja) * | 1989-05-19 | 1990-12-18 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH10341148A (ja) * | 1997-06-09 | 1998-12-22 | Seiko Epson Corp | 両極性レベルシフト回路 |
| US6756813B2 (en) * | 2001-11-21 | 2004-06-29 | Oki Electric Industry Co., Ltd. | Voltage translator |
| JP2018129727A (ja) * | 2017-02-09 | 2018-08-16 | エイブリック株式会社 | レベルシフタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3233580B2 (ja) | レベル変換回路 | |
| JPH035692B2 (ja) | ||
| US5155387A (en) | Circuit suitable for differential multiplexers and logic gates utilizing bipolar and field-effect transistors | |
| EP0341740A2 (en) | Complementary output circuit for logic circuit | |
| EP0196113A2 (en) | Tri-state buffer circuit | |
| KR0176326B1 (ko) | 배타적 오아/노아게이트 회로 | |
| JPS59214325A (ja) | レベルシフト回路 | |
| JPS63125017A (ja) | ３ステ−ト付相補型ｍｏｓ集積回路 | |
| JP2001223561A (ja) | シュミット・トリガ回路 | |
| JPS59216329A (ja) | レベルシフト回路 | |
| JP2001044820A (ja) | レベルシフタ回路 | |
| JPH02179121A (ja) | インバータ回路 | |
| JPH0543212B2 (ja) | ||
| JPS59216327A (ja) | レベルシフト回路 | |
| EP0435389A2 (en) | Differential input, differential output BiCMOS multiplexers and logic gates and an adder utilizing the same | |
| JP3202128B2 (ja) | 信号伝送回路と論理回路 | |
| JPH02123826A (ja) | Ｃｍｏｓインバータ回路 | |
| JPS594890B2 (ja) | デイジタル回路 | |
| JPH0446014B2 (ja) | ||
| JPS6352512A (ja) | フリツプフロツプ回路 | |
| JPH0691455B2 (ja) | 論理回路 | |
| JPS6256015A (ja) | 保持回路 | |
| KR0164520B1 (ko) | 전압제한버퍼를 가진 전류소스 | |
| JPH0543211B2 (ja) | ||
| JPS62231521A (ja) | 半導体集積回路 |