JPS59216329A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPS59216329A JPS59216329A JP58091066A JP9106683A JPS59216329A JP S59216329 A JPS59216329 A JP S59216329A JP 58091066 A JP58091066 A JP 58091066A JP 9106683 A JP9106683 A JP 9106683A JP S59216329 A JPS59216329 A JP S59216329A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はｐチャネル及びＮチャネルの絶縁ゲート型電界
効果トランジスタ（以下ＭＯ８Ｆ’ＥｉＴと略す）で構
成されたレベルシフト回路に関するものである〇 集積回路においては、例えば液晶を用いた表示回路を駆
動するときには昇圧回路を用いて高い電圧を作る場合が
あり、また低消費電流の回路を得る為に低い電圧の定電
圧回路を用いる場合等があって集積回路内部において異
なった電圧で動作している回路が混在していることが多
々ある。そしてそれらの回路は互いに信号が往き来して
いることが一般的であるが、低い電圧系の回路の信号で
高い電圧系の回路を動かす場合にはそれらを結合する回
路が必要となる。そしてこの回路をレベルシフト回路と
呼ぶ。レベルシフト回路において主な問題の特性は消費
電流と周波数応答特性であり、その観点からレベルシフ
ト回路は次第に改良されて来た。第２〜第４図は従来の
レベルシフト回路の例であり、古い順に並べである。つ
まり順に改良の歴史でもある。第２図は西独国特許公開
２１５４８７７（ＤＦｉ、Ａ）の回路であり、第３図は
日本国特許公開昭５７−７８２２７の回路であり、第４
図は日本国特許公告昭５７−５９６９０の回路である。
効果トランジスタ（以下ＭＯ８Ｆ’ＥｉＴと略す）で構
成されたレベルシフト回路に関するものである〇 集積回路においては、例えば液晶を用いた表示回路を駆
動するときには昇圧回路を用いて高い電圧を作る場合が
あり、また低消費電流の回路を得る為に低い電圧の定電
圧回路を用いる場合等があって集積回路内部において異
なった電圧で動作している回路が混在していることが多
々ある。そしてそれらの回路は互いに信号が往き来して
いることが一般的であるが、低い電圧系の回路の信号で
高い電圧系の回路を動かす場合にはそれらを結合する回
路が必要となる。そしてこの回路をレベルシフト回路と
呼ぶ。レベルシフト回路において主な問題の特性は消費
電流と周波数応答特性であり、その観点からレベルシフ
ト回路は次第に改良されて来た。第２〜第４図は従来の
レベルシフト回路の例であり、古い順に並べである。つ
まり順に改良の歴史でもある。第２図は西独国特許公開
２１５４８７７（ＤＦｉ、Ａ）の回路であり、第３図は
日本国特許公開昭５７−７８２２７の回路であり、第４
図は日本国特許公告昭５７−５９６９０の回路である。
以上の第２〜第４図の従来のレベルシフト回路を説明す
る前に、まずレベルシフト回路を特に用いない場合の問
題を第１図で簡単に説明する。
る前に、まずレベルシフト回路を特に用いない場合の問
題を第１図で簡単に説明する。
第１図において１，３はｐチャネルＭＯ８ＦＥＴであり
、２，４はＮチャネルＭＯ８ＦＥＴである。Ｎチャネル
ＭＯ８Ｆ’ＫＴ２．４のソースはＯ電位である負極に接
続されているＯｐチャネルＭＯＳ Ｆ Ｅ Ｔｌのソー
スは電位Ｅ１である第１の正極に接続されている。ｐチ
ャネルＭＯ８ＦＩＣＴ３のソースは電位Ｅ、である第２
の正極に接続されている。ここでに、 （Ｆｉ、とする
。入力信号１０１はＭＯ８ＦＥＴ１．２からなるインバ
ータを駆動して反転入力信号１０２となり、ＭＯ８ＦＥ
Ｔ３．４からなるインバータのゲートに入力する。
、２，４はＮチャネルＭＯ８ＦＥＴである。Ｎチャネル
ＭＯ８Ｆ’ＫＴ２．４のソースはＯ電位である負極に接
続されているＯｐチャネルＭＯＳ Ｆ Ｅ Ｔｌのソー
スは電位Ｅ１である第１の正極に接続されている。ｐチ
ャネルＭＯ８ＦＩＣＴ３のソースは電位Ｅ、である第２
の正極に接続されている。ここでに、 （Ｆｉ、とする
。入力信号１０１はＭＯ８ＦＥＴ１．２からなるインバ
ータを駆動して反転入力信号１０２となり、ＭＯ８ＦＥ
Ｔ３．４からなるインバータのゲートに入力する。
さて以上の回路で出力端子１０３は０〜Ｅ、の間の電位
をとるが・出力端子１０３の電位を０にする場合にはＭ
Ｏ８ＦＫＴ４をオン（ＯＮ）して・ＭＯ３ＦＥＴ３をオ
フ（ＯＦＦ）するので反転入力信号１０２の電位は高い
方が良いが反転入力信号１０２の電位はｏ −Ｋ 、の
間しかとれないので反転入力信号の電位をＥｌ とした
場合でもＭＯ８ＦＫＴ３のスレッシュホールド電圧をＶ
ＴＲとすれば Ｅｌ Ｋｌ ＞ Ｖ ＴＲの関
係が成りたつとＭＯ８Ｆ］１ＧＴ３はオフしない 。
をとるが・出力端子１０３の電位を０にする場合にはＭ
Ｏ８ＦＫＴ４をオン（ＯＮ）して・ＭＯ３ＦＥＴ３をオ
フ（ＯＦＦ）するので反転入力信号１０２の電位は高い
方が良いが反転入力信号１０２の電位はｏ −Ｋ 、の
間しかとれないので反転入力信号の電位をＥｌ とした
場合でもＭＯ８ＦＫＴ３のスレッシュホールド電圧をＶ
ＴＲとすれば Ｅｌ Ｋｌ ＞ Ｖ ＴＲの関
係が成りたつとＭＯ８Ｆ］１ＧＴ３はオフしない 。
したがって出力端子１０６の電位は必ずしも０電位には
ならないと同時に、ＭＯ８ＦＥＴ３．４を通して電位Ｅ
、の第２の正極から電位０の負極へ貫通電流が流れてし
まう。つまり正常な動作が必ずしも保障できないととも
に低消費電流をも特徴である相補型ＭＯ８集積回路の長
所を大きく損なってしまう。
ならないと同時に、ＭＯ８ＦＥＴ３．４を通して電位Ｅ
、の第２の正極から電位０の負極へ貫通電流が流れてし
まう。つまり正常な動作が必ずしも保障できないととも
に低消費電流をも特徴である相補型ＭＯ８集積回路の長
所を大きく損なってしまう。
レベルシフト回路は以上の様な問題点を除く為に登場し
た回路であって第２図の回路がｐチャネル及びＮチャネ
ルＭＯ８Ｆ鵞Ｔを用いたいわゆる相補型回路のレベルシ
フト回路としては最も基本的な回路である。
た回路であって第２図の回路がｐチャネル及びＮチャネ
ルＭＯ８Ｆ鵞Ｔを用いたいわゆる相補型回路のレベルシ
フト回路としては最も基本的な回路である。
第２図において２０，２２．２４はｐチャネルＭ’０８
ＦＥＴであり、２１．２３．２５番、−Ｎチャネ＃ＭＯ
８Ｆ］！ｉＴである。Ｎｆ＋ネルＭＯ５ＦＫＴ２１．２
３．２５のソースは０電位である負極に接続されている
。ｐチャネＡ／ＭＯ８ＩＦＩＴ２０のソースは電位Ｅ、
である第１の正極に接続されティる。ｐ チャネｋ Ｍ
ＯＳ Ｆ ＥＴ ２２ 、２４のソースは電位Ｅ２で
ある第２の正極に接続されている。また端子２０１より
信号は入力し、信号２０２は信号２０１を反転した信号
である。ここで信号２０１及び信号２０２は０〜ＩＣ，
の間の電位で動作する。信号２０３はレベルシフト回路
としての出力信号であり、信号２０４は信号２０３の反
転した信号である。ここで信号２０３及び信号２０４は
０〜Ｅ、の間の電位で動作する。さて信号（ ２０１がＬｏｗの信号である０電位の時、信号２０２は
Ｅ、電位、信号２０３は０電位、信号２゜４はＥ２電位
であり、ＭＯ８？ｌＴ２Ｏ，２２。
ＦＥＴであり、２１．２３．２５番、−Ｎチャネ＃ＭＯ
８Ｆ］！ｉＴである。Ｎｆ＋ネルＭＯ５ＦＫＴ２１．２
３．２５のソースは０電位である負極に接続されている
。ｐチャネＡ／ＭＯ８ＩＦＩＴ２０のソースは電位Ｅ、
である第１の正極に接続されティる。ｐ チャネｋ Ｍ
ＯＳ Ｆ ＥＴ ２２ 、２４のソースは電位Ｅ２で
ある第２の正極に接続されている。また端子２０１より
信号は入力し、信号２０２は信号２０１を反転した信号
である。ここで信号２０１及び信号２０２は０〜ＩＣ，
の間の電位で動作する。信号２０３はレベルシフト回路
としての出力信号であり、信号２０４は信号２０３の反
転した信号である。ここで信号２０３及び信号２０４は
０〜Ｅ、の間の電位で動作する。さて信号（ ２０１がＬｏｗの信号である０電位の時、信号２０２は
Ｅ、電位、信号２０３は０電位、信号２゜４はＥ２電位
であり、ＭＯ８？ｌＴ２Ｏ，２２。
２５はオンしており、ＭＯ３ＦＢＴ２１．２５ 。
２４はオフしている。ここで信号２０１がＨｌｇｈの信
号であるＦ、電位をとるとＭＯＥＩＦＩＴ２３はオンし
て信号２０４け０電位に向う、とともに信号２０２は０
電位となってＭＯ８ＦＫＴ２５をオフさせる。ＭＯ８Ｆ
ＫＴ２５はオフＬＭＯ３Ｆ’１．Ｔ２５はオンするので
ＭＯ８ＦＥＴ２２はオフの方向へＭ ＯＳ Ｆ Ｘ Ｔ
２ ’４はオンの方向へ向うが、それによって信号２
０３はＥ２電位の方向へ、信号２０４は０電位に向うの
でＭＯ８ＦＩＴ２２は更にオフの方向へ、ＭＯ８７ＫＴ
２４はオンの方向へと加速され、ついに信号２０１がＥ
、電位で信号２０２は０電位、信号２０３はＥ！電位・
信号２０４は０電位であって、ＭＯ８ＦＩＣＴ２０ 。
号であるＦ、電位をとるとＭＯＥＩＦＩＴ２３はオンし
て信号２０４け０電位に向う、とともに信号２０２は０
電位となってＭＯ８ＦＫＴ２５をオフさせる。ＭＯ８Ｆ
ＫＴ２５はオフＬＭＯ３Ｆ’１．Ｔ２５はオンするので
ＭＯ８ＦＥＴ２２はオフの方向へＭ ＯＳ Ｆ Ｘ Ｔ
２ ’４はオンの方向へ向うが、それによって信号２
０３はＥ２電位の方向へ、信号２０４は０電位に向うの
でＭＯ８ＦＩＴ２２は更にオフの方向へ、ＭＯ８７ＫＴ
２４はオンの方向へと加速され、ついに信号２０１がＥ
、電位で信号２０２は０電位、信号２０３はＥ！電位・
信号２０４は０電位であって、ＭＯ８ＦＩＣＴ２０ 。
２２．２５はオフ、ＭＯＳＦＦ１Ｔ４７．２３．２４は
オンの状態に落ちつく０ここで信号２０１が再び０電位
に変るとＭＯ８ＦＫＴ２３はオフし、信号２０２はＥ１
電位となってＭＯ８ＦＥＴ２５をオンさせる。ＭＯ８Ｆ
、ＫＴ２５はオンするので信号２０３は０電位に向う。
オンの状態に落ちつく０ここで信号２０１が再び０電位
に変るとＭＯ８ＦＫＴ２３はオフし、信号２０２はＥ１
電位となってＭＯ８ＦＥＴ２５をオンさせる。ＭＯ８Ｆ
、ＫＴ２５はオンするので信号２０３は０電位に向う。
ＭＯ８ＦＥＴ２３はオフし、ＭＯ８ＩＦＩｎＴ２５はオ
ンするのでＭＯ８ＦＢＴ２２はオンの方向へ、ＭＯ８Ｆ
ＥＴ２４はオフの方向へ向うが、それによって信号２０
３は０電位の方向へ・信号２０４はＥ２電位に向うので
ＭＯ８ＦＩＴ２２は更にオンの方向へ、ＭＯ８ＦＥＴ２
４はオフの方向へと加速され・ついに信号２０１が０電
位で信号２０２はＥ、電位・信号２０６は０電位、信号
２０４はＥ２電位であってＭＯＳＦＦ１Ｔ４７．２２．
２５はオン、ＭＯ８ＦＥＴ２１．２３．２４はオフの状
態に落ちつく。
ンするのでＭＯ８ＦＢＴ２２はオンの方向へ、ＭＯ８Ｆ
ＥＴ２４はオフの方向へ向うが、それによって信号２０
３は０電位の方向へ・信号２０４はＥ２電位に向うので
ＭＯ８ＦＩＴ２２は更にオンの方向へ、ＭＯ８ＦＥＴ２
４はオフの方向へと加速され・ついに信号２０１が０電
位で信号２０２はＥ、電位・信号２０６は０電位、信号
２０４はＥ２電位であってＭＯＳＦＦ１Ｔ４７．２２．
２５はオン、ＭＯ８ＦＥＴ２１．２３．２４はオフの状
態に落ちつく。
以上の回路動作がスムースに行なわれるのはソース電位
が０のＮチャネルＭＯ８ＦＥＴ２１．．２３．２５が０
〜Ｅ１の電位でゲートを制御され、ソース電位がＥ、電
位のｐチャネルＭＯ８ＦＥＴ２０が０〜Ｅ、の電位でゲ
ートを制御され、ソース電位がＥ、電位のｐチャネＡ／
ＭＯ８ＦＥＴ２２．。
が０のＮチャネルＭＯ８ＦＥＴ２１．．２３．２５が０
〜Ｅ１の電位でゲートを制御され、ソース電位がＥ、電
位のｐチャネルＭＯ８ＦＥＴ２０が０〜Ｅ、の電位でゲ
ートを制御され、ソース電位がＥ、電位のｐチャネＡ／
ＭＯ８ＦＥＴ２２．。
２４が０〜Ｅ２の電位でゲートを制御されるがらである
。殊に第２図の回路が第１図の回路に比較して正常に動
作する理由はＭＯＳＦＦ１Ｔ４７．２４のゲート電位が
Ｏ〜Ｅ、で制御される回路構成になった為である。つま
りすべてのＭｐＳＦＥＴが完全にオン、オフするのに必
要なゲート電位が供給されるからである。
。殊に第２図の回路が第１図の回路に比較して正常に動
作する理由はＭＯＳＦＦ１Ｔ４７．２４のゲート電位が
Ｏ〜Ｅ、で制御される回路構成になった為である。つま
りすべてのＭｐＳＦＥＴが完全にオン、オフするのに必
要なゲート電位が供給されるからである。
第３図の回路は第２図の回路を若干、改良したものであ
る。第３図においてＭＯ８ＦＩＴ３０〜６５までは第２
図（７）ＭＯ８ＦＥＴ２０〜２５までの構成と同じで、
かつ順にそれぞれ対応しており、第３図の回路が第２図
の回路と異なるのは抵抗３６がＭＯ８ＦＫＴ３２と３５
の間に１抵抗３７がＭＯ８ＦＫＴ３４と３５の間にそれ
ぞれ付加されたことである。抵抗６６及び３７を加えた
理由は信号が変り、状態が遷移する途中で流れる貫通電
流を減少させるのが主な目的である。つまり第２図の回
路の動作で説明したように信号２０１が０電位でＭＯ８
Ｆ’１ｌＯＴ２２がオンで信号２０４がＥ、電位の状態
から、信号２０１がＥ、電位に変りＭＯ８ＦＩＯＴ２２
がオフし信号２０４が０電位の状ＭＫ落ちつくまでの過
程はＭＯＳＦＦ１Ｔ４７がまずオンし、信号２０４を０
電位に向がわせ、ＭＯ８ＦＥＴ２４をオンさせ信号２０
３をｈ電位に向かわせることによりＭＯ８ＦＫＴ２２を
オフさせる方向に向い、それが繰り返えされ、加速され
最終的にＭＯ８ＩＦＥＴ２３がオンＭ ＯＳ Ｐ ＥＴ
’２２が完全にオフの状態になるのであるが、以上の過
程の途中でＭＯ８ＦＥＴ２２．２３がともにオンの状態
があり、この間ＭＯＳＦＥＴ２２゜２３を通じて貫通電
流が流れる。第３図の回路の抵抗３６．３７は前述した
貫通電流を一定以下の値に抑えようとするものである。
る。第３図においてＭＯ８ＦＩＴ３０〜６５までは第２
図（７）ＭＯ８ＦＥＴ２０〜２５までの構成と同じで、
かつ順にそれぞれ対応しており、第３図の回路が第２図
の回路と異なるのは抵抗３６がＭＯ８ＦＫＴ３２と３５
の間に１抵抗３７がＭＯ８ＦＫＴ３４と３５の間にそれ
ぞれ付加されたことである。抵抗６６及び３７を加えた
理由は信号が変り、状態が遷移する途中で流れる貫通電
流を減少させるのが主な目的である。つまり第２図の回
路の動作で説明したように信号２０１が０電位でＭＯ８
Ｆ’１ｌＯＴ２２がオンで信号２０４がＥ、電位の状態
から、信号２０１がＥ、電位に変りＭＯ８ＦＩＯＴ２２
がオフし信号２０４が０電位の状ＭＫ落ちつくまでの過
程はＭＯＳＦＦ１Ｔ４７がまずオンし、信号２０４を０
電位に向がわせ、ＭＯ８ＦＥＴ２４をオンさせ信号２０
３をｈ電位に向かわせることによりＭＯ８ＦＫＴ２２を
オフさせる方向に向い、それが繰り返えされ、加速され
最終的にＭＯ８ＩＦＥＴ２３がオンＭ ＯＳ Ｐ ＥＴ
’２２が完全にオフの状態になるのであるが、以上の過
程の途中でＭＯ８ＦＥＴ２２．２３がともにオンの状態
があり、この間ＭＯＳＦＥＴ２２゜２３を通じて貫通電
流が流れる。第３図の回路の抵抗３６．３７は前述した
貫通電流を一定以下の値に抑えようとするものである。
第４図の回路は第３図の回路を更に改良したものである
。第４図においてＭＯ８ＦＥＴ４０〜４５までは第６図
のＭＯ８ＦＩＣＴ３０〜３５までの構成と同じで、かつ
順にそれぞれ対応している。
。第４図においてＭＯ８ＦＥＴ４０〜４５までは第６図
のＭＯ８ＦＩＣＴ３０〜３５までの構成と同じで、かつ
順にそれぞれ対応している。
第４図の回路が第３図の回路と異なるのは第３図の回路
における抵抗３６及び３７を第４図の回路においてはｐ
チャネルＭＯ８ＦＩ！；Ｔ４６及びｐチャネルＭＯ８Ｆ
ＫＴ４７にそれぞれ置き換えたことにある。なおＭＯＳ
ＦＦ１Ｔ４７のゲート電極は入力信号４０１に接続され
、ＭＯＳＦＦ１Ｔ４７のゲート電極は反転入力信号４０
２に接続されている。第３図の回路における抵抗３６，
３７は貫通電流を制限はするものの出力信号３０２やそ
の反転出力信号６０４がＥ２電位になるときはかえって
遅くすることもある０第４図の回路においては抵抗の代
りにＭＯＳＦＥＴであるので貫通電流を制限する場合に
はオフし、電位Ｅ２を出力信号４０５、あるいは反転出
力信号４０４に流しこむ場合にはオンするという様に使
い分けられており、貫通電流を制限するとともに応答性
が速くなっている。
における抵抗３６及び３７を第４図の回路においてはｐ
チャネルＭＯ８ＦＩ！；Ｔ４６及びｐチャネルＭＯ８Ｆ
ＫＴ４７にそれぞれ置き換えたことにある。なおＭＯＳ
ＦＦ１Ｔ４７のゲート電極は入力信号４０１に接続され
、ＭＯＳＦＦ１Ｔ４７のゲート電極は反転入力信号４０
２に接続されている。第３図の回路における抵抗３６，
３７は貫通電流を制限はするものの出力信号３０２やそ
の反転出力信号６０４がＥ２電位になるときはかえって
遅くすることもある０第４図の回路においては抵抗の代
りにＭＯＳＦＥＴであるので貫通電流を制限する場合に
はオフし、電位Ｅ２を出力信号４０５、あるいは反転出
力信号４０４に流しこむ場合にはオンするという様に使
い分けられており、貫通電流を制限するとともに応答性
が速くなっている。
以上が従来のレベルシフト回路の例であり、かつ順に改
良の歴史でもあった。
良の歴史でもあった。
本発明は更に高速の応答性を持ち、かつ貫通電流の少な
いレベルシフト回路を提供するものである０ 以下、本発明を実施例に基づき詳しく説明する。
いレベルシフト回路を提供するものである０ 以下、本発明を実施例に基づき詳しく説明する。
第５図は本発明の第１の実施例の回路図である。
第５図において５０．５２．５４．５６ 、’５７はｐ
チャネルＭＯ３ＩＭＩ；Ｔであり、５１，５３゜５５．
５８．５９はＮチャネルＭＯ８ＦＩ！：ＴであるＯＮチ
ャネルＭＯ８ＦＩ！１Ｔ５１．５３．５５のソースは０
電位である負極５０５に接続されている。ｐチャネ＃Ｍ
Ｏ８ＦＫＴ５０のソースは電位Ｅ、である第１の正極５
０６に接続されているＯｐチャネルＭＯＳ、ＦＥｉＴ５
２ 、’５４のソースは電位Ｅ２である第２の正Ｆｆ１
５ｏ７に接続されている。
チャネルＭＯ３ＩＭＩ；Ｔであり、５１，５３゜５５．
５８．５９はＮチャネルＭＯ８ＦＩ！：ＴであるＯＮチ
ャネルＭＯ８ＦＩ！１Ｔ５１．５３．５５のソースは０
電位である負極５０５に接続されている。ｐチャネ＃Ｍ
Ｏ８ＦＫＴ５０のソースは電位Ｅ、である第１の正極５
０６に接続されているＯｐチャネルＭＯＳ、ＦＥｉＴ５
２ 、’５４のソースは電位Ｅ２である第２の正Ｆｆ１
５ｏ７に接続されている。
ｐチャネルＭＯ８ＦＢＴ５２のドレインとｐチャネルＭ
Ｏ８ＦＥＴ５６のソースが接続され、ｐチャネルＭＯ３
ＦＩＣＴ５６のドレインはＮチャネルＭＯＳＦＥＴ５３
のドレインに接続されている。
Ｏ８ＦＥＴ５６のソースが接続され、ｐチャネルＭＯ３
ＦＩＣＴ５６のドレインはＮチャネルＭＯＳＦＥＴ５３
のドレインに接続されている。
なおｐチャネルＭＯ８ＦＩ！：Ｔ５６のドレインとＮチ
ャネルＭＯＳＦＥＴ５３のドレインの接続点が反転出力
端子５０４となっている。ＮチャネルＭＯＳＦＥＴ５Ｂ
はｐチャネルＭＯ８ＦＫＴ５２に並列に接続されている
。ｐチャネルＭＯ８ＦＥＴ５４のドレインとｐチャネル
ＭＯ８ＦＥＴ５７のソースが接続され、ｐチャネルＭＯ
ＳＩＭＩ；Ｔ５７のドレインとＮチャネルＭＯ８ＦＦｉ
Ｔ５５のドレインは接続されている。なおｐチャネルＭ
Ｏ５ＦＥＴ５７のドレインとＮチャネルＭＯＳＦＥＴ５
５のドレインの接続点が出力端子５０３となっている。
ャネルＭＯＳＦＥＴ５３のドレインの接続点が反転出力
端子５０４となっている。ＮチャネルＭＯＳＦＥＴ５Ｂ
はｐチャネルＭＯ８ＦＫＴ５２に並列に接続されている
。ｐチャネルＭＯ８ＦＥＴ５４のドレインとｐチャネル
ＭＯ８ＦＥＴ５７のソースが接続され、ｐチャネルＭＯ
ＳＩＭＩ；Ｔ５７のドレインとＮチャネルＭＯ８ＦＦｉ
Ｔ５５のドレインは接続されている。なおｐチャネルＭ
Ｏ５ＦＥＴ５７のドレインとＮチャネルＭＯＳＦＥＴ５
５のドレインの接続点が出力端子５０３となっている。
ＮチャネルＭＯ８ＦＥ’ｌ’５９はｐチャネルＭＯ８Ｆ
ＥＴ５４に並列に接続されている。ｐチャネルＭＯＳＦ
ＫＴ５０のドレインとＮチャネルＭＯ５ＦＥＴ５１のド
レインは接続されている。
ＥＴ５４に並列に接続されている。ｐチャネルＭＯＳＦ
ＫＴ５０のドレインとＮチャネルＭＯ５ＦＥＴ５１のド
レインは接続されている。
なおｐチャネルＭＯ３Ｆ］ＣｊＴ５０のドレインとＮチ
ャネルＭＯ８ＦＩＣＴ５１のドレインの接続点は反転入
力信号５０２となっている。ＭＯＳＦＥＴ５０．５１．
５３，５６．５９のゲートは共に入力信号端子５０１に
接続されている。ＭＯＳＦＥＴ５５，５７．５８のゲー
トは共に反転入力信号５０２に接続されている。ｐチャ
ネルＭＯ８ＦＥＴ５２のゲートは出力端子５０３に接続
されている。ｐチャネルＭＯ８ＦＥＴ５４のゲートは反
転出力端子５０４に接続されている。以上の第５図の回
路においてＮチャネルＭＯＳＦＥＴ５８と５９を取り除
いた回路は第４図の回路と同じである。
ャネルＭＯ８ＦＩＣＴ５１のドレインの接続点は反転入
力信号５０２となっている。ＭＯＳＦＥＴ５０．５１．
５３，５６．５９のゲートは共に入力信号端子５０１に
接続されている。ＭＯＳＦＥＴ５５，５７．５８のゲー
トは共に反転入力信号５０２に接続されている。ｐチャ
ネルＭＯ８ＦＥＴ５２のゲートは出力端子５０３に接続
されている。ｐチャネルＭＯ８ＦＥＴ５４のゲートは反
転出力端子５０４に接続されている。以上の第５図の回
路においてＮチャネルＭＯＳＦＥＴ５８と５９を取り除
いた回路は第４図の回路と同じである。
つまり本発明の回路構成はＮチャネルＭＯＳＦＥＴ５Ｂ
と５９を新たに付は加えたことに特徴がある。Ｎチャネ
ルＭＯ３ＦＥ！Ｔ５Ｂのゲートは入力信号の反転した信
号５０２が接続されているのでｐチャネルＭＯ８ＩＦ］
ｌ１Ｔ５２のオン、オフをともにし、またＮチャネルＭ
ＯＳ 、Ｆ Ｅｉ Ｔ ５９のゲートは入力信号５０
１が接続されているのでｐチャネ／ｌ、 Ｍ ＯＳ Ｆ
Ｅ Ｔ ５．４とオン、オフをともにする。
と５９を新たに付は加えたことに特徴がある。Ｎチャネ
ルＭＯ３ＦＥ！Ｔ５Ｂのゲートは入力信号の反転した信
号５０２が接続されているのでｐチャネルＭＯ８ＩＦ］
ｌ１Ｔ５２のオン、オフをともにし、またＮチャネルＭ
ＯＳ 、Ｆ Ｅｉ Ｔ ５９のゲートは入力信号５０
１が接続されているのでｐチャネ／ｌ、 Ｍ ＯＳ Ｆ
Ｅ Ｔ ５．４とオン、オフをともにする。
したがってＮチャネルＭＯ８ＦＦｉＴ５Ｂは−ｐチャネ
ルＭＯ８ＦＢＴ５２に並列に接続されることによって、
またＮチャネルＭＯＳＦＲ１Ｔ５９はｐチャネルＭＯ３
ＦＫＴ５４に並列に接続されることによってドライブ能
力が向上し、切り替える際の速度が向上する。つまり応
答性が良くなる。殊に第４図の従来の回路はおいて入力
信号４０１がＨ１ｇｈ （ｘ、電位）からＬ ＯＷ （
ｏ’ｒｉ位＞ Ｋ切り替るときｐチャネルＭ ＯＳ Ｆ
Ｅｉ Ｔ ４２はすぐにはオンせず、まず反転入力信
号４０２がＥ、電位になりＮチャネルＭＯＳＦＥＴ４５
かオンし、ｐチャネルＭＯ８ＦＩＧＴ４７の能力が落ち
て（Ｅ２〉Ｅ、であるので必ずしもｐチャネルＭＯ８Ｆ
ＥＴ４７はオフしない）Ｎチャネ＃ Ｍ ＯＳ Ｐ’
ＩＣＴ ４５とｐチャネルＭＯ３ＦＥＴ４７が競合した
後、ＮチャネルＭＯＳＦＥＴ４５のドライブ能力が優勢
であるので出方端子４０５の電位が０電位に近づいてい
き、それに従いｐ−ｙ−ヤネルＭｏ５ｓ！ＪＵＴ４２が
オンするという過程をたどる。つまりかなりまわりくど
い経路をたどるＷ〈である。したがって第４図の従来の
回路の応答性は必ずしも満足できるものでないし、理想
の構成にはほど遠い。第５図□の回路でもＮチャネルＭ
Ｏ８ＦＥＩ！Ｔ５８と５９を取り除けば第４図の回路と
同様に応答性が必ずしも満足されない状況になるが、本
発明の第５図の回路では入力信号５０１の変化に応じ、
ＮチャネルＭＯ５ＦＥＴ５２もしくは５４はｐチャネル
ＭＯ８ＦＥＴ５６もしくは５７がオンすると同時にオン
するのでｐチャネルＭＯ８ＦＥＴ５８ 。
ルＭＯ８ＦＢＴ５２に並列に接続されることによって、
またＮチャネルＭＯＳＦＲ１Ｔ５９はｐチャネルＭＯ３
ＦＫＴ５４に並列に接続されることによってドライブ能
力が向上し、切り替える際の速度が向上する。つまり応
答性が良くなる。殊に第４図の従来の回路はおいて入力
信号４０１がＨ１ｇｈ （ｘ、電位）からＬ ＯＷ （
ｏ’ｒｉ位＞ Ｋ切り替るときｐチャネルＭ ＯＳ Ｆ
Ｅｉ Ｔ ４２はすぐにはオンせず、まず反転入力信
号４０２がＥ、電位になりＮチャネルＭＯＳＦＥＴ４５
かオンし、ｐチャネルＭＯ８ＦＩＧＴ４７の能力が落ち
て（Ｅ２〉Ｅ、であるので必ずしもｐチャネルＭＯ８Ｆ
ＥＴ４７はオフしない）Ｎチャネ＃ Ｍ ＯＳ Ｐ’
ＩＣＴ ４５とｐチャネルＭＯ３ＦＥＴ４７が競合した
後、ＮチャネルＭＯＳＦＥＴ４５のドライブ能力が優勢
であるので出方端子４０５の電位が０電位に近づいてい
き、それに従いｐ−ｙ−ヤネルＭｏ５ｓ！ＪＵＴ４２が
オンするという過程をたどる。つまりかなりまわりくど
い経路をたどるＷ〈である。したがって第４図の従来の
回路の応答性は必ずしも満足できるものでないし、理想
の構成にはほど遠い。第５図□の回路でもＮチャネルＭ
Ｏ８ＦＥＩ！Ｔ５８と５９を取り除けば第４図の回路と
同様に応答性が必ずしも満足されない状況になるが、本
発明の第５図の回路では入力信号５０１の変化に応じ、
ＮチャネルＭＯ５ＦＥＴ５２もしくは５４はｐチャネル
ＭＯ８ＦＥＴ５６もしくは５７がオンすると同時にオン
するのでｐチャネルＭＯ８ＦＥＴ５８ 。
５９が単独の場合より遥かに速く応答することがわかる
。また応答性が良くなるということは反転出力端子５０
４や出力端子５０３の電位はすばやく切り替るのでｐチ
ャネルＭＯ３Ｆ１！１Ｔ５４もしくは５２をすばやくオ
フする。したがって切り替る際の貫通電流をも少くする
。
。また応答性が良くなるということは反転出力端子５０
４や出力端子５０３の電位はすばやく切り替るのでｐチ
ャネルＭＯ３Ｆ１！１Ｔ５４もしくは５２をすばやくオ
フする。したがって切り替る際の貫通電流をも少くする
。
第６図は本発明の第２の実施例の回路である。
第６図においてＭＯＳｌ１’ＥＴ６０〜６９は第５図の
ＭＯ８ＦＩ！１Ｔ５０〜５９に順に対応し、また第６図
の信号６０１〜６０４は第５図の信号５０１〜５０４に
対応し、かつ接続関係も同じであるが、ただ第６図にお
いてはｐチャネルＭＯ３ＦＥＴ６６と６２、及びｐチャ
ネルＭＯ３ＦＥＴ６７と６４のソースに対する接続関係
の順がともに入れ替っている点が異なっている。ただし
第６図の回路と第５図の回路がレベルソフト回路として
ほぼ同一の働きをするのは明らかである。なお第６図の
回路におけるＮチャネルＭＯ８ＦＥＴ’６８及び６９が
第５図の回路におけるＮチャネルＭＯ３ＦＥＴ５８及び
５９に比較して、オフからオンに移る際の初めのソース
電位がより０電位に近い為、より効果的に作用する。し
たがって第、６図の回路は第５図の回路に比較し、一層
、応答性が高い回路である。
ＭＯ８ＦＩ！１Ｔ５０〜５９に順に対応し、また第６図
の信号６０１〜６０４は第５図の信号５０１〜５０４に
対応し、かつ接続関係も同じであるが、ただ第６図にお
いてはｐチャネルＭＯ３ＦＥＴ６６と６２、及びｐチャ
ネルＭＯ３ＦＥＴ６７と６４のソースに対する接続関係
の順がともに入れ替っている点が異なっている。ただし
第６図の回路と第５図の回路がレベルソフト回路として
ほぼ同一の働きをするのは明らかである。なお第６図の
回路におけるＮチャネルＭＯ８ＦＥＴ’６８及び６９が
第５図の回路におけるＮチャネルＭＯ３ＦＥＴ５８及び
５９に比較して、オフからオンに移る際の初めのソース
電位がより０電位に近い為、より効果的に作用する。し
たがって第、６図の回路は第５図の回路に比較し、一層
、応答性が高い回路である。
第７図は本発明の第６の実施例の回路である。
第５図及び第６図の回路は負極が共通で、正極が電位Ｅ
１の第１の正極と電位Ｅ２の第２の正極を ゛持
つ場合の回路であったが、第７図の回路は正極が共通で
負極が電位−Ｅ、の第１の負極と電位−Ｅ２の第２の負
極を持つ場合の回路で、第５図の回路におけるｐチャネ
ルとＮチャネルのトランジスタの構成を逆にしたもので
あり第７図のＭＯ８ＦＥｉＴ７０〜７９は第５図のＭＯ
８ＦＦｉＴ５０〜５９に順に対応し、また第７図の信号
７０１〜７０４は第５図の信号５０１〜５０４に順に対
応している０ 第８図は本発明の第４の実施例の回路であるＯ第８図の
回路は第７図の回路と同様に正極が共通で負極が電位−
Ｅｌの第１の負極と電位−Ｅ、の第２の負極を持つ場合
の回路であって、第６図の回路におけるｐチャネルとＮ
チャネルのトランジスタの構成を逆にしたものであり・
第８図のＭＯ８ＦＩ！ｔＴ８０〜８９は第６図のＭＯ８
ＦＥＴ／＋０〜６９に順に対応し、また第８図の信号８
０１〜８０４は第６図の信号６０１〜６０４に順に対応
している。
１の第１の正極と電位Ｅ２の第２の正極を ゛持
つ場合の回路であったが、第７図の回路は正極が共通で
負極が電位−Ｅ、の第１の負極と電位−Ｅ２の第２の負
極を持つ場合の回路で、第５図の回路におけるｐチャネ
ルとＮチャネルのトランジスタの構成を逆にしたもので
あり第７図のＭＯ８ＦＥｉＴ７０〜７９は第５図のＭＯ
８ＦＦｉＴ５０〜５９に順に対応し、また第７図の信号
７０１〜７０４は第５図の信号５０１〜５０４に順に対
応している０ 第８図は本発明の第４の実施例の回路であるＯ第８図の
回路は第７図の回路と同様に正極が共通で負極が電位−
Ｅｌの第１の負極と電位−Ｅ、の第２の負極を持つ場合
の回路であって、第６図の回路におけるｐチャネルとＮ
チャネルのトランジスタの構成を逆にしたものであり・
第８図のＭＯ８ＦＩ！ｔＴ８０〜８９は第６図のＭＯ８
ＦＥＴ／＋０〜６９に順に対応し、また第８図の信号８
０１〜８０４は第６図の信号６０１〜６０４に順に対応
している。
以上の第７図、第８図の回路もやはり秀れたレベルシフ
ト回路であることは前述の説明により明らかである０ 以上、本発明は従来のレベルシフト回路よりも一層、高
速の応答性を有し、また低消費電流に適したレベルシフ
ト回路である。
ト回路であることは前述の説明により明らかである０ 以上、本発明は従来のレベルシフト回路よりも一層、高
速の応答性を有し、また低消費電流に適したレベルシフ
ト回路である。
第１図はレベルシフト回路を用いないで異なった電源系
の信号を伝える場合を示した回路図、第２図、第３図、
第４図は従来のレベルシフト回路図、第５図、第６図、
第７図、第８図は本発明のレベルシフト回路の実施例を
示す回路図である。 １．３，２０，２２，２４，３０，３２，３４．４０，
４２，４４，４６，４７，５０，５２゜５４．５６，５
７，６０，６２−．６４，６６．６７．７１．７３，７
５，７８，７９．８’ｌ 、８３．８５．８８．８９・
・・・・・ｐチャネル１ｉｆｌＯ３Ｆ’ＥＴ２．４，２
１．２３，２５，３１．５５，５５．４１，４３，４．
ｊ、５１，５５，５５，５８゜５９、＜４１．６５，６
５，６．８，６９，７０，７２．７４，７６．７７．８
０，８２，８４，８６．８７・・・・・・ＮチャネルＭ
Ｏ８？ＥＴ３６、ろ７・・・・・・抵抗 １０１ ．２０１ ．３０．１ ．４０１ ．５０１
．６０１．７０１．８０１・・・・・・入力信号端子１
０２．２０２，３０２，４０２，５０２，６０２．７０
２．８０２・・・・・・反転入力信号１０３．２０３，
３０３，４０５．５０％、６０５．７０３．８０’３・
・・・・・出力端子２０４．５０４，４０４，５０４，
６０４，７０４．８０４・・・・・・反転出力端子２０
５．３０５，４０５，５０５，６０５・・・・・・・・
・負極の基準電圧端子 ７０５．８０５・・・・・・正極の基準電圧端子２０６
．５０６，４０６，５０６，６０６・・・・・・・・・
正の電圧Ｅ、が供給される第１の電源端子２０７．３０
７，４０７，５０７，６０７・・・・・・・・・正の電
圧Ｅ２が供給される第２の電源端子７０６．８０６・・
・・・・負の電圧−Ｅ、が供給される第１の電源端子 ７０７．８０７・・・・・・負の電圧−Ｅ、が供給され
る第２の電源端子
の信号を伝える場合を示した回路図、第２図、第３図、
第４図は従来のレベルシフト回路図、第５図、第６図、
第７図、第８図は本発明のレベルシフト回路の実施例を
示す回路図である。 １．３，２０，２２，２４，３０，３２，３４．４０，
４２，４４，４６，４７，５０，５２゜５４．５６，５
７，６０，６２−．６４，６６．６７．７１．７３，７
５，７８，７９．８’ｌ 、８３．８５．８８．８９・
・・・・・ｐチャネル１ｉｆｌＯ３Ｆ’ＥＴ２．４，２
１．２３，２５，３１．５５，５５．４１，４３，４．
ｊ、５１，５５，５５，５８゜５９、＜４１．６５，６
５，６．８，６９，７０，７２．７４，７６．７７．８
０，８２，８４，８６．８７・・・・・・ＮチャネルＭ
Ｏ８？ＥＴ３６、ろ７・・・・・・抵抗 １０１ ．２０１ ．３０．１ ．４０１ ．５０１
．６０１．７０１．８０１・・・・・・入力信号端子１
０２．２０２，３０２，４０２，５０２，６０２．７０
２．８０２・・・・・・反転入力信号１０３．２０３，
３０３，４０５．５０％、６０５．７０３．８０’３・
・・・・・出力端子２０４．５０４，４０４，５０４，
６０４，７０４．８０４・・・・・・反転出力端子２０
５．３０５，４０５，５０５，６０５・・・・・・・・
・負極の基準電圧端子 ７０５．８０５・・・・・・正極の基準電圧端子２０６
．５０６，４０６，５０６，６０６・・・・・・・・・
正の電圧Ｅ、が供給される第１の電源端子２０７．３０
７，４０７，５０７，６０７・・・・・・・・・正の電
圧Ｅ２が供給される第２の電源端子７０６．８０６・・
・・・・負の電圧−Ｅ、が供給される第１の電源端子 ７０７．８０７・・・・・・負の電圧−Ｅ、が供給され
る第２の電源端子
Claims (1)
- 基準電圧が供給される基準電圧端子と、第１の電圧五１
が供給される第１の電源端子と・前記第１の電圧Ｅ、よ
りも大きい第２の電圧Ｅ２が供給される第２の電源端子
と、信号が与えられる入力端子と、第１の出力端子と、
第２の出力端子と、前記第２の電源端子と前記第２の出
力端子との間に直列接続された第１の導電型の第１．第
２の絶縁ゲート型電界効果トランジスタ（以下ＭＯ８Ｆ
］ｌｃＴと略す）と、前記基準電圧端子と前記第２の出
力端子との間に接続された第２の導電型の第３のＭＯ８
ＦＦ！Ｔと、前記第１のＭＯＳＦＥＴに並列に接続され
た第２の導電型の第４のＭ’０８ＦＥＴと、前記第２の
電源端子と前記第１の出力端子との間に直列接続された
第１の導電型の第５．第６のＭＯＳＦＥＴと、前記基準
電圧端子と前記第１の出力端子との間に接続された第２
の導電型の第７のＭＯＳＦＥＴと、前記第５のＭＯ３１
１ＦＦｉＴに並列に接続された第２の導電型の第８のＭ
Ｏ８ＦＩＣＴと、前記第１の電源端子と前記基準電圧端
子との間にインバータを形成する第１の導電型の第９の
ＭＯＳＦＥＴと第２の導電型の第１０のＭＯ８ＦＦｉＴ
とを有し、前記第１のＭＯ８’ＦＩＤＴのゲート電極を
前記第１の出力端子に接続し・前記第５のＭＯＳＦＥＴ
のゲート電極を前記第２の出力端子に接続し、前記第２
．第３．第８．第９゜第１０のＭＯＳＦＥＴのゲート電
極をともに前記入力端子に接続し、前記第４．第６．第
７のＭＯ８１＋’ＥＴのゲート電極をともに前記第９の
ＭＯ８Ｆ１ｎＴと前記第１０のＭＯＳＦＥＴのドレイン
接続点に接続したことを特徴とするレベルシフト回路Ｏ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091066A JPS59216329A (ja) | 1983-05-24 | 1983-05-24 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091066A JPS59216329A (ja) | 1983-05-24 | 1983-05-24 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59216329A true JPS59216329A (ja) | 1984-12-06 |
| JPH0430765B2 JPH0430765B2 (ja) | 1992-05-22 |
Family
ID=14016122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58091066A Granted JPS59216329A (ja) | 1983-05-24 | 1983-05-24 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59216329A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234419A (ja) * | 1985-08-07 | 1987-02-14 | Nec Corp | 高電圧デジタル信号出力回路 |
| US5559996A (en) * | 1993-01-12 | 1996-09-24 | Mitsubishi Denki Kabushiki Kaisha | Level converter including wave-shaping circuit and emulator microcomputer incorporating the level converter |
| JP2013131964A (ja) * | 2011-12-22 | 2013-07-04 | Renesas Electronics Corp | レベルシフト回路及び表示装置の駆動回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017147561A (ja) * | 2016-02-16 | 2017-08-24 | 新日本無線株式会社 | レベルシフト回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50151433A (ja) * | 1974-05-27 | 1975-12-05 | ||
| JPS57203334A (en) * | 1981-06-08 | 1982-12-13 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
-
1983
- 1983-05-24 JP JP58091066A patent/JPS59216329A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50151433A (ja) * | 1974-05-27 | 1975-12-05 | ||
| JPS57203334A (en) * | 1981-06-08 | 1982-12-13 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234419A (ja) * | 1985-08-07 | 1987-02-14 | Nec Corp | 高電圧デジタル信号出力回路 |
| US5559996A (en) * | 1993-01-12 | 1996-09-24 | Mitsubishi Denki Kabushiki Kaisha | Level converter including wave-shaping circuit and emulator microcomputer incorporating the level converter |
| JP2013131964A (ja) * | 2011-12-22 | 2013-07-04 | Renesas Electronics Corp | レベルシフト回路及び表示装置の駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430765B2 (ja) | 1992-05-22 |
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