JPH01140808A - 伝達ゲートスイッチング回路 - Google Patents
伝達ゲートスイッチング回路Info
- Publication number
- JPH01140808A JPH01140808A JP29910487A JP29910487A JPH01140808A JP H01140808 A JPH01140808 A JP H01140808A JP 29910487 A JP29910487 A JP 29910487A JP 29910487 A JP29910487 A JP 29910487A JP H01140808 A JPH01140808 A JP H01140808A
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- Japan
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- gate
- transistor
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- back gate
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- 230000005540 biological transmission Effects 0.000 claims description 25
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 108091006146 Channels Proteins 0.000 description 5
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝達ゲートスイッチング回路に関し、特にＮチ
ャネルＭｏＳトランジスタおよびＰチャネルＭＯＳトラ
ンジスタを対にして実現する伝達ゲートスイッチング回
路に関する。
ャネルＭｏＳトランジスタおよびＰチャネルＭＯＳトラ
ンジスタを対にして実現する伝達ゲートスイッチング回
路に関する。
従来の伝達ゲートスイッチング回路は、ＮチャネルＭＯ
ＳトランジスタおよびＰチャネルＭＯＳトランジスタを
対にしてゲートを構成し、このトランジスタのバックゲ
ートに各種の回路で電位を供給することによりゲートの
導通、非導通を制御している。
ＳトランジスタおよびＰチャネルＭＯＳトランジスタを
対にしてゲートを構成し、このトランジスタのバックゲ
ートに各種の回路で電位を供給することによりゲートの
導通、非導通を制御している。
例えば一つはゲートトランジスタのバックゲート電位が
電源ラインから供給されている回路であり、他の一つは
バックゲート電位を電源ラインとドレイン（あるいはソ
ース）電位とに切り換えて供給する回路である。
電源ラインから供給されている回路であり、他の一つは
バックゲート電位を電源ラインとドレイン（あるいはソ
ース）電位とに切り換えて供給する回路である。
第２図は上述した前者の例を説明するための従来の伝達
ゲートスイッチング回路図である。
ゲートスイッチング回路図である。
第２図に示すように、この伝達ゲートスイッチング回路
はＮチャネルＭｏＳトランジスタ１とＰチャネルＭＯＳ
トランジスタ２からなる一対のゲート回路において、入
力端子１５を前記トランジスタ１，２のドレインあるい
はソースに接続し且つ出力端子１６をソースあるいはド
レインに接続し、一方ＮチャネルＭＯ３）−ランジスタ
１のバックゲート電位として第一の電源端子（−３Ｖ
）１７から、ＰチャネルＭＯ３）ランジスタ２のバック
ゲート電位として第二の電源端子（ＯＶ）１４からそれ
ぞれ供給する。また、ＮチャネルＭＯＳトランジスタ１
のゲートにはゲート制御端子１９から直接、Ｐチャネル
ＭＯＳトランジスタ２のゲートにはゲート制御端子１つ
からインバータ１８を介して導通、非導通の制御電圧を
供給する。この回路においては、入力端子１５と第一の
電源端子（−３Ｖ）１７との電位差がバックゲート効果
によりＮチャネルＭＯ３）ランジスタ１のしきい値電圧
（ＶＴ）を上昇させるという働きをしている。
はＮチャネルＭｏＳトランジスタ１とＰチャネルＭＯＳ
トランジスタ２からなる一対のゲート回路において、入
力端子１５を前記トランジスタ１，２のドレインあるい
はソースに接続し且つ出力端子１６をソースあるいはド
レインに接続し、一方ＮチャネルＭＯ３）−ランジスタ
１のバックゲート電位として第一の電源端子（−３Ｖ
）１７から、ＰチャネルＭＯ３）ランジスタ２のバック
ゲート電位として第二の電源端子（ＯＶ）１４からそれ
ぞれ供給する。また、ＮチャネルＭＯＳトランジスタ１
のゲートにはゲート制御端子１９から直接、Ｐチャネル
ＭＯＳトランジスタ２のゲートにはゲート制御端子１つ
からインバータ１８を介して導通、非導通の制御電圧を
供給する。この回路においては、入力端子１５と第一の
電源端子（−３Ｖ）１７との電位差がバックゲート効果
によりＮチャネルＭＯ３）ランジスタ１のしきい値電圧
（ＶＴ）を上昇させるという働きをしている。
第３図は従来の他の例を説明するための後者の伝達ゲー
トスイッチング回路図である。
トスイッチング回路図である。
第３図に示すように、この伝達ゲートスイッチング回路
は第一の電源端子（−３Ｖ）１７を直接ＮチャネルＭＯ
３）−ランジスタ１のバックゲート電位として供給する
のではなく、その間にＮチャネルＭＯ３）ランジスタ２
０を接続し、そのゲートをゲート制御端子１つからイン
バータ１８を介して反転した電圧により制御するように
した点、および入力端子１５と前記ＮチャネルＭＯ９）
ランジスタ２０との間に一対のＰチャネル゛ＭＯ３）ラ
ンジスタ２１とＮチャネルＭＯ３）ランジスタ２２とか
らなるバックゲート制御スイッチを接続した点とが第２
図に示した例と異なるだけで他は同じである。すなわち
、これらＭＯＳトランジスタ２０，２１．２２によりバ
ックゲート電位を電源ラインとドレイン（あるいはソー
ス）電位とに切り換えている。
は第一の電源端子（−３Ｖ）１７を直接ＮチャネルＭＯ
３）−ランジスタ１のバックゲート電位として供給する
のではなく、その間にＮチャネルＭＯ３）ランジスタ２
０を接続し、そのゲートをゲート制御端子１つからイン
バータ１８を介して反転した電圧により制御するように
した点、および入力端子１５と前記ＮチャネルＭＯ９）
ランジスタ２０との間に一対のＰチャネル゛ＭＯ３）ラ
ンジスタ２１とＮチャネルＭＯ３）ランジスタ２２とか
らなるバックゲート制御スイッチを接続した点とが第２
図に示した例と異なるだけで他は同じである。すなわち
、これらＭＯＳトランジスタ２０，２１．２２によりバ
ックゲート電位を電源ラインとドレイン（あるいはソー
ス）電位とに切り換えている。
上述したように、バックゲートの電位が電源で固定され
たような前者の伝達ゲートスイッチング回路は、低電圧
状態におけるバックゲート電位の影響により、通常より
も大きくなったＭＯ３）ランジスタのしきい値電圧に対
しゲート・ソース間電圧が小さくなるなめ、スイッチン
グ動作をしにくいという欠点がある。
たような前者の伝達ゲートスイッチング回路は、低電圧
状態におけるバックゲート電位の影響により、通常より
も大きくなったＭＯ３）ランジスタのしきい値電圧に対
しゲート・ソース間電圧が小さくなるなめ、スイッチン
グ動作をしにくいという欠点がある。
また、バックゲートの電位が電源とドレインあるいはソ
ースに切り変わるような後者の伝達ゲートスイッチング
回路は、低電圧で動作することについては問題がないが
、バックゲートの電位がドレインの電位と等しくなった
とき、Ｎ型チャネルのＭＯ３）ランジスタではドレイン
の電位がソースの電位よりも大きくなると、基板とドレ
インとの間に電流が流れるという現象、いわゆるバイポ
ーラアクションが発生し、またＰ型チャネルのＭＯＳ
１−ランジスタの場合も同様の結線状態および電位状態
であればバイポーラアクションにより同様の現象が発生
し、共にスイッチング回路のオン抵抗に大きな影響を与
えるという欠点がある。
ースに切り変わるような後者の伝達ゲートスイッチング
回路は、低電圧で動作することについては問題がないが
、バックゲートの電位がドレインの電位と等しくなった
とき、Ｎ型チャネルのＭＯ３）ランジスタではドレイン
の電位がソースの電位よりも大きくなると、基板とドレ
インとの間に電流が流れるという現象、いわゆるバイポ
ーラアクションが発生し、またＰ型チャネルのＭＯＳ
１−ランジスタの場合も同様の結線状態および電位状態
であればバイポーラアクションにより同様の現象が発生
し、共にスイッチング回路のオン抵抗に大きな影響を与
えるという欠点がある。
本発明の目的は、従来のかかる低電圧動作を可能にする
とともに、基板とドレインもしくはソース間に電流を流
さないようにする伝達ゲートスイッチング回路を提供す
ることにある。
とともに、基板とドレインもしくはソース間に電流を流
さないようにする伝達ゲートスイッチング回路を提供す
ることにある。
本発明の伝達ゲートスイッチング回路は、ＭＯ３ＬＳＩ
を用いて構成した伝達ゲートスイッチング回路において
、それぞれバックゲートを有する一対のＭＯＳ）ランジ
スタからなり入出力信号をスイッチングするゲート手段
と、前記ＭＯ８）−ランジスタのソースとドレインの電
位を比較する比較回路と、入力端子と前記ＭＯＳトラン
ジスタの一方のバックゲート間に接続した第一のスイッ
チと、出力端子と前記一方のバックゲート間に接続した
第二のスイッチと、しきい値電圧を大きくするために前
記一方のバックゲートと第一の電源端子間へ接続する第
三のスイッチと、前記比較回路の出力とゲート制御端子
からの信号との論理をとり前記第一、第二のスイッチを
制御する論理回路と、前記ゲート手段、第一および第二
のスイッチ、比較回路に接続され、その動作を制御する
電圧を供給する第二の電源端子とを有し、前記ゲート手
段を導通させるときは、前記一対のＭＯＳトランジスタ
の一方のトランジスタのソースとドレインとの電位を比
較し、しきい値電圧の値を変えられる方のトランジスタ
がＮチャネルトランジスタであれば電位の高い方を、Ｐ
チャネルトランジスタであれば電位の低い方を前記比較
回路出力によりバックゲート電位として供給し、一方前
記ゲート手段を非導通とするときは、前記第一の電源端
子からバックゲート電位を供給するように構成される。
を用いて構成した伝達ゲートスイッチング回路において
、それぞれバックゲートを有する一対のＭＯＳ）ランジ
スタからなり入出力信号をスイッチングするゲート手段
と、前記ＭＯ８）−ランジスタのソースとドレインの電
位を比較する比較回路と、入力端子と前記ＭＯＳトラン
ジスタの一方のバックゲート間に接続した第一のスイッ
チと、出力端子と前記一方のバックゲート間に接続した
第二のスイッチと、しきい値電圧を大きくするために前
記一方のバックゲートと第一の電源端子間へ接続する第
三のスイッチと、前記比較回路の出力とゲート制御端子
からの信号との論理をとり前記第一、第二のスイッチを
制御する論理回路と、前記ゲート手段、第一および第二
のスイッチ、比較回路に接続され、その動作を制御する
電圧を供給する第二の電源端子とを有し、前記ゲート手
段を導通させるときは、前記一対のＭＯＳトランジスタ
の一方のトランジスタのソースとドレインとの電位を比
較し、しきい値電圧の値を変えられる方のトランジスタ
がＮチャネルトランジスタであれば電位の高い方を、Ｐ
チャネルトランジスタであれば電位の低い方を前記比較
回路出力によりバックゲート電位として供給し、一方前
記ゲート手段を非導通とするときは、前記第一の電源端
子からバックゲート電位を供給するように構成される。
要するに、本発明の伝達ゲートスイッチング回路は、ゲ
ートを構成するＮ型チャネルトランジスタまたはＰ型チ
ャネルトランジスタを導通させるとき（伝達するとき）
、ソース電位とドレイン電位をコンパレータで比較し、
その出力電位の低い方または高い方を前記トランジスタ
のバックゲート電位として供給すればよく、また前記ト
ランジスタを非導通とするとき（伝達しないとき）、バ
ックゲート電位に負側電源（第一の電源）を供給すれば
よい。
ートを構成するＮ型チャネルトランジスタまたはＰ型チ
ャネルトランジスタを導通させるとき（伝達するとき）
、ソース電位とドレイン電位をコンパレータで比較し、
その出力電位の低い方または高い方を前記トランジスタ
のバックゲート電位として供給すればよく、また前記ト
ランジスタを非導通とするとき（伝達しないとき）、バ
ックゲート電位に負側電源（第一の電源）を供給すれば
よい。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための伝達ゲート
スイッチング回路図である。
スイッチング回路図である。
第１図に示すように、かかる伝達ゲートスイッチング回
路は入力端子１５と出力端子１６間における信号をスイ
ッチングするためのそれぞれバックゲートを有する一対
のゲート回路用ＮＭＯＳトランジスタ１およびＰＭＯＳ
トランジスタ２と、前記ＮＭＯ８）ランジスタ１のソー
スとドレインの電位を比較する比較回路（コバレータ）
３と、入力端子１５と前記ＭＯＳトランジスタ１のバッ
クゲート間に接続した第一のスイッチ用ＮＭＯＳトラン
ジスタ４およびＰＭＯＳトランジスタ５と、出力端子１
６と前記一方のバックゲート間に接続した第二のスイッ
チ用ＮＭＯＳトランジスタ７およびＰＭＯＳトランジス
タ８と、しきい値電圧を大きくするために前記一方のバ
ックゲートと第一の電源端子ＶＳＳ （−３Ｖ）１７間
へ接続した第三のスイッチ用ＮＭＯＳトランジスタ６と
、前記コバレータ３の出力とゲート制御端子１つからの
信号との論理をとり前記第一、第二のスイッチを制御す
るインバータ９．ＮＯＲ回路１２゜１３からなる論理回
路と、前記ゲート回路、第一および第二のスイッチ、コ
ンパレータ３に接続され、その動作を制御するための電
圧を供給する第二の電源端子ＶＤＤ （ＯＶ）１４とを
有する。
路は入力端子１５と出力端子１６間における信号をスイ
ッチングするためのそれぞれバックゲートを有する一対
のゲート回路用ＮＭＯＳトランジスタ１およびＰＭＯＳ
トランジスタ２と、前記ＮＭＯ８）ランジスタ１のソー
スとドレインの電位を比較する比較回路（コバレータ）
３と、入力端子１５と前記ＭＯＳトランジスタ１のバッ
クゲート間に接続した第一のスイッチ用ＮＭＯＳトラン
ジスタ４およびＰＭＯＳトランジスタ５と、出力端子１
６と前記一方のバックゲート間に接続した第二のスイッ
チ用ＮＭＯＳトランジスタ７およびＰＭＯＳトランジス
タ８と、しきい値電圧を大きくするために前記一方のバ
ックゲートと第一の電源端子ＶＳＳ （−３Ｖ）１７間
へ接続した第三のスイッチ用ＮＭＯＳトランジスタ６と
、前記コバレータ３の出力とゲート制御端子１つからの
信号との論理をとり前記第一、第二のスイッチを制御す
るインバータ９．ＮＯＲ回路１２゜１３からなる論理回
路と、前記ゲート回路、第一および第二のスイッチ、コ
ンパレータ３に接続され、その動作を制御するための電
圧を供給する第二の電源端子ＶＤＤ （ＯＶ）１４とを
有する。
尚、１０．１１および１８は入力・制御信号の反転電圧
を作成するためのインバータである。
を作成するためのインバータである。
次に、この回路動作について説明する。
まず、ゲート制御端子１つからのスイッチ制御信号によ
り入力端子１５と出力端子１６間を接続する場合、コン
パレータ３により出力電位と入力電位を比較する。上記
の比較により入力側の電位が低い場合は、コンパレータ
３およびＮ０Ｒ１３の出力側は共にＶＤＤ、トランジス
タ４，５は導通状態、トランジスタ７．８は遮断（非導
通）状態になるので、トランジスタ１のバックゲート電
位は入力側電位になる。また逆に、比較の結果、出力側
の電位が低い場合は、コンパレータ３の出力はＶＳＳ、
Ｎ０ＲＩ ２の出力はＶＤＤ、トランジスタ７．８は導
通状態、トランジスタ４．５は非導通状態になるので、
トランジスタ１のバックゲート電位は出力側電位になる
。すなわち、基板からソースあるいはドレインに電流が
流れるというバイポーラアクションが少なくなる。
り入力端子１５と出力端子１６間を接続する場合、コン
パレータ３により出力電位と入力電位を比較する。上記
の比較により入力側の電位が低い場合は、コンパレータ
３およびＮ０Ｒ１３の出力側は共にＶＤＤ、トランジス
タ４，５は導通状態、トランジスタ７．８は遮断（非導
通）状態になるので、トランジスタ１のバックゲート電
位は入力側電位になる。また逆に、比較の結果、出力側
の電位が低い場合は、コンパレータ３の出力はＶＳＳ、
Ｎ０ＲＩ ２の出力はＶＤＤ、トランジスタ７．８は導
通状態、トランジスタ４．５は非導通状態になるので、
トランジスタ１のバックゲート電位は出力側電位になる
。すなわち、基板からソースあるいはドレインに電流が
流れるというバイポーラアクションが少なくなる。
一方、ゲート制御端子１９からのスイッチ制御信号によ
り入力端子１５と出力端子１６間を接続しない場合、ト
ランジスタ１のバックゲート電位はＶＳＳになるので、
このトランジスタ１は遮断しやすい状態になる。すなわ
ち、低電圧動作がしやすくなる。
り入力端子１５と出力端子１６間を接続しない場合、ト
ランジスタ１のバックゲート電位はＶＳＳになるので、
このトランジスタ１は遮断しやすい状態になる。すなわ
ち、低電圧動作がしやすくなる。
以上、本実施例について説明したが、実施例におけるＮ
チャネルＭＯＳトランジスタをＰチャネルＭＯＳトラン
ジスタに置きかえても、同様の結果が得られる。
チャネルＭＯＳトランジスタをＰチャネルＭＯＳトラン
ジスタに置きかえても、同様の結果が得られる。
以上説明したように、本発明の伝達ゲートスイッチング
回路は伝達ゲートを構成する一対のＭＯＳトランジスタ
の一方のトランジスタのバックゲートを複数のスイッチ
を介してその一方のトランジスタのソースまたはドレイ
ンに接続することにより、低電圧駆動を行えるという効
果がある。
回路は伝達ゲートを構成する一対のＭＯＳトランジスタ
の一方のトランジスタのバックゲートを複数のスイッチ
を介してその一方のトランジスタのソースまたはドレイ
ンに接続することにより、低電圧駆動を行えるという効
果がある。
また、本発明の伝達ゲートスイッチング回路は前記一対
のＭＯＳトランジスタのソース電位とドレイン電位とを
コンパレータにより比較することにより、前記一対のＭ
ＯＳ）ランジスタのソースまたはドレインから基板へ電
流が流れてしまうという現象、いわゆるバイポーラアク
ション、を抑制することができるという効果がある。
のＭＯＳトランジスタのソース電位とドレイン電位とを
コンパレータにより比較することにより、前記一対のＭ
ＯＳ）ランジスタのソースまたはドレインから基板へ電
流が流れてしまうという現象、いわゆるバイポーラアク
ション、を抑制することができるという効果がある。
第１図は本発明の一実施例を説明するための伝達ゲート
スイッチング回路図、第２図は従来の一例を説明するた
めの伝達ゲートスイッチング回路図、第３図は従来の他
の例を説明するための伝達ゲートスイッチング回路図で
ある。 １．２・・・ゲート手段用ＭＯＳトランジスタ、３・・
・比較回路、４．５・・・第一のスイッチ用ＭＯＳトラ
ンジスタ、６・・・第三のスイッチ用ＭＯＳトランジス
タ、７．８・・・第二のスイッチ用ＭＯＳトランジスタ
、９，１２．１３・・・論理回路素子、１０．１１．１
８・・・インバータ、１４・・・第二の電源端子（ＶＤ
Ｄ）、１５・・・入力端子、１６・・・出力端子、１７
・・・第一の電源端子（ＶＳＳ）、１９・・・ゲート制
御端子。
スイッチング回路図、第２図は従来の一例を説明するた
めの伝達ゲートスイッチング回路図、第３図は従来の他
の例を説明するための伝達ゲートスイッチング回路図で
ある。 １．２・・・ゲート手段用ＭＯＳトランジスタ、３・・
・比較回路、４．５・・・第一のスイッチ用ＭＯＳトラ
ンジスタ、６・・・第三のスイッチ用ＭＯＳトランジス
タ、７．８・・・第二のスイッチ用ＭＯＳトランジスタ
、９，１２．１３・・・論理回路素子、１０．１１．１
８・・・インバータ、１４・・・第二の電源端子（ＶＤ
Ｄ）、１５・・・入力端子、１６・・・出力端子、１７
・・・第一の電源端子（ＶＳＳ）、１９・・・ゲート制
御端子。
Claims (1)
- ＭＯＳＬＳＩを用いて構成した伝達ゲートスイッチング
回路において、それぞれバックゲートを有する一対のＭ
ＯＳトランジスタからなり入出力信号をスイッチングす
るゲート手段と、前記ＭＯＳトランジスタのソースとド
レインの電位を比較する比較回路と、入力端子と前記Ｍ
ＯＳトランジスタの一方のバックゲート間に接続した第
一のスイッチと、出力端子と前記一方のバックゲート間
に接続した第二のスイッチと、しきい値電圧を大きくす
るために前記一方のバックゲートと第一の電源端子間へ
接続する第三のスイッチと、前記比較回路の出力とゲー
ト制御端子からの信号との論理をとり前記第一、第二の
スイッチを制御する論理回路と、前記ゲート手段、第一
および第二のスイッチ、比較回路に接続され、その動作
を制御する電圧を供給する第二の電源端子とを有し、前
記ゲート手段を導通させるときは、前記一対のＭＯＳト
ランジスタの一方のトランジスタのソースとドレインと
の電位を比較し、しきい値電圧の値を変えられる方のト
ランジスタがＮチャネルトランジスタであれば電位の高
い方を、Ｐチャネルトランジスタであれば電位の低い方
を前記比較回路出力によりバックゲート電位として供給
し、一方前記ゲート手段を非導通とするときは、前記第
一の電源端子からバックゲート電位を供給することを特
徴とする伝達ゲートスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29910487A JPH01140808A (ja) | 1987-11-26 | 1987-11-26 | 伝達ゲートスイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29910487A JPH01140808A (ja) | 1987-11-26 | 1987-11-26 | 伝達ゲートスイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140808A true JPH01140808A (ja) | 1989-06-02 |
| JPH0543211B2 JPH0543211B2 (ja) | 1993-07-01 |
Family
ID=17868192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29910487A Granted JPH01140808A (ja) | 1987-11-26 | 1987-11-26 | 伝達ゲートスイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140808A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1248299A2 (en) * | 2001-04-05 | 2002-10-09 | Kabushiki Kaisha Toshiba | Insulated gate bipolar transistor and method of making the same |
| JP2008028916A (ja) * | 2006-07-25 | 2008-02-07 | National Institute Of Advanced Industrial & Technology | 四端子二重絶縁ゲート電界トランジスタによるｍｏｓ回路 |
-
1987
- 1987-11-26 JP JP29910487A patent/JPH01140808A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1248299A2 (en) * | 2001-04-05 | 2002-10-09 | Kabushiki Kaisha Toshiba | Insulated gate bipolar transistor and method of making the same |
| EP1248299A3 (en) * | 2001-04-05 | 2008-05-28 | Kabushiki Kaisha Toshiba | Insulated gate bipolar transistor and method of making the same |
| JP2008028916A (ja) * | 2006-07-25 | 2008-02-07 | National Institute Of Advanced Industrial & Technology | 四端子二重絶縁ゲート電界トランジスタによるｍｏｓ回路 |
| JP4635188B2 (ja) * | 2006-07-25 | 2011-02-16 | 独立行政法人産業技術総合研究所 | 四端子二重絶縁ゲート電界トランジスタによるｍｏｓ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0543211B2 (ja) | 1993-07-01 |
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