JPH02162824A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH02162824A JPH02162824A JP63316405A JP31640588A JPH02162824A JP H02162824 A JPH02162824 A JP H02162824A JP 63316405 A JP63316405 A JP 63316405A JP 31640588 A JP31640588 A JP 31640588A JP H02162824 A JPH02162824 A JP H02162824A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000000295 complement effect Effects 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、例えば０ＭＯ
３（相補型ＭＯ３）回路における出力回路に利用して有
効な技術に関するものである。
３（相補型ＭＯ３）回路における出力回路に利用して有
効な技術に関するものである。
ＭＯＳＦＥＴ （絶縁ゲート型電界効果トランジスタ）
を用いた出力回路に関しては、例えば特願昭６２−２２
７２２１号がある。
を用いた出力回路に関しては、例えば特願昭６２−２２
７２２１号がある。
ＭＯＳ Ｆ ＥＴを用いた出力回路では、その電流駆動
能力を大きくして高速化を図ると、集積回路の電源イン
ピーダンスや、リードフレームの電源線路インピーダン
スなどの影響により、出力信号のアンダーシュート又は
オーバーシュートが増大し、次段のディジタル集積回路
で誤動作等が発生してしまうという問題が生じる。
能力を大きくして高速化を図ると、集積回路の電源イン
ピーダンスや、リードフレームの電源線路インピーダン
スなどの影響により、出力信号のアンダーシュート又は
オーバーシュートが増大し、次段のディジタル集積回路
で誤動作等が発生してしまうという問題が生じる。
この発明のは、動作の高速化を図りつつ、出力信号のア
ンダーシュート又はオーバーシュートを低減させた出力
回路を備えた半導体集積回路装置を提供することにある
。
ンダーシュート又はオーバーシュートを低減させた出力
回路を備えた半導体集積回路装置を提供することにある
。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、外部端子にドレイン又はコレクタが接続され
た出力素子のソース又はエミフタとそれに対応した電源
供給線との間に抵抗手段を挿入するとともに、上記出力
素子と適当な遅延時間を持って相補的にスイッチ制御さ
れるスイッチ素子を上記抵抗手段に並列に設ける。
た出力素子のソース又はエミフタとそれに対応した電源
供給線との間に抵抗手段を挿入するとともに、上記出力
素子と適当な遅延時間を持って相補的にスイッチ制御さ
れるスイッチ素子を上記抵抗手段に並列に設ける。
上記した手段によれば、出力素子がオン状態にってそれ
に対応した出力信号を送出するとき、出力信号が接地電
位や電源電位に近くなるとスイッチ素子がオン状態から
オフ状態に変化して出力素子に直列に抵抗を挿入させる
から、出力信号の高速化とアンダーシュート又はオバー
シュートの発生を低減させることができる。
に対応した出力信号を送出するとき、出力信号が接地電
位や電源電位に近くなるとスイッチ素子がオン状態から
オフ状態に変化して出力素子に直列に抵抗を挿入させる
から、出力信号の高速化とアンダーシュート又はオバー
シュートの発生を低減させることができる。
第１図には、この発明に係る出力回路の一実施例の回路
図が示されている。同図の各回路素子は、公知のＣＭＯ
３集積回路の製造技術によって、特に制限されないが、
単結晶シリコンのような１個の半導体基板上において形
成される。
図が示されている。同図の各回路素子は、公知のＣＭＯ
３集積回路の製造技術によって、特に制限されないが、
単結晶シリコンのような１個の半導体基板上において形
成される。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。
からなる半導体基板に形成される。ＮチャンネルＭＯＳ
Ｆ ＥＴは、かかる半導体基板表面に形成されたソー
ス領域、ドレイン領域及びソース領域とドレイン領域と
の間の半導体基板表面に薄い厚さのゲート絶縁膜を介し
て形成されたポリシリコンからなるようなゲート電極か
ら構成される。ＰチャンネルＭＯＳＦＥＴは、上記半導
体基板表面に形成されたＮ型ウェル領域に形成される。
すなわち、ＰチャンネルＭＯＳ Ｆ ＥＴは、ががるウ
ェル領域表面に形成されたソース領域、ドレイン領域及
びソース領域とドレイン領域との間のウェル領域表面に
薄い厚さのゲート絶縁膜を介して形成されたポリシリコ
ンからなるようなゲート電極から構成される。これによ
って、半導体基板は、その上に形成される複数のＮチャ
ンネルＭＯＳＦＥＴの共通の基板ゲートを構成する。Ｎ
型ウェル領域は、その上に形成されたＰチャンネルＭＯ
ＳＦＥＴの基板ゲートを構成する。ＰチャンネルＭＯＳ
ＦＥＴの基板ゲート、すなわちＮ型ウェル領域は、電源
電圧ＶＣＣが供給され、Ｐ型基板には回路の接地電位又
は必要に応じて負のバックバイアス電圧が供給される。
ェル領域表面に形成されたソース領域、ドレイン領域及
びソース領域とドレイン領域との間のウェル領域表面に
薄い厚さのゲート絶縁膜を介して形成されたポリシリコ
ンからなるようなゲート電極から構成される。これによ
って、半導体基板は、その上に形成される複数のＮチャ
ンネルＭＯＳＦＥＴの共通の基板ゲートを構成する。Ｎ
型ウェル領域は、その上に形成されたＰチャンネルＭＯ
ＳＦＥＴの基板ゲートを構成する。ＰチャンネルＭＯＳ
ＦＥＴの基板ゲート、すなわちＮ型ウェル領域は、電源
電圧ＶＣＣが供給され、Ｐ型基板には回路の接地電位又
は必要に応じて負のバックバイアス電圧が供給される。
図示しない適当な内部回路で形成された出力すべき信号
Ｄｉは、Ｐチャンネル出力ＭＯＳ Ｆ ＥＴＱｌとＮチ
ャンネル出力ＭＯＳＦＥＴＱ３のゲートに供給される。
Ｄｉは、Ｐチャンネル出力ＭＯＳ Ｆ ＥＴＱｌとＮチ
ャンネル出力ＭＯＳＦＥＴＱ３のゲートに供給される。
上記ＭＯＳＦＥＴＱＩとＱ３は、ＣＭＯＳインバータ回
路を構成し、上記信号Ｄｉのレベルを反転させた出力信
号Ｄｏを形成して、外部端子ＯＵＴから送出させる。
路を構成し、上記信号Ｄｉのレベルを反転させた出力信
号Ｄｏを形成して、外部端子ＯＵＴから送出させる。
この実施例では、入力信号Ｄｉのレベルに応じて出力Ｍ
ＯＳＦＥＴＱＩ又はＱ３がオン状態になって、出力信号
Ｄｏを電源電圧Ｖｃｃのようなハイレベル又は回路の接
地電位のようなロウレベルを出力するとき、電源電圧Ｖ
ｃｃを超えるようなオーバーシュート又は回路の接地電
位以下にされる負のアンダーシュートが発生するのを防
止ないし低減させるために、次の回路素子が設けられる
。
ＯＳＦＥＴＱＩ又はＱ３がオン状態になって、出力信号
Ｄｏを電源電圧Ｖｃｃのようなハイレベル又は回路の接
地電位のようなロウレベルを出力するとき、電源電圧Ｖ
ｃｃを超えるようなオーバーシュート又は回路の接地電
位以下にされる負のアンダーシュートが発生するのを防
止ないし低減させるために、次の回路素子が設けられる
。
上記出力ＭＯＳＦＥＴＱＩのソースと電源供給線Ｖｃｃ
との間には、抵抗Ｒ１が挿入される。同様に出力ＭＯＳ
ＦＥＴＱ３のソースと接地線との間に抵抗Ｒ２が挿入さ
れる。そして、上記抵抗Ｒ１とＲ２には、Ｐチャンネル
ＭＯＳＦＥＴＱ２とＮチャンネルＭＯＳＦＥＴＱ４がそ
れぞれ並列形態に設けられる。これらのＭＯＳＦＥＴＱ
２及びＱ３のゲートには、上記位相反転された出力信号
ＤＯが共通に供給される。これによって、上記ＭＯ３Ｆ
ＥＴＱ ２とＱ４は、入力信号Ｄｉに対して遺当に遅
延され、位相が反転された出力信号Ｄｏにより適当な遅
延時間を持って対応する出力ＭＯＳＦＥＴＱＩ又はＱ３
と相補的にスイッチ制御される。
との間には、抵抗Ｒ１が挿入される。同様に出力ＭＯＳ
ＦＥＴＱ３のソースと接地線との間に抵抗Ｒ２が挿入さ
れる。そして、上記抵抗Ｒ１とＲ２には、Ｐチャンネル
ＭＯＳＦＥＴＱ２とＮチャンネルＭＯＳＦＥＴＱ４がそ
れぞれ並列形態に設けられる。これらのＭＯＳＦＥＴＱ
２及びＱ３のゲートには、上記位相反転された出力信号
ＤＯが共通に供給される。これによって、上記ＭＯ３Ｆ
ＥＴＱ ２とＱ４は、入力信号Ｄｉに対して遺当に遅
延され、位相が反転された出力信号Ｄｏにより適当な遅
延時間を持って対応する出力ＭＯＳＦＥＴＱＩ又はＱ３
と相補的にスイッチ制御される。
第２図には、この実施例回路の勅１作の一例を説明する
ための波形図が示されている。
ための波形図が示されている。
例えば、入力信号Ｄｉがロウレベルからハイレベルに変
化すると、その変化に応じてオン状態のＰチャンネル出
力ＭＯＳＦＥＴＱＩがオフ状態に、オフ状態のＮチャン
ネル出力ＭＯＳＦＥＴＱ３がオン状態に切り換えられる
。なお、上記入力信号Ｄｉがロウレベルのとき、それに
対応して出力信号Ｄｏがハイレベルであるため、Ｎチャ
ンネルＭＯＳＦＥＴＱ４がオン状態になって、抵抗Ｒ２
を短絡状態にしている。
化すると、その変化に応じてオン状態のＰチャンネル出
力ＭＯＳＦＥＴＱＩがオフ状態に、オフ状態のＮチャン
ネル出力ＭＯＳＦＥＴＱ３がオン状態に切り換えられる
。なお、上記入力信号Ｄｉがロウレベルのとき、それに
対応して出力信号Ｄｏがハイレベルであるため、Ｎチャ
ンネルＭＯＳＦＥＴＱ４がオン状態になって、抵抗Ｒ２
を短絡状態にしている。
この状態では、上記のように入力信号Ｄｉがハイレベル
に変化すると、多少遅れて出力信号り。
に変化すると、多少遅れて出力信号り。
がハイレベルからロウレベルに変化する。このとき、Ｍ
ＯＳＦＥＴＱ４は、出力信号Ｄｏがそのしきい値電圧ｖ
ｔｈ以下になるまでオン状態を維持しているから、出力
信号ＤＯは出力ＭＯＳ Ｆ ＥＴＱ３のコンダクタンス
、言い換えるならば、電流駆動能力に従って出力端子Ｏ
ＵＴをハイレベルからロウレベルに高速に引き抜く。
ＯＳＦＥＴＱ４は、出力信号Ｄｏがそのしきい値電圧ｖ
ｔｈ以下になるまでオン状態を維持しているから、出力
信号ＤＯは出力ＭＯＳ Ｆ ＥＴＱ３のコンダクタンス
、言い換えるならば、電流駆動能力に従って出力端子Ｏ
ＵＴをハイレベルからロウレベルに高速に引き抜く。
そして、出力信号Ｄｏのレベルが上記−点鎖線で示した
ようなＭＯＳＦＥＴＱ４のしきい値電圧ｖｔｈに達する
と、これに応じてＭＯＳＦＥＴＱ４がオン状態からオフ
状態に変化する。それ故、出力信号ＤｏのレベルがＭＯ
ＳＦＥＴＱ４のしきい値電圧まで高速に低下させられた
後は、抵抗Ｒ２が出力ＭＯＳＦＥＴＱ３に直列に挿入さ
れる結果となり、その合成コンダクタンスを小さくして
しまう。これにより、出力ＭＯＳＦＥＴＱ３と抵抗Ｒ２
を通した出力端子ＯＵＴのロウレベルへの引き抜きが遅
くなる。このようにして、出力端子ＯＵＴのロウレベル
への引き抜き電流が小さくされるから、半導体集積回路
における接地線のインピータンスや、リードフレームの
電源線路インピーダンス等の影響を受けず回路の接地電
位のようなロウレベルに緩やかに変化して、アンダーシ
ュートの発生を防止又は大幅に低減できる。
ようなＭＯＳＦＥＴＱ４のしきい値電圧ｖｔｈに達する
と、これに応じてＭＯＳＦＥＴＱ４がオン状態からオフ
状態に変化する。それ故、出力信号ＤｏのレベルがＭＯ
ＳＦＥＴＱ４のしきい値電圧まで高速に低下させられた
後は、抵抗Ｒ２が出力ＭＯＳＦＥＴＱ３に直列に挿入さ
れる結果となり、その合成コンダクタンスを小さくして
しまう。これにより、出力ＭＯＳＦＥＴＱ３と抵抗Ｒ２
を通した出力端子ＯＵＴのロウレベルへの引き抜きが遅
くなる。このようにして、出力端子ＯＵＴのロウレベル
への引き抜き電流が小さくされるから、半導体集積回路
における接地線のインピータンスや、リードフレームの
電源線路インピーダンス等の影響を受けず回路の接地電
位のようなロウレベルに緩やかに変化して、アンダーシ
ュートの発生を防止又は大幅に低減できる。
厳密に言えば、ＭＯＳ Ｆ ＥＴＱ ４は一種の可変抵
抗素子とみなせるから、出力信号Ｄｏがしきい値電圧ｖ
ｔｈに近くなるとそのレベルに応じてコンダクタンスが
徐々に小さくなり、抵抗Ｒ２とＭＯ３Ｆ ＥＴＱ ４と
の合成コンダクタンスを小さくさせるように作用する。
抗素子とみなせるから、出力信号Ｄｏがしきい値電圧ｖ
ｔｈに近くなるとそのレベルに応じてコンダクタンスが
徐々に小さくなり、抵抗Ｒ２とＭＯ３Ｆ ＥＴＱ ４と
の合成コンダクタンスを小さくさせるように作用する。
したがって、出力信号り。
のレベルが、上記しきい値電圧ｖｔｈに近づくに従い引
き抜き電流を小さくするように作用する。このように、
厳密には出力電流の変化はリニアに変化して小さくなる
ものである。
き抜き電流を小さくするように作用する。このように、
厳密には出力電流の変化はリニアに変化して小さくなる
ものである。
図示しないが、入力信号Ｄｉが上記の場合とは逆に、ハ
イレベルからロウレベルに変化すると、その変化に応じ
てオン状態のＮチャンネル出力ＭＯＳＦＥＴＱ３がオフ
状態に、オフ状態のＰチャンネル出力ＭＯ５ＦＥＴＱＩ
がオン状態に切り換えられる。その前に、上記入力信号
Ｄｉがハイレベルのとき、それに対応して出力信号Ｄｏ
がロウレベルであるため、ＰチャンネルＭＯＳＦＥＴＱ
２がオン状態になって、抵抗Ｒ１を短絡状態にしている
。この状態では、上記のように入力信号Ｄｌがロウレベ
ルに変化すると、多少遅れて出力信号ＤＯがロウレベル
からハイレベルに変化する。
イレベルからロウレベルに変化すると、その変化に応じ
てオン状態のＮチャンネル出力ＭＯＳＦＥＴＱ３がオフ
状態に、オフ状態のＰチャンネル出力ＭＯ５ＦＥＴＱＩ
がオン状態に切り換えられる。その前に、上記入力信号
Ｄｉがハイレベルのとき、それに対応して出力信号Ｄｏ
がロウレベルであるため、ＰチャンネルＭＯＳＦＥＴＱ
２がオン状態になって、抵抗Ｒ１を短絡状態にしている
。この状態では、上記のように入力信号Ｄｌがロウレベ
ルに変化すると、多少遅れて出力信号ＤＯがロウレベル
からハイレベルに変化する。
このとき、上記ＭＯＳＦＥＴＱ２は、出力信号ＤＯがそ
のしきい値電圧ｖｔｈ以下になるまでの間オン状態を維
持しているから、出力信号ＤＯは出力ＭＯＳＦＥＴＱＩ
のコンダクタンス、言い換えるならば、電流駆動能力に
従って出力端子ＯＵＴをロウレベルからハイレベルに高
速にチャージアップする。そして、出力信号ＤＯのレベ
ルが前記と類似にＭＯＳＦＥＴＱ２のしきい値電圧ｖｔ
ｈにまで達すると、これに応じてＭＯ５ＦＥＴＱ２がオ
ン状態からオフ状態に変化する。それ故、出力信号Ｄｏ
のレベルがＭＯＳＦＥＴＱ２のしきい値電圧まで高速に
上昇させられた後は、抵抗Ｒ１が出力ＭＯＳＦＥＴＱＩ
に直列に挿入される結果となり、その合成コンダクタン
スを小さくしてしまう。
のしきい値電圧ｖｔｈ以下になるまでの間オン状態を維
持しているから、出力信号ＤＯは出力ＭＯＳＦＥＴＱＩ
のコンダクタンス、言い換えるならば、電流駆動能力に
従って出力端子ＯＵＴをロウレベルからハイレベルに高
速にチャージアップする。そして、出力信号ＤＯのレベ
ルが前記と類似にＭＯＳＦＥＴＱ２のしきい値電圧ｖｔ
ｈにまで達すると、これに応じてＭＯ５ＦＥＴＱ２がオ
ン状態からオフ状態に変化する。それ故、出力信号Ｄｏ
のレベルがＭＯＳＦＥＴＱ２のしきい値電圧まで高速に
上昇させられた後は、抵抗Ｒ１が出力ＭＯＳＦＥＴＱＩ
に直列に挿入される結果となり、その合成コンダクタン
スを小さくしてしまう。
これにより、出力ＭＯＳＦＥＴＱＩと抵抗Ｒ１を通した
出力端子ＯＵＴのハイレベルへのチャージアップが遅く
なる。このようにして、出力端子０ＵＴのハイレベルへ
の立ち上がり電流が小さくされるから、半導体集積回路
における電源電圧線のインピーダンスや、リードフレー
ムの電源線路インピーダンス等の影響を受けず電源電圧
Ｖｃｃのようなハイレベルに緩やかに変化して、前記と
同様にオーバーシュートの発生を防止又は大幅に低減で
きる。また、上記のような抵抗素子の挿入することによ
って、高速化のために出力ＭＯＳＦＥＴＱ１とＣ３のコ
ンダクタンスを大きく設定しても、信号の変化時に両Ｍ
ＯＳＦＥＴＱＩとＣ３を通して流れる貫通電流を低減さ
せることもできるものとなる。
出力端子ＯＵＴのハイレベルへのチャージアップが遅く
なる。このようにして、出力端子０ＵＴのハイレベルへ
の立ち上がり電流が小さくされるから、半導体集積回路
における電源電圧線のインピーダンスや、リードフレー
ムの電源線路インピーダンス等の影響を受けず電源電圧
Ｖｃｃのようなハイレベルに緩やかに変化して、前記と
同様にオーバーシュートの発生を防止又は大幅に低減で
きる。また、上記のような抵抗素子の挿入することによ
って、高速化のために出力ＭＯＳＦＥＴＱ１とＣ３のコ
ンダクタンスを大きく設定しても、信号の変化時に両Ｍ
ＯＳＦＥＴＱＩとＣ３を通して流れる貫通電流を低減さ
せることもできるものとなる。
第３図には、この発明に係る出力回路の他の一実施例の
回路図が示されている。
回路図が示されている。
この実施例では、上記アンダーシュート及びオーバーシ
ュー］・の発生を防止ないし低減させるためのスイッチ
ＭＯＳＦＥＴＱ２とＣ４が、出力信号Ｄｏに代えて、入
力信号Ｄｉを受けるインバータ回路Ｎの出力信号によっ
て制御される。この構成では、インバータ回路Ｎの信号
伝播遅延時間を所望に設定できるから、より的確なタイ
ミングで上記スイッチＭＯＳ Ｆ ＥＴＱ ２、Ｃ４の
制御が可能になる。すなわち、インバータ回路Ｎを構成
する素子定数と、その出力寄生容量等からスイッチＭＯ
ＳＦＥＴＱ２、Ｃ４のゲートに伝えられる制御信号を入
力信号Ｄｉに対して適当な遅延時間を持って位相反転さ
せることができる。
ュー］・の発生を防止ないし低減させるためのスイッチ
ＭＯＳＦＥＴＱ２とＣ４が、出力信号Ｄｏに代えて、入
力信号Ｄｉを受けるインバータ回路Ｎの出力信号によっ
て制御される。この構成では、インバータ回路Ｎの信号
伝播遅延時間を所望に設定できるから、より的確なタイ
ミングで上記スイッチＭＯＳ Ｆ ＥＴＱ ２、Ｃ４の
制御が可能になる。すなわち、インバータ回路Ｎを構成
する素子定数と、その出力寄生容量等からスイッチＭＯ
ＳＦＥＴＱ２、Ｃ４のゲートに伝えられる制御信号を入
力信号Ｄｉに対して適当な遅延時間を持って位相反転さ
せることができる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 Ｃ１）外部端子にドレインが接続された出力ＭＯＳＦＥ
Ｔのソースとそれに対応した電源供給線との間に抵抗手
段を挿入するとともに、上記出力素子と適当な遅延時間
を持って相補的にスイッチ制御されるスイッチＭＯＳ
Ｆ ＥＴを上記抵抗手段に並列に設けることにより、出
力信号が接地電位や電源電位に近くなるとスイッチＭＯ
ＳＦＥＴがオン状態からオフ状態に変化して出力ＭＯＳ
Ｆ ＥＴに直列に抵抗を挿入させるから、出力信号の
高速化を図りつつ、アンダーシュート又はオバーシュー
トの発生の防止ないし低減させることができるという効
果が得られる。
る。すなわち、 Ｃ１）外部端子にドレインが接続された出力ＭＯＳＦＥ
Ｔのソースとそれに対応した電源供給線との間に抵抗手
段を挿入するとともに、上記出力素子と適当な遅延時間
を持って相補的にスイッチ制御されるスイッチＭＯＳ
Ｆ ＥＴを上記抵抗手段に並列に設けることにより、出
力信号が接地電位や電源電位に近くなるとスイッチＭＯ
ＳＦＥＴがオン状態からオフ状態に変化して出力ＭＯＳ
Ｆ ＥＴに直列に抵抗を挿入させるから、出力信号の
高速化を図りつつ、アンダーシュート又はオバーシュー
トの発生の防止ないし低減させることができるという効
果が得られる。
（２）上記（１）により、ディジタル情報処理システム
の高速化と動作マージンの拡大を実現することができる
という効果が得られる。
の高速化と動作マージンの拡大を実現することができる
という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＣＭＯ３出力
回路には、上記のようなインバータ構成に代えて、Ｐチ
ャンネル出力ＭＯＳＦＥＴＱＩとＮチャンネル出力ＭＯ
ＳＦＥＴＱ３のそれぞれのゲートに適当なゲート回路を
設けて出力ハイインピーダンス状態を含む３状態出力機
能を持たせるものであってもよい、また、出力としては
、オープンドレイン構成のものや、ＮチャンネルＭＯＳ
Ｆ ＥＴによるインバーチイツトブツシュプル出力回
路等種々の実施形態を採ることができる。この場合には
、アンダーシュートや、オーバーシュートの発生の虞れ
のあるＭＯＳＦＥＴに対して上記のような抵抗素子やス
イッチＭＯＳＦＥＴを設ける構成とすればよい、抵抗素
子としては、ポリシリコン抵抗素子や拡散抵抗の他、Ｍ
ＯＳＦＥＴのゲートに定常的に所定の動作電圧を供給し
て抵抗素子として用いるもの等種々の実施例形態を採る
ことができる。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＣＭＯ３出力
回路には、上記のようなインバータ構成に代えて、Ｐチ
ャンネル出力ＭＯＳＦＥＴＱＩとＮチャンネル出力ＭＯ
ＳＦＥＴＱ３のそれぞれのゲートに適当なゲート回路を
設けて出力ハイインピーダンス状態を含む３状態出力機
能を持たせるものであってもよい、また、出力としては
、オープンドレイン構成のものや、ＮチャンネルＭＯＳ
Ｆ ＥＴによるインバーチイツトブツシュプル出力回
路等種々の実施形態を採ることができる。この場合には
、アンダーシュートや、オーバーシュートの発生の虞れ
のあるＭＯＳＦＥＴに対して上記のような抵抗素子やス
イッチＭＯＳＦＥＴを設ける構成とすればよい、抵抗素
子としては、ポリシリコン抵抗素子や拡散抵抗の他、Ｍ
ＯＳＦＥＴのゲートに定常的に所定の動作電圧を供給し
て抵抗素子として用いるもの等種々の実施例形態を採る
ことができる。
さらに出力素子としては、ＭＯＳＦＥＴのバイポーラ型
トランジスタであってもよい。このようにバイポーラ型
トランジスタを用いる場合、ＢｉＭＯ３技術により、ア
ンダーシュートやオーバーシュー！・防止用のスイッチ
素子としては制御が簡単なＭＯＳＦＥＴを用いることも
できる。また、抵抗素子は、上記出力のような出力素子
に対して直列に挿入されればよい。例えば、第１図の出
力回路において、抵抗素子を出力ＭＯＳＦＥＴＱＩ。
トランジスタであってもよい。このようにバイポーラ型
トランジスタを用いる場合、ＢｉＭＯ３技術により、ア
ンダーシュートやオーバーシュー！・防止用のスイッチ
素子としては制御が簡単なＭＯＳＦＥＴを用いることも
できる。また、抵抗素子は、上記出力のような出力素子
に対して直列に挿入されればよい。例えば、第１図の出
力回路において、抵抗素子を出力ＭＯＳＦＥＴＱＩ。
Ｃ２のそれぞれにドレインに接続する構成としてもよい
。
。
この発明は、各種ディジタル半導体集積回路装置に広く
利用できるものである。
利用できるものである。
木順において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、外部端子にドレインが接続された出力ＭＯ
ＳＦＥＴのソースとそれに対応した電源供給線との間に
抵抗手段を挿入するとともに、上記出力素子と適当な遅
延時間を持って相補的にスイッチ制御されるスイッチＭ
ＯＳＦＥＴを上記抵抗手段に並列に設けることにより、
出力信号が接地電位や電源電位に近くなるとスイッチＭ
ＯＳ Ｆ Ｆ、 Ｔがオン状態からオフ状態に変化し
て出力ＭＯ３ＦＰ、Ｔに直列に抵抗を挿入させるから、
出力信号の高速化を図りつつ、アンダーシュート又はオ
バーシュートの発生の防止ないし低減させることができ
る。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、外部端子にドレインが接続された出力ＭＯ
ＳＦＥＴのソースとそれに対応した電源供給線との間に
抵抗手段を挿入するとともに、上記出力素子と適当な遅
延時間を持って相補的にスイッチ制御されるスイッチＭ
ＯＳＦＥＴを上記抵抗手段に並列に設けることにより、
出力信号が接地電位や電源電位に近くなるとスイッチＭ
ＯＳ Ｆ Ｆ、 Ｔがオン状態からオフ状態に変化し
て出力ＭＯ３ＦＰ、Ｔに直列に抵抗を挿入させるから、
出力信号の高速化を図りつつ、アンダーシュート又はオ
バーシュートの発生の防止ないし低減させることができ
る。
第１図は、この発明に係る出力回路の一実施例を示す回
路図、 第２図は、その動作の一例を説明するための波形図、 第３図は、この発明に係る出力回路の他の一実施例を示
す回路図である。 Ｑｌ、Ｑ２・・ＰチャンネルＭＯ５ＦＥＴ、に３、Ｑ４
・・ＮチャンネルＭｏ５ＦＥＴＳＲ１、Ｒ２・・抵抗、
Ｎ・・インバータ回路
路図、 第２図は、その動作の一例を説明するための波形図、 第３図は、この発明に係る出力回路の他の一実施例を示
す回路図である。 Ｑｌ、Ｑ２・・ＰチャンネルＭＯ５ＦＥＴ、に３、Ｑ４
・・ＮチャンネルＭｏ５ＦＥＴＳＲ１、Ｒ２・・抵抗、
Ｎ・・インバータ回路
Claims (1)
- 【特許請求の範囲】 １、外部端子に出力信号を送出させる出力素子と、上記
出力素子に直列形態に設けられる抵抗手段と、上記抵抗
手段に並列に設けられ上記出力素子に対して適当な遅延
時間を持って相補的にスイッチ制御されるスイッチ素子
とを含む出力回路を具備することを特徴とする半導体集
積回路装置。 ２、上記出力素子は、ＰチャンネルＭＯＳＦＥＴとＮチ
ャンネルＭＯＳＦＥＴからなるＣＭＯＳ出力回路を構成
するものであり、上記ＰチャンネルＭＯＳＦＥＴとＮチ
ャンネルＭＯＳＦＥＴのそれぞれのソースに設けられた
抵抗手段にはその出力信号がゲートに供給されたＰチャ
ンネルＭＯＳＦＥＴとＮチャンネルＭＯＳＦＥＴとが上
記スイッチ素子としてそれぞれ接続されるものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 ３、上記出力素子は、大きな電流駆動能力を持つように
されるものであることを特徴とする特許請求の範囲第１
又は第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316405A JPH02162824A (ja) | 1988-12-16 | 1988-12-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316405A JPH02162824A (ja) | 1988-12-16 | 1988-12-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162824A true JPH02162824A (ja) | 1990-06-22 |
Family
ID=18076709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316405A Pending JPH02162824A (ja) | 1988-12-16 | 1988-12-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162824A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0459457A2 (en) * | 1990-05-29 | 1991-12-04 | Kabushiki Kaisha Toshiba | Output driver |
| JPH04172817A (ja) * | 1990-11-07 | 1992-06-19 | Sharp Corp | ディジタル集積回路 |
| EP0552803A3 (ja) * | 1992-01-22 | 1994-02-16 | Dainippon Printing Co Ltd | |
| US5343099A (en) * | 1991-10-14 | 1994-08-30 | Mitsubishi Denki Kabushiki Kaisha | Output device capable of high speed operation and operating method thereof |
| JPH08139585A (ja) * | 1994-11-10 | 1996-05-31 | Nec Corp | 出力バッファ回路 |
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| KR100300071B1 (ko) * | 1999-05-25 | 2001-09-28 | 김영환 | 기준 전압 발생 회로 |
| US6356119B2 (en) | 1992-04-14 | 2002-03-12 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6404239B1 (en) | 1992-04-14 | 2002-06-11 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| KR100670672B1 (ko) * | 2004-11-02 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| JP2008219249A (ja) * | 2007-03-01 | 2008-09-18 | Nec Corp | Ｃｍｏｓ回路 |
| JP2012178629A (ja) * | 2011-02-25 | 2012-09-13 | Fujitsu Semiconductor Ltd | 出力回路 |
| JP2016208039A (ja) * | 2011-05-20 | 2016-12-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1988
- 1988-12-16 JP JP63316405A patent/JPH02162824A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6970019B2 (en) | 1992-04-14 | 2005-11-29 | Masashi Horiguchi | Semiconductor integrated circuit device having power reduction mechanism |
| US7750668B2 (en) | 1992-04-14 | 2010-07-06 | Renesas Technology Corp. | Semiconductor integrated circuit device having power reduction mechanism |
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| US6404239B1 (en) | 1992-04-14 | 2002-06-11 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US6504402B2 (en) | 1992-04-14 | 2003-01-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
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| US7663399B2 (en) | 2004-11-02 | 2010-02-16 | Hynix Semiconductor, Inc. | Semiconductor memory device having output drive and delay unit |
| JP2008219249A (ja) * | 2007-03-01 | 2008-09-18 | Nec Corp | Ｃｍｏｓ回路 |
| JP2012178629A (ja) * | 2011-02-25 | 2012-09-13 | Fujitsu Semiconductor Ltd | 出力回路 |
| JP2016208039A (ja) * | 2011-05-20 | 2016-12-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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