JPH04172817A - ディジタル集積回路 - Google Patents
ディジタル集積回路Info
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- JPH04172817A JPH04172817A JP2301701A JP30170190A JPH04172817A JP H04172817 A JPH04172817 A JP H04172817A JP 2301701 A JP2301701 A JP 2301701A JP 30170190 A JP30170190 A JP 30170190A JP H04172817 A JPH04172817 A JP H04172817A
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- 230000005669 field effect Effects 0.000 claims description 9
- 230000007704 transition Effects 0.000 claims description 2
- 230000005855 radiation Effects 0.000 abstract description 11
- 238000007599 discharging Methods 0.000 abstract description 6
- 238000012887 quadratic function Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
の
本発明はディジタル集積回路に関するものであり、より
特定的には出力されるディジタル信号のノイズ化低減を
図ったディジタル集積回路に関する。
特定的には出力されるディジタル信号のノイズ化低減を
図ったディジタル集積回路に関する。
皿】ｊ口し断
一般に、電子機器におけるノイズのうち、他へ被害を与
えるものとして雑音端子電圧及び不要輻射がある。前者
の雑音端子電圧はノイズフィルタやノイズカットトラン
ス等を活用することによって解決することができる。し
かし、後者の不要輻射は電線を伝わるのではなく、空間
に放射された電波に伴うものであるため、対策が非常に
難しい。
えるものとして雑音端子電圧及び不要輻射がある。前者
の雑音端子電圧はノイズフィルタやノイズカットトラン
ス等を活用することによって解決することができる。し
かし、後者の不要輻射は電線を伝わるのではなく、空間
に放射された電波に伴うものであるため、対策が非常に
難しい。
特に最近の電子機器のようにディジタル信号によって動
作を制御するものにおいては不要輻射の問題は大きい。
作を制御するものにおいては不要輻射の問題は大きい。
即ち、電子機器を制御しているディジタル集積回路の出
力端子から出力されるディジタル出力信号は立ち上がシ
バ 立ち下がり波形が急峻なため波形部分には高調波成
分が多く含まれ、この高調波成分が本来の論理出力信号
に伴って出力端子から飛び出し、不要輻射の原因となる
のである。
力端子から出力されるディジタル出力信号は立ち上がシ
バ 立ち下がり波形が急峻なため波形部分には高調波成
分が多く含まれ、この高調波成分が本来の論理出力信号
に伴って出力端子から飛び出し、不要輻射の原因となる
のである。
一方においてディジタル集積回路は近年ますます高速化
、高集積化されており、前記不要輻射をできる限り低減
するための技術が望まれている。
、高集積化されており、前記不要輻射をできる限り低減
するための技術が望まれている。
このような不要輻射を低減する方法の１つとして集積回
路の出力端子にノイズ低減のフィルタ回路やビーズコア
等を外付けすることが提案されているが、前述のように
外部に一旦出力された信号出力に対策を施すことになる
ため、充分な効果が得られないという問題があった。
路の出力端子にノイズ低減のフィルタ回路やビーズコア
等を外付けすることが提案されているが、前述のように
外部に一旦出力された信号出力に対策を施すことになる
ため、充分な効果が得られないという問題があった。
また、他の方法として集積回路内でバッファの出力イン
ピーダンスを上げたシバ 或いはバッファの構造を変え
ることも提案されている。第５図は従来から提案されて
いる出力バッファの回路図で、出力段３を構成するＰ、
ＮチャンネルＦＥＴ （電界効果型トランジスタ）
１．２のゲートにそれぞれプリバッファ回路Ａ３、ＡＮ
を接続することによって構成されている。上記Ｐ、
ＮチャンネルＦＥＴ １．２の各ゲートに接続されたプ
リバッファ回路Ａ３、Ａ８は、いずれもインバータとト
ランジスタによる負荷とで構成されている。このような
プリバッファ回路Ａ８、Ａ、に立ち上がり、立ち下がり
の信号が入力されてオン、オフすると、出力段のＰ、
ＮチャンネルＦＥＴＩ、２のゲートにおいては、ゲー
トの容量Ｃとプリバッファ回路のトランジスタ負荷によ
る抵抗のために。ＣＲ時定数に対応したなまりを伴った
信号波形として入力され、出力端子には積分回路を通っ
た波形の信号が出力されることになって不要輻射は低減
される。
ピーダンスを上げたシバ 或いはバッファの構造を変え
ることも提案されている。第５図は従来から提案されて
いる出力バッファの回路図で、出力段３を構成するＰ、
ＮチャンネルＦＥＴ （電界効果型トランジスタ）
１．２のゲートにそれぞれプリバッファ回路Ａ３、ＡＮ
を接続することによって構成されている。上記Ｐ、
ＮチャンネルＦＥＴ １．２の各ゲートに接続されたプ
リバッファ回路Ａ３、Ａ８は、いずれもインバータとト
ランジスタによる負荷とで構成されている。このような
プリバッファ回路Ａ８、Ａ、に立ち上がり、立ち下がり
の信号が入力されてオン、オフすると、出力段のＰ、
ＮチャンネルＦＥＴＩ、２のゲートにおいては、ゲー
トの容量Ｃとプリバッファ回路のトランジスタ負荷によ
る抵抗のために。ＣＲ時定数に対応したなまりを伴った
信号波形として入力され、出力端子には積分回路を通っ
た波形の信号が出力されることになって不要輻射は低減
される。
日が しよ と る
しかし、上述のような積分波形で高調波成分を減じるこ
とは限度があり、充分な効果をもたらすには至っていな
い。
とは限度があり、充分な効果をもたらすには至っていな
い。
本発明はこのような点に鑑みなされたものであって、不
要輻射の充分な軽減を図ったディジタル集積回路を提供
することを目的とする。
要輻射の充分な軽減を図ったディジタル集積回路を提供
することを目的とする。
るための
上記目的を達成するため本発明では、ＰチャンネルとＮ
チャンネルの電界効果型トランジスタより成るインバー
タで構成される出力段の前段にプリバッファ部を形成し
たディジタル集積回路において、前記インバータを構成
するＰチャンネルとＮチャンネルの電界効果型トランジ
スタのゲートに共通に前記プリバッファ部の出力を与え
るように構成している。
チャンネルの電界効果型トランジスタより成るインバー
タで構成される出力段の前段にプリバッファ部を形成し
たディジタル集積回路において、前記インバータを構成
するＰチャンネルとＮチャンネルの電界効果型トランジ
スタのゲートに共通に前記プリバッファ部の出力を与え
るように構成している。
作−１−
このような構成によると、プリバッファ部の出力電流は
出力段を構成する少なくとも２つのトランジスタのゲー
ト容量を充放電することになるので、その分、充放電時
定数が大きくなり、出力段から出力される波形は充分な
まったものとなる。
出力段を構成する少なくとも２つのトランジスタのゲー
ト容量を充放電することになるので、その分、充放電時
定数が大きくなり、出力段から出力される波形は充分な
まったものとなる。
即ち、ディジタル集積回路の出力波形は不要輻射の軽減
されたものとなる。
されたものとなる。
ス」１例−
以下、本発明の実施例を図面を参照しつつ説明する。
本発明を実施した第１図において、出力パッド端子１２
に接続される集積回路内部の出力段１１はＰチャンネル
のＦＥＴ１９とＮチャンネルのＦＥＴ２０よりなるイン
バータＩＮＶと、該インバータＩＮＶと電源Ｖｃｅ間に
接続された負荷抵抗用のＰチャンネルＦＥＴ２１．２２
と、前記インバータＩＮＶと接地点間に接続された負荷
抵抗用のＮチャンネルＦＥＴ２３．２４とから成ってい
る。ＦＥＴ２１，２２は互いに並列に接続され、またＩ
ＩＥＴ２３，２４も並列に接続されている。このように
並列に複数のＦＥＴを設けることよって集積回路の製造
段階で配線マスクを変更することによりインピーダンス
を調整することができるという利点を享受できる。イン
バータＩＮＶを構成するＦＥＴ１９のソースとＦＥＴ２
０のドレインの接続点はインバータＩＮＶの出力点とな
り、前記出力パッド端子１２に接続される。
に接続される集積回路内部の出力段１１はＰチャンネル
のＦＥＴ１９とＮチャンネルのＦＥＴ２０よりなるイン
バータＩＮＶと、該インバータＩＮＶと電源Ｖｃｅ間に
接続された負荷抵抗用のＰチャンネルＦＥＴ２１．２２
と、前記インバータＩＮＶと接地点間に接続された負荷
抵抗用のＮチャンネルＦＥＴ２３．２４とから成ってい
る。ＦＥＴ２１，２２は互いに並列に接続され、またＩ
ＩＥＴ２３，２４も並列に接続されている。このように
並列に複数のＦＥＴを設けることよって集積回路の製造
段階で配線マスクを変更することによりインピーダンス
を調整することができるという利点を享受できる。イン
バータＩＮＶを構成するＦＥＴ１９のソースとＦＥＴ２
０のドレインの接続点はインバータＩＮＶの出力点とな
り、前記出力パッド端子１２に接続される。
尚、図中２５と２６は過大な出力に対する保護用のダイ
オードである。 ＦＥＴ１９．２０及びＦＥＴ２１．
２２．２３．２４のベースは共通に接続され、後述する
電圧ＶＰＯが入力される。
オードである。 ＦＥＴ１９．２０及びＦＥＴ２１．
２２．２３．２４のベースは共通に接続され、後述する
電圧ＶＰＯが入力される。
前記出力段１１の前段にはプリバッファ部１０が接続さ
れている。このプリバッファ部１０は出力段１１と同一
の構成を成しており、ＦＥＴ１３〜１８は出力段１１の
ＦＥＴ１９〜２４と対応している。
れている。このプリバッファ部１０は出力段１１と同一
の構成を成しており、ＦＥＴ１３〜１８は出力段１１の
ＦＥＴ１９〜２４と対応している。
今、プリバッファ部１０に入力される電圧を■１１プリ
バッファ部１０の出力電圧を■ρｏ１ このＶＰＯが
入力される出力段１１の出力電圧を■。とする。Ｖｉが
第２図（イ）に示す如き方形波の場合、その方形波の低
レベル部分では、プリバッファ部１０のＦＥＴｌ３．１
５．１６がＯＮ、 ＦＥＴ１４，１７．１８がＯＦＦ
となるので、出力段のＦＥＴ１９．２０．２１．２２．
２３．２４のゲート容量は充電され、前記方形波のハイ
レベル部分では、逆にＦＥＴｌ３．１５．１６がＯＦＦ
で、ＦＥＴ１４．１７．１８がＯＮとなるので、出力段
の前記ゲート容量は放電されることになる。
バッファ部１０の出力電圧を■ρｏ１ このＶＰＯが
入力される出力段１１の出力電圧を■。とする。Ｖｉが
第２図（イ）に示す如き方形波の場合、その方形波の低
レベル部分では、プリバッファ部１０のＦＥＴｌ３．１
５．１６がＯＮ、 ＦＥＴ１４，１７．１８がＯＦＦ
となるので、出力段のＦＥＴ１９．２０．２１．２２．
２３．２４のゲート容量は充電され、前記方形波のハイ
レベル部分では、逆にＦＥＴｌ３．１５．１６がＯＦＦ
で、ＦＥＴ１４．１７．１８がＯＮとなるので、出力段
の前記ゲート容量は放電されることになる。
ここで、ＦＥＴ１５．１６及び１７．１８による負荷抵
抗をそれぞれ流れる充放電電流は出力段１１を構成する
６個のＦＥＴのゲート容量を充放電するので、その時定
数は充分大きくなシバ プリバッファ部１０の出力電圧
は第２図の（ロ）に示すようなランプ波形に類似した波
形となる。この波形電圧■Ｐｏは次段の出力段へ入力さ
れるが、その際、出力段１１の遷移領域の端部の曲線部
分をも利用するようにすれば、出力段１１の出力電圧■
。は第２図（ハ）の如き２次関数に近い波形となり、高
周波成分の極端に少ない出力が得られる。第３図（ａ）
はインバータＩＮＶの入出力特性を示し、同図（ｂ）の
インバータＩＮＶに入力されるランプ波形のピーク部は
前記入出力特性の遷移領域の曲線部分Ｋｌ、 Ｋ２に及
んでいるので、同図（Ｃ）に示す如くピーク部に対応す
る部分は丸くなり、出力波形は２次関数的になる。この
ような出力波形の場合、高調波は著しく低減されている
といえる。
抗をそれぞれ流れる充放電電流は出力段１１を構成する
６個のＦＥＴのゲート容量を充放電するので、その時定
数は充分大きくなシバ プリバッファ部１０の出力電圧
は第２図の（ロ）に示すようなランプ波形に類似した波
形となる。この波形電圧■Ｐｏは次段の出力段へ入力さ
れるが、その際、出力段１１の遷移領域の端部の曲線部
分をも利用するようにすれば、出力段１１の出力電圧■
。は第２図（ハ）の如き２次関数に近い波形となり、高
周波成分の極端に少ない出力が得られる。第３図（ａ）
はインバータＩＮＶの入出力特性を示し、同図（ｂ）の
インバータＩＮＶに入力されるランプ波形のピーク部は
前記入出力特性の遷移領域の曲線部分Ｋｌ、 Ｋ２に及
んでいるので、同図（Ｃ）に示す如くピーク部に対応す
る部分は丸くなり、出力波形は２次関数的になる。この
ような出力波形の場合、高調波は著しく低減されている
といえる。
尚、第４図に示す実施例のように出力段１１をインバー
タ用ＦＥＴ１９．２０のみで構成した場合であっても、
プリバッファ部１０の出力電流は２個のＦＥＴ１９゜２
０のゲート容量を充放電するため、第５図の従来例に比
しその充放電時定数は大きく、高調波成分の低減に効果
がある。
タ用ＦＥＴ１９．２０のみで構成した場合であっても、
プリバッファ部１０の出力電流は２個のＦＥＴ１９゜２
０のゲート容量を充放電するため、第５図の従来例に比
しその充放電時定数は大きく、高調波成分の低減に効果
がある。
見肌図蓋策
以上説明した通り、本発明によれば、プリバッファ部の
出力電流は出力段を構成する複数個のトランジスタのゲ
ート容量を充放電することになるので、その分、充放電
時定数が大きくなり、出力段から出力される波形は充分
なまったものとなる。
出力電流は出力段を構成する複数個のトランジスタのゲ
ート容量を充放電することになるので、その分、充放電
時定数が大きくなり、出力段から出力される波形は充分
なまったものとなる。
その結果、ディジタル集積回路の出力波形は不要輻射の
軽減されたものとなり、他の機器や回路に悪影響を与え
ないという効果が期待できる。
軽減されたものとなり、他の機器や回路に悪影響を与え
ないという効果が期待できる。
第１図は本発明を実施したディジタル集積回路を示す回
路図であり、第２図はその各部の信号波形図、第３図は
動作説明図、第４図は他の実施例の回路図である。第５
図は従来例の回路図である。 ＩＮＶ・・・インバータ、 １０・・・プリバッファ部、 １１・・・出力段、 １２・・・出力パッド端子、 １３〜２４・・・ＦＥＴ。 ２５、２６・・・保護用ダイオード。 出 願 人 シャープ株式会社
路図であり、第２図はその各部の信号波形図、第３図は
動作説明図、第４図は他の実施例の回路図である。第５
図は従来例の回路図である。 ＩＮＶ・・・インバータ、 １０・・・プリバッファ部、 １１・・・出力段、 １２・・・出力パッド端子、 １３〜２４・・・ＦＥＴ。 ２５、２６・・・保護用ダイオード。 出 願 人 シャープ株式会社
Claims (1)
- 【特許請求の範囲】 （１）ＰチャンネルとＮチャンネルの電界効果型トラン
ジスタより成るインバータで構成される出力段の前段に
プリバッファ部を形成したディジタル集積回路において
、前記インバータを構成するＰチャンネルとＮチャンネ
ルの電界効果型トランジスタのゲートに共通に前記プリ
バッフア部の出力を与えるようにしたことを特徴とする
ディジタル集積回路。（２）前記インバータの電源側及
び接地側に負荷抵抗として電界効果型トランジスタを設
けたことを特徴とする第１請求項に記載のディジタル集
積回路。 （３）前記負荷抵抗用の電界効果型トランジスタは並列
な複数個の電界効果型トランジスタからなることを特徴
とする第２請求項に記載のディジタル集積回路。 （４）前記プリバッフア部を前記出力段と同様な構成と
したことを特徴とする第２請求項又は第３請求項に記載
のディジタル集積回路。 （５）前記プリバッフア部の出力波形のピーク部が前記
出力段におけるインバータの入出力特性の遷移領域の端
部の湾曲部に及ぶことを特徴とする第１請求項乃至第４
請求項のいずれかに記載のディジタル集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301701A JP2617239B2 (ja) | 1990-11-07 | 1990-11-07 | ディジタル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301701A JP2617239B2 (ja) | 1990-11-07 | 1990-11-07 | ディジタル集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04172817A true JPH04172817A (ja) | 1992-06-19 |
| JP2617239B2 JP2617239B2 (ja) | 1997-06-04 |
Family
ID=17900116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2301701A Expired - Fee Related JP2617239B2 (ja) | 1990-11-07 | 1990-11-07 | ディジタル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2617239B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159917A (ja) * | 1986-01-08 | 1987-07-15 | Toshiba Corp | 集積回路におけるインバ−タ回路 |
| JPH02119427A (ja) * | 1988-10-28 | 1990-05-07 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
| JPH02162824A (ja) * | 1988-12-16 | 1990-06-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02246421A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 半導体集積回路 |
-
1990
- 1990-11-07 JP JP2301701A patent/JP2617239B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159917A (ja) * | 1986-01-08 | 1987-07-15 | Toshiba Corp | 集積回路におけるインバ−タ回路 |
| JPH02119427A (ja) * | 1988-10-28 | 1990-05-07 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
| JPH02162824A (ja) * | 1988-12-16 | 1990-06-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02246421A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2617239B2 (ja) | 1997-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |