JP2617239B2 - ディジタル集積回路 - Google Patents
ディジタル集積回路Info
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- JP2617239B2 JP2617239B2 JP2301701A JP30170190A JP2617239B2 JP 2617239 B2 JP2617239 B2 JP 2617239B2 JP 2301701 A JP2301701 A JP 2301701A JP 30170190 A JP30170190 A JP 30170190A JP 2617239 B2 JP2617239 B2 JP 2617239B2
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- Japan
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- inverter
- integrated circuit
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はディジタル集積回路に関するものであり、よ
り特定的には出力されるディジタル信号のノイズ化低減
を図ったディジタル集積回路に関する。
り特定的には出力されるディジタル信号のノイズ化低減
を図ったディジタル集積回路に関する。
従来の技術 一般に、電子機器におけるノイズのうち、他へ被害を
与えるものとして雑音端子電圧及び不要輻射がある。前
者の雑音端子電圧はノイズフィルタやノイズカットトラ
ンス等を活用することによって解決することができる。
しかし、後者の不要輻射は電線を伝わるのではなく、空
間に放射された電波に伴うものであるため、対策が非常
に難しい。特に最近の電子機器のようにディジタル信号
によって動作を制御するものにおいては不要輻射の問題
は大きい。
与えるものとして雑音端子電圧及び不要輻射がある。前
者の雑音端子電圧はノイズフィルタやノイズカットトラ
ンス等を活用することによって解決することができる。
しかし、後者の不要輻射は電線を伝わるのではなく、空
間に放射された電波に伴うものであるため、対策が非常
に難しい。特に最近の電子機器のようにディジタル信号
によって動作を制御するものにおいては不要輻射の問題
は大きい。
即ち、電子機器を制御しているディジタル集積回路の
出力端子から出力されるディジタル出力信号は立ち上が
り、立ち下がり波形が急峻なため波形部分には高調波成
分が多く含まれ、この高調波成分が本来の論理出力信号
に伴って出力端子から飛び出し、不要輻射の原因となる
のである。
出力端子から出力されるディジタル出力信号は立ち上が
り、立ち下がり波形が急峻なため波形部分には高調波成
分が多く含まれ、この高調波成分が本来の論理出力信号
に伴って出力端子から飛び出し、不要輻射の原因となる
のである。
一方においてディジタル集積回路は近年ますます高速
化、高集積化されており、前記不要輻射をできる限り低
減するための技術が望まれている。このような不要輻射
を低減する方法の１つとして集積回路の出力端子にノイ
ズ低減のフィルタ回路やビーズコア等を外付けすること
が提案されているが、前述のように外部に一旦出力され
た信号出力に対策を施すことになるため、充分な効果が
得られないという問題があった。
化、高集積化されており、前記不要輻射をできる限り低
減するための技術が望まれている。このような不要輻射
を低減する方法の１つとして集積回路の出力端子にノイ
ズ低減のフィルタ回路やビーズコア等を外付けすること
が提案されているが、前述のように外部に一旦出力され
た信号出力に対策を施すことになるため、充分な効果が
得られないという問題があった。
また、他の方法として集積回路内でのバッファの出力
インピーダンスを上げたり、或いはバッファの構造を変
えることも提案されている。第５図は従来から提案され
ている出力バッファの回路図で、出力段３を構成するP,
NチャンネルFET（電界効果型トランジスタ）１、２のゲ
ートにそれぞれプリバッファ回路AP、ANを接続すること
によって構成されている。上記P,NチャンネルFET1、２
の各ゲートに接続されたプリバッファ回路AP、ANは、い
ずれもインバータとトランジスタによる負荷とで構成さ
れている。このようなプリバッファ回路AP、ANに立ち上
がり、立ち下がりの信号が入力されてオン、オフする
と、出力段のP,NチャンネルFET1、２のゲートにおいて
は、ゲートの容量Ｃとプリバッファ回路のトランジスタ
負荷による抵抗のために。CR時定数に対応したなまりを
伴った信号波形として入力され、出力端子には積分回路
を通った波形の信号が出力されることになって不要輻射
は低減される。
インピーダンスを上げたり、或いはバッファの構造を変
えることも提案されている。第５図は従来から提案され
ている出力バッファの回路図で、出力段３を構成するP,
NチャンネルFET（電界効果型トランジスタ）１、２のゲ
ートにそれぞれプリバッファ回路AP、ANを接続すること
によって構成されている。上記P,NチャンネルFET1、２
の各ゲートに接続されたプリバッファ回路AP、ANは、い
ずれもインバータとトランジスタによる負荷とで構成さ
れている。このようなプリバッファ回路AP、ANに立ち上
がり、立ち下がりの信号が入力されてオン、オフする
と、出力段のP,NチャンネルFET1、２のゲートにおいて
は、ゲートの容量Ｃとプリバッファ回路のトランジスタ
負荷による抵抗のために。CR時定数に対応したなまりを
伴った信号波形として入力され、出力端子には積分回路
を通った波形の信号が出力されることになって不要輻射
は低減される。
発明が解決しようとする課題 しかし、上述のような積分波形で高調波成分を減じる
ことは限度があり、充分な効果をもたらすには至ってい
ない。
ことは限度があり、充分な効果をもたらすには至ってい
ない。
本発明はこのような点に鑑みなされたものであって、
不要輻射の充分な軽減を図ったディジタル集積回路を提
供することを目的とする。
不要輻射の充分な軽減を図ったディジタル集積回路を提
供することを目的とする。
課題を解決するための手段 上記目的を達成する本発明のディジタル集積回路は、
ＰチャンネルとＮチャンネルの電界効果型トランジスタ
より成るインバータと、そのＰチャンネルの電界効果型
トランジスタと電源電圧の間に並列に接続された負荷用
の所定数のＰチャンネルの電界効果型トランジスタと、
前記Ｎチャンネルの電界効果型トランジスタと接地電極
点との間に並列に接続された負荷用の前記所定数と同じ
数のＮチャンネルの電界効果トランジスタとから成る出
力段と、 前記出力段の前記構成と同一構成に形成され入力端に
パルス列信号が与えられ、そのパルス列信号をランプ波
形に変換して前記出力段のインバータと該インバータの
各負荷用トランジスタのゲートに印加するプリバッファ
部と、 を有することを特徴としている。
ＰチャンネルとＮチャンネルの電界効果型トランジスタ
より成るインバータと、そのＰチャンネルの電界効果型
トランジスタと電源電圧の間に並列に接続された負荷用
の所定数のＰチャンネルの電界効果型トランジスタと、
前記Ｎチャンネルの電界効果型トランジスタと接地電極
点との間に並列に接続された負荷用の前記所定数と同じ
数のＮチャンネルの電界効果トランジスタとから成る出
力段と、 前記出力段の前記構成と同一構成に形成され入力端に
パルス列信号が与えられ、そのパルス列信号をランプ波
形に変換して前記出力段のインバータと該インバータの
各負荷用トランジスタのゲートに印加するプリバッファ
部と、 を有することを特徴としている。
作 用 このような構成によると、プリバッファ部に入力され
るパルス列信号はプリバッファ部を構成する全トランジ
スタのゲート容量を充放電するので、そのプリバッファ
部から出力される電圧波形はランプ波形に変換されて出
力段に入力される。このランプ波形によって出力段を構
成する全トランジスタのゲート容量が充放電されるの
で、その出力段の出力波形は正弦波状になる。即ち、デ
ィジタル集積回路の出力波形は不要輻射の軽減されたも
のとなる。
るパルス列信号はプリバッファ部を構成する全トランジ
スタのゲート容量を充放電するので、そのプリバッファ
部から出力される電圧波形はランプ波形に変換されて出
力段に入力される。このランプ波形によって出力段を構
成する全トランジスタのゲート容量が充放電されるの
で、その出力段の出力波形は正弦波状になる。即ち、デ
ィジタル集積回路の出力波形は不要輻射の軽減されたも
のとなる。
実施例 以下、本発明の実施例を図面を参照しつつ説明する。
本発明を実施した第１図において、出力パッド端子12
に接続される集積回路内部の出力段11はＰチャンネルの
FET19とＮチャンネルのFET20よりなるインバータINV
と、該インバータINVと電源Vcc間に接続された負荷抵抗
用のＰチャンネルFET21、22と、前記インバータINVと接
地点間に接続された負荷抵抗用のＮチャンネルFET23、2
4とから成っている。FET21、22は互いに並列に接続さ
れ、またFET23、24も並列に接続されている。このよう
に並列に複数のFETを設けることによって集積回路の製
造段階で配線マスクを変更するこによりインピーダンス
を調整することができるという利点を享受できる。イン
バータINVを構成するFET19のソースとFET20のドレイン
の接続点はインバータINVの出力点となり、前記出力パ
ッド端子12に接続される。尚、図中25と26は過大な出力
に対する保護用のダイオードである。FET19、20及びFET
21、22、23、24のベースは共通に接続され、後述する電
圧VPOが入力される。
に接続される集積回路内部の出力段11はＰチャンネルの
FET19とＮチャンネルのFET20よりなるインバータINV
と、該インバータINVと電源Vcc間に接続された負荷抵抗
用のＰチャンネルFET21、22と、前記インバータINVと接
地点間に接続された負荷抵抗用のＮチャンネルFET23、2
4とから成っている。FET21、22は互いに並列に接続さ
れ、またFET23、24も並列に接続されている。このよう
に並列に複数のFETを設けることによって集積回路の製
造段階で配線マスクを変更するこによりインピーダンス
を調整することができるという利点を享受できる。イン
バータINVを構成するFET19のソースとFET20のドレイン
の接続点はインバータINVの出力点となり、前記出力パ
ッド端子12に接続される。尚、図中25と26は過大な出力
に対する保護用のダイオードである。FET19、20及びFET
21、22、23、24のベースは共通に接続され、後述する電
圧VPOが入力される。
前記出力段11の前段にはプリバッファ部10が接続され
ている。このプリバッファ部10は出力段11と同一の構成
を成している。即ち、プリバッファ部はＰチャンネルの
FET13とＮチャンネルのFET14より成るインバータと、該
インバータと電源Vcc間に並列に接続された負荷抵抗用
のＰチャンネルFET15、16と、前記インバータと接地電
位点間に並列に接続された負荷抵抗用のＮチャンネルFE
T23、24とからなっている。
ている。このプリバッファ部10は出力段11と同一の構成
を成している。即ち、プリバッファ部はＰチャンネルの
FET13とＮチャンネルのFET14より成るインバータと、該
インバータと電源Vcc間に並列に接続された負荷抵抗用
のＰチャンネルFET15、16と、前記インバータと接地電
位点間に並列に接続された負荷抵抗用のＮチャンネルFE
T23、24とからなっている。
今、プリバッファ部10に入力される電圧をVi、プリバ
ッファ部10の出力電圧をVPO、このVPOが入力される出力
段11の出力電圧をVOとする。Viが第２図（イ）に示す如
き方形波の場合、その方形波の低レベル部分では、プリ
バッファ部10のFET13、15、16がON、FET14,17,18がOFF
となるので、出力段のFET19,20,21,22,23,24のゲート容
量は充電され、前記方形波のハイレベル部分では、逆に
FET13、15、16がOFFで、FET14、17、18がONとなるの
で、出力段の前記ゲート容量は放電されることになる。
ここで、FET15、16及び17,18による負荷抵抗をそれぞれ
流れる充放電電流は出力段11を構成する６個のFETのゲ
ート容量を充放電するので、その時定数は充分大きくな
り、プリバッファ部10の出力電圧は第２図の（ロ）に示
すようなランプ波形に類似した波形となる。この波形電
圧VPOは次段の出力段へ入力されるが、その際、出力段1
1の遷移領域の端部の曲線部分をも利用するようにすれ
ば、出力段11の出力電圧VOは第２図（ハ）の如き２次関
数に近い波形となり、高周波成分の極端に少ない出力が
得られる。第３図（ａ）はインバータINVの入出力特性
を示し、同図（ｂ）のインバータINVに入力されるラン
プ波形のピーク部は前記入出力特性の遷移領域の曲線部
分K1,K2に及んでいるので、同図（ｃ）に示す如くピー
ク部に対応する部分は丸くなり、出力波形は２次関数的
になる。このような出力波形の場合、高調波は著しく低
減されているといえる。
ッファ部10の出力電圧をVPO、このVPOが入力される出力
段11の出力電圧をVOとする。Viが第２図（イ）に示す如
き方形波の場合、その方形波の低レベル部分では、プリ
バッファ部10のFET13、15、16がON、FET14,17,18がOFF
となるので、出力段のFET19,20,21,22,23,24のゲート容
量は充電され、前記方形波のハイレベル部分では、逆に
FET13、15、16がOFFで、FET14、17、18がONとなるの
で、出力段の前記ゲート容量は放電されることになる。
ここで、FET15、16及び17,18による負荷抵抗をそれぞれ
流れる充放電電流は出力段11を構成する６個のFETのゲ
ート容量を充放電するので、その時定数は充分大きくな
り、プリバッファ部10の出力電圧は第２図の（ロ）に示
すようなランプ波形に類似した波形となる。この波形電
圧VPOは次段の出力段へ入力されるが、その際、出力段1
1の遷移領域の端部の曲線部分をも利用するようにすれ
ば、出力段11の出力電圧VOは第２図（ハ）の如き２次関
数に近い波形となり、高周波成分の極端に少ない出力が
得られる。第３図（ａ）はインバータINVの入出力特性
を示し、同図（ｂ）のインバータINVに入力されるラン
プ波形のピーク部は前記入出力特性の遷移領域の曲線部
分K1,K2に及んでいるので、同図（ｃ）に示す如くピー
ク部に対応する部分は丸くなり、出力波形は２次関数的
になる。このような出力波形の場合、高調波は著しく低
減されているといえる。
尚、第４図に示すように出力段11をインバータ用FET1
9,20のみで構成した場合であっても、プリバッファ部10
の出力電流は２個のFET19,20のゲート容量を充放電する
ため、第５図の従来例に比しその充放電時定数は大き
く、高調波成分の低減に効果があるが、第１図に示すよ
うに構成した方が、遥かに効果がある。
9,20のみで構成した場合であっても、プリバッファ部10
の出力電流は２個のFET19,20のゲート容量を充放電する
ため、第５図の従来例に比しその充放電時定数は大き
く、高調波成分の低減に効果があるが、第１図に示すよ
うに構成した方が、遥かに効果がある。
発明の効果 以上説明した通り、本発明によれば、プリバッファ部
の出力電流は出力段を構成するインバータ用のトランジ
スタ及び負荷用のトランジスタ等、複数個のトランジス
タのゲート容量を充放電することになるので、その分、
充放電時定数が大きくなり、出力段から出力される波形
は充分なまったものとなる。しかも、プリバッファ部も
出力段と同一のトランジスタ構成をもつので、入力され
たパルス列信号がプリバッファ部の複数のトランジスタ
のゲート容量によってランプ波形に変換されるので、こ
のランプ波形が入力される出力段の出力は正弦波状にな
り、高調波成分を充分に取り除いたものとなる。その結
果、ディジタル集積回路の出力波形は不要輻射の軽減さ
れたものとなり、他の機器や回路に悪影響を与えないと
いう効果が期待できる。また、プリバッファ部は出力段
と同一のトランジスタ接続構成であるので、プリバッフ
ァ部を設けるとはいえ、その設計は容易である。
の出力電流は出力段を構成するインバータ用のトランジ
スタ及び負荷用のトランジスタ等、複数個のトランジス
タのゲート容量を充放電することになるので、その分、
充放電時定数が大きくなり、出力段から出力される波形
は充分なまったものとなる。しかも、プリバッファ部も
出力段と同一のトランジスタ構成をもつので、入力され
たパルス列信号がプリバッファ部の複数のトランジスタ
のゲート容量によってランプ波形に変換されるので、こ
のランプ波形が入力される出力段の出力は正弦波状にな
り、高調波成分を充分に取り除いたものとなる。その結
果、ディジタル集積回路の出力波形は不要輻射の軽減さ
れたものとなり、他の機器や回路に悪影響を与えないと
いう効果が期待できる。また、プリバッファ部は出力段
と同一のトランジスタ接続構成であるので、プリバッフ
ァ部を設けるとはいえ、その設計は容易である。
第１図は本発明を実施したディジタル集積回路を示す回
路図であり、第２図はその各部の信号波形図、第３図は
動作説明図、第４図は本発明との比較用の回路図であ
る。第５図は従来例の回路図である。 INV……インバータ、 10……プリバッファ部、 11……出力段、 12……出力パッド端子、 13〜24……FET、 25,26……保護用ダイオード。
路図であり、第２図はその各部の信号波形図、第３図は
動作説明図、第４図は本発明との比較用の回路図であ
る。第５図は従来例の回路図である。 INV……インバータ、 10……プリバッファ部、 11……出力段、 12……出力パッド端子、 13〜24……FET、 25,26……保護用ダイオード。
Claims (1)
- 【請求項１】ＰチャンネルとＮチャンネルの電界効果型
トランジスタより成るインバータと、そのＰチャンネル
の電界効果型トランジスタと電源電圧の間に並列に接続
された負荷用の所定数のＰチャンネルの電界効果型トラ
ンジスタと、前記Ｎチャンネルの電界効果型トランジス
タと接地電極点との間に並列に接続された負荷用の前記
所定数と同じ数のＮチャンネルの電界効果トランジスタ
とから成る出力段と、 前記出力段の前記構成と同一構成に形成され入力端にパ
ルス列信号が与えられ、そのパルス列信号をランプ波形
に変換して前記出力段のインバータと該インバータの各
負荷用トランジスタのゲートに印加するプリバッファ部
と、 を有することを特徴とするディジタル集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301701A JP2617239B2 (ja) | 1990-11-07 | 1990-11-07 | ディジタル集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301701A JP2617239B2 (ja) | 1990-11-07 | 1990-11-07 | ディジタル集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04172817A JPH04172817A (ja) | 1992-06-19 |
| JP2617239B2 true JP2617239B2 (ja) | 1997-06-04 |
Family
ID=17900116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2301701A Expired - Fee Related JP2617239B2 (ja) | 1990-11-07 | 1990-11-07 | ディジタル集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2617239B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159917A (ja) * | 1986-01-08 | 1987-07-15 | Toshiba Corp | 集積回路におけるインバ−タ回路 |
| JPH02119427A (ja) * | 1988-10-28 | 1990-05-07 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
| JPH02162824A (ja) * | 1988-12-16 | 1990-06-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02246421A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 半導体集積回路 |
-
1990
- 1990-11-07 JP JP2301701A patent/JP2617239B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04172817A (ja) | 1992-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |