JPH098233A - 半導体装置 - Google Patents
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- JPH098233A JPH098233A JP7155824A JP15582495A JPH098233A JP H098233 A JPH098233 A JP H098233A JP 7155824 A JP7155824 A JP 7155824A JP 15582495 A JP15582495 A JP 15582495A JP H098233 A JPH098233 A JP H098233A
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- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Abstract
(57)【要約】
【目的】半導体装置から電磁放射される周期スペクトル
高調波を低減する。 【構成】チップ内の電源および接地配線を次の２組に分
けて構成されている。一方は、内部回路用の電源端子１
とその配線５，内部回路用の接地端子２とその配線６か
ら構成され、もう一方は、入力端子をプルアップまたは
プルダウンする負荷手段と出力端子を駆動する駆動手段
とを含む出力回路用の電源端子３とその配線７，出力回
路用の接地端子４とその配線８から構成されている。
高調波を低減する。 【構成】チップ内の電源および接地配線を次の２組に分
けて構成されている。一方は、内部回路用の電源端子１
とその配線５，内部回路用の接地端子２とその配線６か
ら構成され、もう一方は、入力端子をプルアップまたは
プルダウンする負荷手段と出力端子を駆動する駆動手段
とを含む出力回路用の電源端子３とその配線７，出力回
路用の接地端子４とその配線８から構成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
周期パルス信号を用いたデジタル回路を内蔵する半導体
装置に関する。
周期パルス信号を用いたデジタル回路を内蔵する半導体
装置に関する。
【０００２】
【従来の技術】従来、この種の半導体装置は、現在、様
々な製品の制御用途のために広く用いられている。たと
えば、図７は特開昭６１−２６４７４７号公報に示され
ている半導体装置における電源および接地配線の配置図
である。
々な製品の制御用途のために広く用いられている。たと
えば、図７は特開昭６１−２６４７４７号公報に示され
ている半導体装置における電源および接地配線の配置図
である。
【０００３】図７を参照すると、この従来の半導体装置
は、チップ内の電源および接地配線を次の２組に分けて
構成されている。一方は、入力回路および内部回路用電
源端子１１とその配線１５，入力回路および内部回路用
接地端子１２とその配線１６から構成され、もう一方
は、出力回路用電源端子１３とその配線１７，出力回路
用接地端子１４とその配線１８から構成されている。
は、チップ内の電源および接地配線を次の２組に分けて
構成されている。一方は、入力回路および内部回路用電
源端子１１とその配線１５，入力回路および内部回路用
接地端子１２とその配線１６から構成され、もう一方
は、出力回路用電源端子１３とその配線１７，出力回路
用接地端子１４とその配線１８から構成されている。
【０００４】端子１９は、出力回路用電源および接地配
線１７および１８に接続された出力回路の出力端子であ
り、端子２０は、入力回路および内部回路用電源および
接地配線１５および１６に接続された入力回路の入力端
子である。
線１７および１８に接続された出力回路の出力端子であ
り、端子２０は、入力回路および内部回路用電源および
接地配線１５および１６に接続された入力回路の入力端
子である。
【０００５】次に、この構成における作用を簡単に説明
する。
する。
【０００６】出力端子１９の出力信号が変化すると大電
流が流れ、チップ内の電源および接地配線の電位を大き
く揺する。しかし、入力回路および内部回路は、端子か
ら別の配線で電源の供給を受けているので、出力信号の
変化による電源変動を受けないで済む。これにより、入
力回路の電源が変動することにより生じる入力レベル変
動や内部回路の誤動作を防ぐことができる。
流が流れ、チップ内の電源および接地配線の電位を大き
く揺する。しかし、入力回路および内部回路は、端子か
ら別の配線で電源の供給を受けているので、出力信号の
変化による電源変動を受けないで済む。これにより、入
力回路の電源が変動することにより生じる入力レベル変
動や内部回路の誤動作を防ぐことができる。
【０００７】
【発明が解決しようとする課題】一般に、デジタル回路
がオン／オフすると、それに応じた電源電流が流れる。
たとえば、図８は、周期パルス信号により動作するＣＭ
ＯＳデジタル回路の電源電流の波形を示す波形図であ
る。
がオン／オフすると、それに応じた電源電流が流れる。
たとえば、図８は、周期パルス信号により動作するＣＭ
ＯＳデジタル回路の電源電流の波形を示す波形図であ
る。
【０００８】このような周期的な電源電流変化の信号
は、多くの高調波成分を含み電磁放射し、その信号強度
も強い。たとえば、チューナに混入した場合、オートチ
ューニングシステムのデッドロックを引き起こすなど、
機器の誤動作の原因になっている。
は、多くの高調波成分を含み電磁放射し、その信号強度
も強い。たとえば、チューナに混入した場合、オートチ
ューニングシステムのデッドロックを引き起こすなど、
機器の誤動作の原因になっている。
【０００９】これら高調波の発生源となっているのが、
チップ内部の回路である。特に、マイコンの場合、クロ
ック同期で動作しているため、ノイズレベルも大きい。
チップ内部の回路である。特に、マイコンの場合、クロ
ック同期で動作しているため、ノイズレベルも大きい。
【００１０】一方、出力回路がオン／オフすることによ
るノイズは小さくはないが、周期波の出す振幅の大きい
線スペクトルに対し、振幅の小さい連続スペクトルとな
り、高調波ノイズの電磁放射という面からの影響は少な
い。
るノイズは小さくはないが、周期波の出す振幅の大きい
線スペクトルに対し、振幅の小さい連続スペクトルとな
り、高調波ノイズの電磁放射という面からの影響は少な
い。
【００１１】このことから、内部回路と出力回路の電源
および接地の配線および端子を分けることは重要であ
る。特に、出力回路はハイ／ロウレベルを出力する場
合、電源および接地レベルをそのまま出力する。電源お
よび接地の配線および端子にスペクトルノイズが重畳さ
れると、マイコンの数多い端子から電磁放射することに
なる。
および接地の配線および端子を分けることは重要であ
る。特に、出力回路はハイ／ロウレベルを出力する場
合、電源および接地レベルをそのまま出力する。電源お
よび接地の配線および端子にスペクトルノイズが重畳さ
れると、マイコンの数多い端子から電磁放射することに
なる。
【００１２】ところで、入力回路のプルアップ／プルダ
ウンも同じ原因になる。特に、今までは、スペクトルノ
イズを発生する内部回路の電源および接地配線に入力回
路を接続していたため、このプルアップ／プルダウン回
路を経由して外部へ漏れ出すという問題点があった。
ウンも同じ原因になる。特に、今までは、スペクトルノ
イズを発生する内部回路の電源および接地配線に入力回
路を接続していたため、このプルアップ／プルダウン回
路を経由して外部へ漏れ出すという問題点があった。
【００１３】従って、本発明の目的は、半導体装置から
電磁放射される周期スペクトル高調波を低減することに
ある。
電磁放射される周期スペクトル高調波を低減することに
ある。
【００１４】
【課題を解決するための手段】そのため、本発明による
半導体装置は、周期パルス信号を発生または出力する回
路と前記周期パルス信号により動作する回路とを内部回
路に有する半導体装置において、入力端子をプルアップ
またはプルダウンする負荷手段と出力端子を駆動する駆
動手段とを含む出力回路および前記内部回路が、別々の
電源および接地配線ならびに電源および接地端子をそれ
ぞれ持っている。
半導体装置は、周期パルス信号を発生または出力する回
路と前記周期パルス信号により動作する回路とを内部回
路に有する半導体装置において、入力端子をプルアップ
またはプルダウンする負荷手段と出力端子を駆動する駆
動手段とを含む出力回路および前記内部回路が、別々の
電源および接地配線ならびに電源および接地端子をそれ
ぞれ持っている。
【００１５】また、互いに異なる電源および接地配線を
もつ前記内部回路と前記出力回路との間の信号配線手段
が、同一の電源または接地配線を対極とするＰＮ接合を
もつ拡散層またはトランジスタのゲート電極に接続され
ている。
もつ前記内部回路と前記出力回路との間の信号配線手段
が、同一の電源または接地配線を対極とするＰＮ接合を
もつ拡散層またはトランジスタのゲート電極に接続され
ている。
【００１６】さらには、前記入力および出力端子と前記
出力回路の電源および接地配線との間に静電破壊保護素
子を接続すると共に、前記内部回路に接続された電源お
よび接地端子と前記出力回路の電源および接地配線との
間にも静電破壊保護素子を接続している。
出力回路の電源および接地配線との間に静電破壊保護素
子を接続すると共に、前記内部回路に接続された電源お
よび接地端子と前記出力回路の電源および接地配線との
間にも静電破壊保護素子を接続している。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】図１は、本発明の半導体装置の第１の実施
例を示す配置図である。
例を示す配置図である。
【００１９】図１を参照すると、本実施例の半導体装置
は、チップ内の電源および接地配線を次の２組に分けて
構成されている。
は、チップ内の電源および接地配線を次の２組に分けて
構成されている。
【００２０】一方は、内部回路用の電源端子１とその配
線５，内部回路用の接地端子２とその配線６から構成さ
れ、もう一方は、入力端子をプルアップまたはプルダウ
ンする負荷手段と出力端子を駆動する駆動手段とを含む
出力回路用の電源端子３とその配線７，出力回路用の接
地端子４とその配線８から構成されている。
線５，内部回路用の接地端子２とその配線６から構成さ
れ、もう一方は、入力端子をプルアップまたはプルダウ
ンする負荷手段と出力端子を駆動する駆動手段とを含む
出力回路用の電源端子３とその配線７，出力回路用の接
地端子４とその配線８から構成されている。
【００２１】端子９は、出力回路用の電源および接地配
線７および８に接続された出力回路の出力端子である。
線７および８に接続された出力回路の出力端子である。
【００２２】端子１０は、内部回路用の電源および接地
配線５および６に接続された入力回路の入力端子であ
り、本実施例では、プルアップ付きの入力回路を示し
た。出力回路用の電源および接地配線７および８に接続
された負荷手段により、入力端子１０がプルアップされ
ている。
配線５および６に接続された入力回路の入力端子であ
り、本実施例では、プルアップ付きの入力回路を示し
た。出力回路用の電源および接地配線７および８に接続
された負荷手段により、入力端子１０がプルアップされ
ている。
【００２３】ここで、内部回路とは、少なくとも、クロ
ック信号を発生する回路，クロック信号ドライバ，クロ
ック信号により動作する回路を含み、出力端子を駆動す
るトランジスタ，入力端子をプルアップ／プルダウンす
るトランジスタなど、端子のＤＣレベルをＩＣ側から供
給する手段を含まない範囲の回路を言う。また、出力回
路とは、逆に、出力端子を駆動するトランジスタ，入力
端子をプルアップ／プルダウンするトランジスタなど、
端子のＤＣレベルをＩＣ側から供給する手段を含み、ク
ロック信号を発生する回路，クロック信号ドライバ，ク
ロック信号により動作する回路を含まない範囲の回路を
言う。
ック信号を発生する回路，クロック信号ドライバ，クロ
ック信号により動作する回路を含み、出力端子を駆動す
るトランジスタ，入力端子をプルアップ／プルダウンす
るトランジスタなど、端子のＤＣレベルをＩＣ側から供
給する手段を含まない範囲の回路を言う。また、出力回
路とは、逆に、出力端子を駆動するトランジスタ，入力
端子をプルアップ／プルダウンするトランジスタなど、
端子のＤＣレベルをＩＣ側から供給する手段を含み、ク
ロック信号を発生する回路，クロック信号ドライバ，ク
ロック信号により動作する回路を含まない範囲の回路を
言う。
【００２４】次に、これら構成における作用について簡
単に説明する。
単に説明する。
【００２５】デジタル回路からは、前述したように、ク
ロック信号に代表される周期波とデータや各種リクエス
ト信号のような周波数の一定しない孤立波形に近いパル
スとが混在している。この中で、前者の周期波は強い高
調波を放射する。したがって、この周期波の信号を扱う
割合が大きい回路を内部回路として１まとめにし、入力
端子をプルアップまたはプルダウンする負荷手段と出力
端子を駆動する駆動手段とを含む出力回路の電源系と別
にすることにより、内部回路で発生した高調波ノイズ
は、出力端子だけでなくプルアップまたはプルダウンさ
れた入力端子からもＩＣ外部へ放射されることなく、内
部回路の電源系からのみの放射に制限できる。
ロック信号に代表される周期波とデータや各種リクエス
ト信号のような周波数の一定しない孤立波形に近いパル
スとが混在している。この中で、前者の周期波は強い高
調波を放射する。したがって、この周期波の信号を扱う
割合が大きい回路を内部回路として１まとめにし、入力
端子をプルアップまたはプルダウンする負荷手段と出力
端子を駆動する駆動手段とを含む出力回路の電源系と別
にすることにより、内部回路で発生した高調波ノイズ
は、出力端子だけでなくプルアップまたはプルダウンさ
れた入力端子からもＩＣ外部へ放射されることなく、内
部回路の電源系からのみの放射に制限できる。
【００２６】図２は、本実施例の半導体装置における２
種類の電源系間の信号授受の１例を示す回路図である。
種類の電源系間の信号授受の１例を示す回路図である。
【００２７】図２を参照すると、内部回路の電源系ＶＤ
Ｄ１およびＧＮＤ１と出力回路の電源系ＶＤＤ２および
ＧＮＤ２との間の信号配線手段は、同一の電源または接
地配線を対極とするＰＮ接合をもつ拡散層またはトラン
ジスタのゲート電極に接続されている。したがって、こ
れら２種類の電源系間の信号授受はゲート電極への入力
のみを介して行われる。これは、たとえば、トランスフ
ァゲートを用いた場合、２つの電源系間に電位差が発生
したとき、トランスファゲートのソース，ドレインとウ
ェルとのＰＮ接合を順方向バイアスすることになり、結
果として、ラッチアップに至る可能性があるためであ
る。
Ｄ１およびＧＮＤ１と出力回路の電源系ＶＤＤ２および
ＧＮＤ２との間の信号配線手段は、同一の電源または接
地配線を対極とするＰＮ接合をもつ拡散層またはトラン
ジスタのゲート電極に接続されている。したがって、こ
れら２種類の電源系間の信号授受はゲート電極への入力
のみを介して行われる。これは、たとえば、トランスフ
ァゲートを用いた場合、２つの電源系間に電位差が発生
したとき、トランスファゲートのソース，ドレインとウ
ェルとのＰＮ接合を順方向バイアスすることになり、結
果として、ラッチアップに至る可能性があるためであ
る。
【００２８】図３は、本実施例の半導体装置における静
電破壊保護対策の１例を示す回路図である。
電破壊保護対策の１例を示す回路図である。
【００２９】図３を参照すると、出力回路の電源端子３
または接地端子４に１端を共通に接続する静電破壊保護
素子Ｐ１〜Ｐ８からなり、静電破壊保護素子Ｐ５〜Ｐ６
の他端は入力端子１０に接続され、静電破壊保護素子Ｐ
７〜Ｐ８の他端は出力端子９に接続されている。同時
に、静電破壊保護素子Ｐ１〜Ｐ２およびＰ３〜Ｐ４の他
端は、内部回路の電源端子１および接地端子２に接続さ
れ、電源系を分けたことによる静電破壊耐圧およびラッ
チアップ耐量の低下を防止している。これら静電破壊保
護素子Ｐ１〜Ｐ８として、一般に、ＰおよびＮチャネル
トランジスタが用いられている。
または接地端子４に１端を共通に接続する静電破壊保護
素子Ｐ１〜Ｐ８からなり、静電破壊保護素子Ｐ５〜Ｐ６
の他端は入力端子１０に接続され、静電破壊保護素子Ｐ
７〜Ｐ８の他端は出力端子９に接続されている。同時
に、静電破壊保護素子Ｐ１〜Ｐ２およびＰ３〜Ｐ４の他
端は、内部回路の電源端子１および接地端子２に接続さ
れ、電源系を分けたことによる静電破壊耐圧およびラッ
チアップ耐量の低下を防止している。これら静電破壊保
護素子Ｐ１〜Ｐ８として、一般に、ＰおよびＮチャネル
トランジスタが用いられている。
【００３０】図４は、本実施例の半導体装置のボード実
装例を示すブロック図である。
装例を示すブロック図である。
【００３１】図４を参照すると、内部回路に接続された
電源端子１および接地端子２と外部電源ＶＤＤおよび外
部接地ＧＮＤとの間にローパスフィルタ素子Ｚ１および
Ｚ２を挿入し、出力回路に接続された電源端子３および
接地端子４と外部電源ＶＤＤおよび外部接地ＧＮＤとの
間を直結して用いられている。
電源端子１および接地端子２と外部電源ＶＤＤおよび外
部接地ＧＮＤとの間にローパスフィルタ素子Ｚ１および
Ｚ２を挿入し、出力回路に接続された電源端子３および
接地端子４と外部電源ＶＤＤおよび外部接地ＧＮＤとの
間を直結して用いられている。
【００３２】出力回路に接続された電源端子３および接
地端子４は、出力数およびドライブ電流の増減が激しい
ため、外部電源との間にローパスフィルタ素子を挿入で
きない。しかし、内部回路に接続された電源端子１およ
び接地端子２は、大きく変化しない。唯一変化するの
は、ＨＡＬＴまたはスタンバイ状態であるが、これは動
作停止中であり実用上の問題は生じない。このとき、ボ
ードの電源ＶＤＤと接地ＧＮＤとの間にバイパスコンデ
ンサがあると一層効果がある。
地端子４は、出力数およびドライブ電流の増減が激しい
ため、外部電源との間にローパスフィルタ素子を挿入で
きない。しかし、内部回路に接続された電源端子１およ
び接地端子２は、大きく変化しない。唯一変化するの
は、ＨＡＬＴまたはスタンバイ状態であるが、これは動
作停止中であり実用上の問題は生じない。このとき、ボ
ードの電源ＶＤＤと接地ＧＮＤとの間にバイパスコンデ
ンサがあると一層効果がある。
【００３３】図５は、本発明の半導体装置の第２の実施
例を示す配置図である。
例を示す配置図である。
【００３４】図５を参照すると、本実施例の半導体装置
は、図１のチップ内の電源および接地配線に、アナログ
回路の電源および接地配線を加え、次の２組に分けて構
成されている。
は、図１のチップ内の電源および接地配線に、アナログ
回路の電源および接地配線を加え、次の２組に分けて構
成されている。
【００３５】一方は、内部回路用の電源端子２１とその
配線２５，内部回路用の接地端子２２とその配線２６か
ら構成され、もう一方は、入力端子をプルアップまたは
プルダウンする負荷手段と出力端子を駆動する駆動手段
とを含む出力回路用の電源端子２３とその配線２７およ
びアナログ回路用の電源配線３３，出力回路用の接地端
子２４とその配線２８およびアナログ回路用の接地配線
３４から構成されている。また、アナログ回路用の電源
配線３３および接地配線３４は、出力回路用の電源端子
２３および接地端子２４にそれぞれ接続されている。
配線２５，内部回路用の接地端子２２とその配線２６か
ら構成され、もう一方は、入力端子をプルアップまたは
プルダウンする負荷手段と出力端子を駆動する駆動手段
とを含む出力回路用の電源端子２３とその配線２７およ
びアナログ回路用の電源配線３３，出力回路用の接地端
子２４とその配線２８およびアナログ回路用の接地配線
３４から構成されている。また、アナログ回路用の電源
配線３３および接地配線３４は、出力回路用の電源端子
２３および接地端子２４にそれぞれ接続されている。
【００３６】端子２９は、出力回路用の電源および接地
配線２７および２８に接続された出力回路の出力端子で
ある。
配線２７および２８に接続された出力回路の出力端子で
ある。
【００３７】端子３０は、内部回路用の電源および接地
配線２５および２６に接続された入力回路の入力端子で
あり、本実施例では、プルアップ付きの入力回路を示し
た。出力回路用の電源および接地配線２７および２８に
接続された負荷手段により、入力端子３０がプルアップ
されている。
配線２５および２６に接続された入力回路の入力端子で
あり、本実施例では、プルアップ付きの入力回路を示し
た。出力回路用の電源および接地配線２７および２８に
接続された負荷手段により、入力端子３０がプルアップ
されている。
【００３８】アナログ回路は、出力回路がスイッチング
するとき発生するノイズはおろか、内部回路の動作にも
影響を受け易い。通常は、それ自体独立した別電源系を
採用している。ところが、本実施例のように、電源系が
既に複数存在する場合、さらに別に必要となるとＩＣの
端子数をそれだけ制限し、ＩＣの実使用範囲まで制限し
かねない状況となる。このため、たとえば、特開平１−
１７７６３０号公報（図示せず）に示されているよう
に、アナログ動作中のＩ／Ｏ機能を停止する使い方によ
り、アナログ回路は内部回路の動作にも影響を受けず、
新たな電源系の端子も増えない。
するとき発生するノイズはおろか、内部回路の動作にも
影響を受け易い。通常は、それ自体独立した別電源系を
採用している。ところが、本実施例のように、電源系が
既に複数存在する場合、さらに別に必要となるとＩＣの
端子数をそれだけ制限し、ＩＣの実使用範囲まで制限し
かねない状況となる。このため、たとえば、特開平１−
１７７６３０号公報（図示せず）に示されているよう
に、アナログ動作中のＩ／Ｏ機能を停止する使い方によ
り、アナログ回路は内部回路の動作にも影響を受けず、
新たな電源系の端子も増えない。
【００３９】図６は、本発明の半導体装置の第３の実施
例を示す配置図である。
例を示す配置図である。
【００４０】図６を参照すると、本実施例の半導体装置
は、図１の内部回路から入力端子の信号を入力する入力
回路を分離し、入力回路の電源および接地配線を内部回
路および出力回路の電源および接地配線から分離し、チ
ップ内の電源および接地配線を次の２組に分けて構成し
ている。
は、図１の内部回路から入力端子の信号を入力する入力
回路を分離し、入力回路の電源および接地配線を内部回
路および出力回路の電源および接地配線から分離し、チ
ップ内の電源および接地配線を次の２組に分けて構成し
ている。
【００４１】一方は、内部回路用の電源端子４１とその
配線４５，内部回路用の接地端子４２とその配線４６か
ら構成され、もう一方は、入力端子をプルアップまたは
プルダウンする負荷手段と出力端子を駆動する駆動手段
とを含む出力回路用の電源端子４３とその配線４７およ
び入力回路用電源配線３７，出力回路用の接地端子４４
とその配線４８および入力回路用接地配線３８から構成
されている。また、入力回路用電源配線３７および接地
配線３８は、出力回路用の電源端子４３および接地端子
４４にそれぞれ接続されている。
配線４５，内部回路用の接地端子４２とその配線４６か
ら構成され、もう一方は、入力端子をプルアップまたは
プルダウンする負荷手段と出力端子を駆動する駆動手段
とを含む出力回路用の電源端子４３とその配線４７およ
び入力回路用電源配線３７，出力回路用の接地端子４４
とその配線４８および入力回路用接地配線３８から構成
されている。また、入力回路用電源配線３７および接地
配線３８は、出力回路用の電源端子４３および接地端子
４４にそれぞれ接続されている。
【００４２】端子４９は、出力回路用の電源および接地
配線４７および４８に接続された出力回路の出力端子で
ある。
配線４７および４８に接続された出力回路の出力端子で
ある。
【００４３】端子５０は、内部回路用の電源および接地
配線４５および４６に接続された入力回路の入力端子で
あり、本実施例では、プルアップ付きの入力回路を示し
た。出力回路用の電源および接地配線４７および４８に
接続された負荷手段により、入力端子５０がプルアップ
されている。
配線４５および４６に接続された入力回路の入力端子で
あり、本実施例では、プルアップ付きの入力回路を示し
た。出力回路用の電源および接地配線４７および４８に
接続された負荷手段により、入力端子５０がプルアップ
されている。
【００４４】前述したように、周期スペクトルを発生す
るのは、クロック系を含む内部回路であり、その発生原
因は電源電流の変化にある。使用上の問題が無い限り、
ＩＣ内のゲート回路の負荷は変わらないため、電源電圧
を下げると電源電流の変化は緩やかな方向になり、スペ
クトルノイズが減る結果になる。このとき、ＩＣ全体の
電源電圧を下げるとＩＣ外部とのインタフェースの問題
が生じる。
るのは、クロック系を含む内部回路であり、その発生原
因は電源電流の変化にある。使用上の問題が無い限り、
ＩＣ内のゲート回路の負荷は変わらないため、電源電圧
を下げると電源電流の変化は緩やかな方向になり、スペ
クトルノイズが減る結果になる。このとき、ＩＣ全体の
電源電圧を下げるとＩＣ外部とのインタフェースの問題
が生じる。
【００４５】たとえば、内部回路用の電源電圧のみを下
げると、とりあえず致命的なインタフェースの問題は生
じない。しかし、このとき、入力回路が内部回路の電源
に接続されていると、入力レベルが変化するためインタ
フェース規格を変更する必要がある。また、入力回路が
出力回路の電源に接続されていると、特開昭６１−２６
４７４７号公報で示されているように、出力トランジス
タのスイッチングノイズにより入力レベル変動が生じ
る。
げると、とりあえず致命的なインタフェースの問題は生
じない。しかし、このとき、入力回路が内部回路の電源
に接続されていると、入力レベルが変化するためインタ
フェース規格を変更する必要がある。また、入力回路が
出力回路の電源に接続されていると、特開昭６１−２６
４７４７号公報で示されているように、出力トランジス
タのスイッチングノイズにより入力レベル変動が生じ
る。
【００４６】したがって、入力回路の電源配線を出力回
路の電源配線と分け、電源端子のみを共有することによ
り出力回路の電源配線の配線抵抗分の影響から逃れら
れ、さらに、端子を入力回路用と出力回路用とに分けケ
ース側でまとめることにより、ボンディングワイヤのイ
ンピーダンスによる影響も減じることができる。
路の電源配線と分け、電源端子のみを共有することによ
り出力回路の電源配線の配線抵抗分の影響から逃れら
れ、さらに、端子を入力回路用と出力回路用とに分けケ
ース側でまとめることにより、ボンディングワイヤのイ
ンピーダンスによる影響も減じることができる。
【００４７】
【発明の効果】以上説明したように、本発明による半導
体装置は、周期パルス信号を扱う割合が大きい回路を内
部回路として１まとめにし、入力端子をプルアップまた
はプルダウンする負荷手段と出力端子を駆動する駆動手
段とを含む出力回路の電源系と別にすることにより、内
部回路で発生した高調波ノイズは、出力端子だけでなく
プルアップまたはプルダウンされた入力端子からもＩＣ
外部へ放射されなくなるため、内部回路の電源系からの
みの放射に制限でき、半導体装置から電磁放射される周
期スペクトル高調波を低減できる効果がある。
体装置は、周期パルス信号を扱う割合が大きい回路を内
部回路として１まとめにし、入力端子をプルアップまた
はプルダウンする負荷手段と出力端子を駆動する駆動手
段とを含む出力回路の電源系と別にすることにより、内
部回路で発生した高調波ノイズは、出力端子だけでなく
プルアップまたはプルダウンされた入力端子からもＩＣ
外部へ放射されなくなるため、内部回路の電源系からの
みの放射に制限でき、半導体装置から電磁放射される周
期スペクトル高調波を低減できる効果がある。
【図１】本発明の半導体装置の第１の実施例を示す配置
図である。
図である。
【図２】図１の半導体装置における２種類の電源系間の
信号授受の１例を示す回路図である。
信号授受の１例を示す回路図である。
【図３】図１の半導体装置における静電破壊保護対策の
１例を示す回路図である。
１例を示す回路図である。
【図４】図１の半導体装置のボード実装例を示すブロッ
ク図である。
ク図である。
【図５】本発明の半導体装置の第２の実施例を示す配置
図である。
図である。
【図６】本発明の半導体装置の第３の実施例を示す配置
図である。
図である。
【図７】従来の半導体装置の１例を示す配置図である。
【図８】周期パルス信号により動作するＣＭＯＳデジタ
ル回路の電源電流の波形を示す波形図である。
ル回路の電源電流の波形を示す波形図である。
１，１１，２１，４１ 内部回路用の電源端子 ２，１２，２２，４２ 内部回路用の接地端子 ３，１３，２３，３３ 出力回路用の電源端子 ４，１４，２４，４４ 出力回路用の接地端子 ５，１５，２５，４５ 内部回路用の電源配線 ６，１６，２６，４６ 内部回路用の接地配線 ７，１７，２７，４７ 出力回路用の電源配線 ８，１８，２８，４８ 出力回路用の接地配線 ９，１９，２９，４９ 出力端子 １０，２０，３０，５０ 入力端子 ３３ アナログ回路電源配線 ３４ アナログ回路接地配線 ３７ 入力回路電源配線 ３８ 入力回路接地配線 Ｐ１〜Ｐ８ 静電破壊保護素子 Ｉ 入力回路 Ｏ 出力回路 Ｚ１〜Ｚ２ ローパスフィルタ素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼山 茂 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 松浦 佳弘 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 永石 初弘 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内
Claims (6)
- 【請求項１】 周期パルス信号を発生または出力する回
路と前記周期パルス信号により動作する回路とを内部回
路に有する半導体装置において、 入力端子をプルアップまたはプルダウンする負荷手段と
出力端子を駆動する駆動手段とを含む出力回路および前
記内部回路が、別々の電源および接地配線ならびに電源
および接地端子をそれぞれ持つことを特徴とする半導体
装置。 - 【請求項２】 互いに異なる電源および接地配線をもつ
前記内部回路と前記出力回路との間の信号配線手段が、
同一の電源または接地配線を対極とするＰＮ接合をもつ
拡散層またはトランジスタのゲート電極に接続される請
求項１記載の半導体装置。 - 【請求項３】 前記入力および出力端子と前記出力回路
の電源および接地配線との間に静電破壊保護素子を接続
すると共に、前記内部回路に接続された電源および接地
端子と前記出力回路の電源および接地配線との間にも静
電破壊保護素子を接続する請求項１または２記載の半導
体装置。 - 【請求項４】 前記内部回路に接続された電源および接
地端子と外部電源および外部接地との間にローパスフィ
ルタ素子を挿入し、前記出力回路に接続された電源およ
び接地端子と外部電源および外部接地との間を直結して
用いられる請求項１記載の半導体装置。 - 【請求項５】 内蔵アナログ回路に接続された電源およ
び接地配線を前記出力回路の電源および接地端子に接続
する請求項１記載の半導体装置。 - 【請求項６】 前記入力端子の信号を入力する入力回路
の電源および接地配線を前記内部回路および前記出力回
路の電源および接地配線から分離し、前記出力回路の電
源および接地端子に接続する請求項１記載の半導体装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155824A JP2834034B2 (ja) | 1995-06-22 | 1995-06-22 | 半導体装置 |
| EP96108912A EP0750348A1 (en) | 1995-06-22 | 1996-06-04 | Semiconductor device with electromagnetic radiation reduced |
| US08/658,411 US5708372A (en) | 1995-06-22 | 1996-06-05 | Semiconductor device with electromagnetic radiation reduced |
| KR1019960022752A KR100233186B1 (ko) | 1995-06-22 | 1996-06-21 | 전자기 방사가 감소된 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155824A JP2834034B2 (ja) | 1995-06-22 | 1995-06-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098233A true JPH098233A (ja) | 1997-01-10 |
| JP2834034B2 JP2834034B2 (ja) | 1998-12-09 |
Family
ID=15614296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7155824A Expired - Lifetime JP2834034B2 (ja) | 1995-06-22 | 1995-06-22 | 半導体装置 |
Country Status (4)
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|---|---|
| US (1) | US5708372A (ja) |
| EP (1) | EP0750348A1 (ja) |
| JP (1) | JP2834034B2 (ja) |
| KR (1) | KR100233186B1 (ja) |
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| JP2007081364A (ja) * | 2005-08-15 | 2007-03-29 | Canon Inc | プリント基板及び半導体集積回路 |
| JP2007251139A (ja) * | 2006-02-14 | 2007-09-27 | Mitsumi Electric Co Ltd | 半導体集積回路装置 |
| US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
| JP2012109411A (ja) * | 2010-11-17 | 2012-06-07 | Canon Inc | 半導体装置及び半導体装置を搭載したプリント基板 |
| JP2014220682A (ja) * | 2013-05-09 | 2014-11-20 | キヤノン株式会社 | プリント回路板 |
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| JP3581971B2 (ja) * | 1996-05-22 | 2004-10-27 | 株式会社ボッシュオートモーティブシステム | 車載用コントロールユニットのｅｍｉ用接地構造 |
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- 1995-06-22 JP JP7155824A patent/JP2834034B2/ja not_active Expired - Lifetime
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1996
- 1996-06-04 EP EP96108912A patent/EP0750348A1/en not_active Withdrawn
- 1996-06-05 US US08/658,411 patent/US5708372A/en not_active Expired - Lifetime
- 1996-06-21 KR KR1019960022752A patent/KR100233186B1/ko not_active IP Right Cessation
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Also Published As
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| US5708372A (en) | 1998-01-13 |
| KR100233186B1 (ko) | 1999-12-01 |
| KR970003927A (ko) | 1997-01-29 |
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| EP0750348A1 (en) | 1996-12-27 |
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