JP2012109411A - 半導体装置及び半導体装置を搭載したプリント基板 - Google Patents

Abstract

【課題】個々のインナーリード間の容量カップリング、及び相互インダクタンス干渉によって、内部回路が動作する際に生じる電源電圧変動の高周波成分がノイズとして他のインナーリードに伝播することを抑制するとともに、ノイズからの輻射を抑制可能な安価な半導体装置及び半導体装置を搭載したプリント基板を提供する
【解決手段】半導体装置は、外部と信号をやり取りする入出力回路と、演算処理を行う内部回路Ｅとを備え、本体が矩形形状を有する半導体チップ７と、半導体チップの各辺にそれぞれ設けられた複数の接続端子と、複数の接続端子のうち、１つの辺の一端からＮ番目（Ｎは、１＜＝Ｎ＜＝４の自然数）の接続端子に接続される内部回路用の電源ラインと、複数の接続端子のうち、１つの辺の一端からＮ＋Ｍ番目（Ｍは、１＜＝Ｍ＜＝４の自然数）の接続端子に接続される内部回路用のグランドラインとを備える。
【選択図】図５

Description

本発明は、半導体装置の輻射ノイズを低減させる技術に関する。

近年の半導体集積回路の微細化に伴い、半導体パッケージの外部リード端子の多ピン化、及び端子間ピッチのさらなる狭小化が益々進められている。外部リード端子の多ピン化、及び端子間ピッチの狭小化が進むことによって、半導体パッケージ内部に構成されるインナーリードの幅も益々狭小化されている。また、半導体集積回路の微細化に伴い、半導体チップのサイズも益々小さくなっている。その一方で、外部リード端子は、プリント基板に半田付けする必要があり、外部端子のピンピッチの狭小化には限界がある。つまり、ある程度のパッケージサイズは必要とされている。

従って、昨今の半導体装置では、小型化された半導体チップと多ピン化されたパッケージ（例えば０．４ｍｍのピンピッチ、２５６ピンＱＦＰ）という組み合わせにより、従来と比較してインナーリードが長く形成されているものが使用される傾向にある。このような狭小化かつ長く形成されたインナーリードは、その寄生インダクタンス成分が増加する傾向にある。

インナーリードのインダクタンスが増加すると、リードフレームを流れる瞬時電流によって生じる起電力ΔＥ＝Ｌ（ｄｉ／ｄｔ）が大きくなり、その結果、ノイズが増大してしまうという課題も生じている。ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ＝特定用途向けＩＣ）の場合は、特に、内部回路に接続される電源及びグランド端子と、高速で動作するクロック出力ポートと、当該出力ポートに接続される電源及びグランド端子と等にノイズが発生し易かった。

こうして発生したノイズは、他の回路に伝搬して回路を誤動作させる。また、ノイズが基板を経由してケーブルや筐体から不要輻射として放射されるといった問題も引き起こす。このような問題を起こさないように、発生したノイズの伝播を低減する方法として、例えば特許文献１及び特許文献２が提案されている。特許文献１は、半導体装置の電源ライン及びグランドラインとして、入出力バッファ専用電源ライン・グランドラインと、内部回路専用電源ライン・グランドラインの２系統を備え、さらにプリント基板上でこれらの専用端子間にノイズ伝達阻止部を設ける。このようにして、内部回路から生じたノイズが電源ライン・グランドラインを経由して他の回路（入出力バッファ回路）に伝播することを抑制している。特許文献２には、インナーリード（文献中では、信号リードと記載）の周囲にグランド部材（文献中では、接地リードと記載）を配置するように構成された半導体装置が提案されている。インナーリードを流れる高周波ノイズをグランド部材にカップリングさせることによって、近接インナーリード間のクロストークを低減している。

特開２００１−２８２４０３号公報 特開平０５−１２１６３２号公報

しかしながら、上記従来技術には次のような問題がある。例えば、特許文献１の半導体装置では、近接したインナーリード間に形成される寄生容量、及び相互インダクタンスによる近接した端子や回路へのノイズ伝播を防ぐことができなかった。また、特許文献２の半導体装置は、インナーリード間のノイズ伝播（クロストーク）を低減するものの、グランド部材の追加や、特殊なリードフレーム構造を製造する製造装置の導入、製造工程の増加によるコストアップといった課題があった。

本発明は、上述の問題に鑑みて成されたものであり、個々のインナーリード間の容量カップリング、及び相互インダクタンス干渉によって、内部回路が動作する際に生じる電源電圧変動の高周波成分がノイズとして他のインナーリードに伝播することを抑制するとともに、当該ノイズからの輻射を抑制可能な安価な半導体装置及び半導体装置を搭載したプリント基板を提供することを目的とする。

本発明は、例えば、半導体装置として実現できる。半導体装置は、外部と信号をやり取りする入出力回路と、演算処理を行う内部回路とを備え、矩形形状を有する半導体チップと、前記半導体チップの各辺にそれぞれ設けられた複数の接続端子と、
前記複数の接続端子のうち、１つの辺の一端からＮ番目（Ｎは、１＜＝Ｎ＜＝４の自然数）の接続端子に接続される内部回路用の電源ラインと、前記複数の接続端子のうち、前記１つの辺の一端からＮ＋Ｍ番目（Ｍは、１＜＝Ｍ＜＝４の自然数）の接続端子に接続される内部回路用のグランドラインとを備えることを特徴とする。

また、本発明は、例えば、プリント基板として実現できる。プリント基板は、上記半導体装置と、内部回路用の電源ライン及び入出力回路用の電源ラインに接続される電源パターンと、内部回路用のグランドライン及び入出力回路用のグランドラインに接続されるグランドパターンとを備えることを特徴とする。

本発明は、上述の問題に鑑みて成されたものであり、個々のインナーリード間の容量カップリング、及び相互インダクタンス干渉によって、内部回路が動作する際に生じる電源電圧変動の高周波成分がノイズとして他のインナーリードに伝播することを抑制するとともに、当該ノイズからの輻射を抑制可能な安価な半導体装置及び半導体装置を搭載したプリント基板を提供できる。

半導体装置のリードフレームを簡易的に示す図である。 半導体装置のパッケージング後の内部構成を簡易的に示す図である。 吊りリード２ａがタイバーカットされた状態を示す半導体パッケージの斜視図である。 半導体装置及び接続される回路を簡易的に示す図である。 第１の実施形態に係る半導体装置及び接続される回路の概要を示す図である。 第１の実施形態に係る半導体チップ内の主要な電源・グランドラインを示す概略図である 第１の実施形態に係る半導体装置が実装されたプリント基板の電源・グランドラインを示す概略図である ノイズ伝播の抑制効果を比較する半導体装置ＡＳＩＣ１５０におけるノイズ測定箇所の説明図である。 ＡＳＩＣ１５０の３１〜３３、３５、３６ｐｉｎのノイズスペクトラムを示す図である。 ＡＳＩＣ１５０の３１〜３３、３５、３６ｐｉｎのノイズ分布を示すグラフである。 ＡＳＩＣ１５０の１０６、１０７、１０９〜１１４ｐｉｎのノイズスペクトラムを示す図である。 ＡＳＩＣ１５０の１０６、１０７、１０９〜１１４ｐｉｎのノイズ分布を示すグラフである。 第２の実施形態に係る半導体装置及び接続される回路の概要を示す図である。

以下、本発明を実施するための形態について図面を用いて説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものでなく、また実施形態で説明されている特徴の組み合わせの全てが発明の解決手段に必須のものとは限らない。

＜リードフレームの説明＞
本実施形態における半導体装置は、例えば、数万ゲート〜数十万ゲートの集積回路を内蔵したＡＳＩＣ等である。まず、図１を参照して、半導体装置のリードフレームについての簡単な説明と、リードフレーム部における高周波カップリングについて説明する。説明の便宜上、半導体装置としてピン数の比較的少ない６４ピンのＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の例が示されている。ここで、ＱＦＰとは、本体が矩形形状を有し、矩形本体の各辺（４辺）から４方向に複数の接続端子が延びる半導体チップを有する半導体パッケージである。この半導体装置の各辺には１６ピンずつのリード端子が備えられている。

図１に示すリードフレームは、ダイパッド１、吊りリード２ａ〜２ｄ、インナーリード５、アウターリード６、及びタイバー４により構成される。ダイパッド１は半導体チップを支持するための支持部材である。吊りリード２ａ〜２ｄはダイパッド１を支えている。インナーリード５及びアウターリード６は半導体チップと外部を接続するためのリードである。インナーリード５及びアウターリード６は、パッケージのピン数に相応する数量が形成されている。本実施形態では、１辺あたり１６本、合計６４本となる。タイバー４は吊りリード２ａ〜２ｄとインナーリード５とアウターリード６とを連結している。タイバー４によって、リードフレームは一体化して形成される。

次に、図２を参照して、半導体パッケージング後の内部構成について説明する。半導体装置を製造する際には、ダイパッド１上に半導体チップ７が搭載され、半導体チップ７上の電極パッドとインナーリード５の先端部がボンディングワイヤ３で接続される。その後、半導体チップ７、ボンディングワイヤ３、及びインナーリード５を含む部分が樹脂モールドで封止される。樹脂モールドで封止された後に、タイバー４のリード間部分を切断するタイバーカットが施され、隣り合ったアウターリード同士は切り離されることとなる。

また、ダイパッド１を支えていた吊りリード２ａ〜２ｄに関しても、タイバーカットにより、タイバー４及びアウターリード６と切り離されることとなる。タイバー４は、インナーリード５及びアウターリード６が互いに接触せずに一定間隔を維持するために設けられている。また、樹脂封止の製造工程において、充填される樹脂がアウターリード６に漏れ出さないようにするためにも設けられている。図３は、樹脂封止後に吊りリード２ａがタイバーカットされた状態を示す。図３に示すアウターリード６は、プリント基板と接続させるための外部リード端子として、所定のリード長への切断と曲げ加工が施された状態を示している。

＜リードフレーム部での高周波カップリング＞
次に、図４を参照して、半導体装置のリードフレーム部で生じる高周波のカップリングについて説明する。図４は、図２で説明した半導体装置と、半導体装置のアウターリード（外部リード端子）と接続されるプリント基板上の電気回路やコネクタ等とを簡易的に示したものである。説明の便宜上、半導体装置に接続されるいくつかの電気回路のみを簡易的に示し、その他の回路については省略している。

半導体チップ７は、Ｉ／ＯセルやＡＤポートなどの特殊回路が回路ブロックＨ、回路ブロックＦ、及び回路ブロックＧ、及びＩ／Ｏセルより内側に配置される内部回路Ｅの４つのブロックに分離して構成される。回路ブロックＨは、リードフレームｈ１〜ｈ３０にボンディングワイヤで接続されている。回路ブロックＦは、リードフレームｆ１〜ｆ２２にボンディングワイヤで接続されている。回路ブロックＧは、リードフレームｇ１〜ｇ１２にボンディングワイヤで接続されている。

内部回路Ｅは数万ゲート〜数十万ゲートの論理回路によって構成されている。ここで、内部回路Ｅは２０ＭＨｚ程度以上のクロックで動作している。回路ブロックＧは、２０ＭＨｚ程度以上で動作する発振回路や数ＭＨｚ程度以上のクロックが外部リード端子を介してプリント基板に接続される出力ポートを有している。回路ブロックＨ及び回路ブロックＦは、数ＭＨｚ以上で動作するような高速の入出力信号は有していない。

各回路ブロックは、半導体チップ７において、電源・ＧＮＤ（グランド）が互いに分離した状態で構成されているため、半導体チップ７の内部で電源・ＧＮＤを介したノイズのまわり込み現象は抑制されている。つまり、回路ブロックＨ及び回路ブロックＦは、高速に動作する回路ブロックＧと半導体チップ７で分離されているため、回路ブロックＧからのノイズ成分がチップ内でカップリングされてしまうことがないように抑制されている。

しかしながら、回路ブロックＨに接続されるリードフレームｈ１及びｈ２と、回路ブロックＦに接続されるリードフレームｆ２１及びｆ２２に関しては、回路ブロックＧの信号の高周波成分がノイズとしてカップリングしてしまうことが明らかとなった。その結果、リードフレームｈ１及びｈ２と、リードフレームｆ２１及びｆ２２にカップリングしたノイズは、プリント基板上のコネクタ１０及び１１へと伝播し、さらには、コネクタ１０及び１１に接続されるケーブルにも伝播してしまう。ケーブルに伝播したノイズは、機器の不要輻射を増大させるノイズと化してしまう。そこで、不要輻射ノイズを抑制するために、ノイズフィルタ２０〜２３をプリント基板上に追加する等のノイズ対策が必要となる。

その一方で、回路ブロックＧに対して、リードフレームｈ２の次に近接配置されるリードフレームｈ３、ｈ４に関しては、リードフレームｈ２の隣のピンであるにも関わらず、回路ブロックＧからカップリングするノイズレベルが著しく低いことが明らかとなった。これは、リードフレーム部で発生するノイズのカップリングは、インナーリードの配置構成に大きく依存していることを示している。

また、インナーリードの長さは、半導体パッケージのコーナーに近いピンほど長く形成されるため、インナーリード同士間での容量性カップリング及び相互インダクタンス干渉の影響は、辺のコーナー部に近いほど大きくなる。その一方で、互いにアウターリードが隣接するピンであっても、辺と辺のコーナー部をまたいで隣接している場合には、吊りリード２ｃがインナーリード間に構成されるため、インナーリード同士の間隔は比較的大きなものとなる。そのため、コーナー部においては、その容量性カップリング及び相互インダクタンス干渉の影響は小さくなる。例えば、図４においては、吊りリード２ｃの両側に隣接して配置されるリードフレームｈ２とｈ３とがこの状態に相当し、容量性カップリング及び相互インダクタンス干渉の影響が小さくなっている。

以上述べたように、回路ブロックＧに接続されるリードフレームのピンアサインと、当該リードフレームに近接配置されるリードフレームの信号アサインを工夫することで、ノイズの容量性カップリング及び相互インダクタンス干渉の影響を低減できる。以上の内容を踏まえて、輻射ノイズを抑制する半導体装置の実施形態について説明する。

＜第１の実施形態＞
以下では、本発明における第１の実施形態について説明する。本実施形態では、半導体集積回路を構成する回路を、外部から信号を受け取る入力バッファ回路や外部へ信号を送り出す出力バッファ回路からなる入出力回路と、演算処理を行う内部回路とに分けて表記する。本実施形態に係る半導体装置は、内部回路用の電源ラインを少なくとも１本以上備え、内部回路に接続される全ての電源ラインが１つの辺の一端から１番目に、グランドラインが１つの辺の一端から２番目の接続端子に接続されている。（つまり、請求項２に記載されるＮ＝Ｍ＝１の場合について説明する。）
＜半導体装置の構成＞
以下では、図５を参照して、本実施形態に係る半導体装置の構成例について説明する。図５は、半導体装置と、半導体装置の外部リード端子が配線接続されるプリント基板上の電気回路とコネクタ等とを簡易的に示したものである。説明の便宜上、半導体装置に接続されるいくつかの電気回路のみを簡易的に示し、その他の回路については省略している。

図５に示すように、半導体装置の中央には、半導体チップ７が設けられる。半導体チップ７は、入出力セルの回路ブロックＳと、内部回路Ｅの２つのブロックで構成される。内部回路Ｅは膨大な数のＣＭＯＳなどのスイッチング素子によって、その大部分が構成されている。なお、回路ブロックＳと内部回路Ｅとの電源ライン・グランドラインはそれぞれ分離されている。

内部回路Ｅの外部リード端子は、内部回路Ｅに電力を供給する４つの電源端子ｐＶＤＤ１１〜ｐＶＤＤ１４、及びグランド端子ｐＶＳＳ１１〜ｐＶＳＳ１４である。回路ブロックＳの外部リード端子は、外部リード端子ｐｓ１〜ｐｓ５６である。以下では、例えばリードフレームＶＤＤ０１の外部リード端子を、外部リード端子ｐＶＤＤ０１と記載する。

内部回路Ｅにおいては動作クロック２０ＭＨｚに同期して多数のスイッチング素子がオン・オフしている。そのため、内部回路Ｅは動作クロックの変化エッジ毎に瞬時に電流を消費する。このとき、内部回路Ｅの電源ラインのリードフレームに瞬時電流が流れる。このリードフレームは高い周波数領域ではインダクタンスとして作用するため、瞬時電流が流れることにより起電力が発生する。このため、内部回路Ｅ用の電源端子ｐＶＤＤ１１〜ｐＶＤＤ１４及びグランド端子ｐＶＳＳ１１〜ｐＶＳＳ１４における電圧は高い周波数で変動している。つまり、内部回路の電源電圧にノイズが発生する。以下では、発生したこのノイズを、内部回路の動作クロックノイズと称する。

内部回路の動作クロックノイズは、内部回路Ｅ用の電源端子・グランド端子からプリント基板やケーブルや筐体に伝わって不要輻射を発生させるケースがあるため、本実施形態では内部回路の動作クロックノイズの伝播抑制部を設けている。

＜動作クロックノイズのノイズ対策＞
以下では、図６及び図７を参照して、ノイズ伝播経路の中から主だった３つの経路における内部回路の動作クロックノイズのノイズ対策について説明する。図６は半導体チップ内の電源・グランドラインである第１の経路を示し、図７は、半導体装置が実装されたプリント基板の電源・グランドラインである第２の経路を示す。

＜第１の経路＞
第１の経路を図６の６００を用いて説明する。６００は、内部回路の動作クロックノイズの伝播が抑制されていない半導体チップ内の主要な電源・グランドラインを示す。６００において、ＶＤＤ９１は内部回路Ｅに電力を分配する電源ラインである。ＶＳＳ９１は内部回路Ｅに電力を分配するグランドラインである。ＶＤＤ９１及びＶＳＳ９１はそれぞれ４箇所から内部回路Ｅに電力を供給している。ＶＤＤ９２は回路ブロックＳに電力を分配する回路ブロックＳ用（入出力回路用）の電源ラインである。ＶＳＳ９２は回路ブロックＳ用（入出力回路用）のグランドラインである。ＶＤＤ９２及びＶＳＳ９２は回路ブロックＳ内において環状に設けられる。

９３は電源ラインのボンディングワイヤが接続されるボンディングパッドの１つである。パッド９３はＶＤＤ９２とＶＤＤ９１に接続されている。したがって、電源ラインは１系統である。また、グランドラインも１系統であり、ＶＳＳ９１とＶＳＳ９２とは接続されている。このため、６００において矢印で示すようにＶＤＤ９１からＶＤＤ９２へ、またＶＳＳ９１からＶＳＳ９２へと内部回路の動作クロックノイズは伝播する。したがって、内部回路の動作クロックノイズは第１の経路（半導体チップ内の電源・グランドライン）を介して外部入出力端子（回路ブロックＳ）に伝わって、プリント基板・ケーブル・筐体に伝播してしまう。

次に、図６の６１０を参照して、本実施形態における第１の経路のノイズ伝播抑制部について説明する。６１０は第１の実施形態における半導体チップ内の主要な電源・グランドラインを示す。６１０において、ＶＤＤ（Ｅ）は内部回路Ｅに電力を供給する電源ラインである。ＶＳＳ（Ｅ）は内部回路Ｅに電力を供給するグランドラインである。ＶＤＤ（Ｅ）及びＶＳＳ（Ｅ）は４箇所から内部回路Ｅに電力を供給している。ＶＤＤ（Ｓ）は回路ブロックＳに電力を供給する電源ラインである。ＶＳＳ（Ｓ）は回路ブロックＳ用のグランドラインである。ＶＤＤ（Ｓ）及びＶＳＳ（Ｓ）は回路ブロックＳ内を環状に設けられる。

このように、本実施形態では、内部回路Ｅと回路ブロックＳの電源・グランドラインはそれぞれ独立している。６１０において、ＶＤＤ（Ｓ）はＶＤＤ（Ｅ）やＶＳＳ（Ｅ）と交差しているように示されているが、これは立体交差しているものである。つまり、ＶＤＤ（Ｓ）はＶＤＤ（Ｅ）及びＶＳＳ（Ｅ）と分離されており、内部回路Ｅの動作クロックノイズは伝播しない。第１の経路のノイズ伝播抑制部は、内部回路Ｅと回路ブロックＳの電源・グランドラインをそれぞれ独立して設けることにより構成している。

＜第２の経路＞
次に、図７の７００を参照して、第２の経路において内部回路の動作クロックノイズの伝播が抑制されていないプリント基板４１の電源・グランドラインについて説明する。７００において、４２はＡＳＩＣであり、４３はＩＣであり、４４はＤＣ電源入力コネクタである。４５は３．３Ｖ電源パターンであり、４６はグランドパターンである。４７はジャンパー線である。ＡＳＩＣ４２において、ｐＶＤＤ１１は内部回路Ｅ用の電源端子であり、ｐＶＳＳ１１は内部回路Ｅ用のグランド端子であり、ｐｓＶＤＤ１は回路ブロックＳ用の電源端子であり、ｐｓＶＳＳ１は回路ブロックＳ用のグランド端子である。

内部回路Ｅ用の電源端子ｐＶＤＤ１１と３．３Ｖ電源パターン４５は接続されている。また、内部回路Ｅ用のグランド端子ｐＶＳＳ１１とグランドパターン４６は接続されている。このため、７００の矢印で示されるように内部回路の動作クロックノイズはプリント基板４１の電源・グランドラインを伝播する。また、内部回路の動作クロックノイズはプリント基板４１の電源・グランドラインを介して、ＩＣ４３や回路ブロックＳ用の電源端子ｐｓＶＤＤ１及び回路ブロックＳ用のグランド端子ｐｓＶＳＳ１へと伝播する。

したがって、回路ブロックＳ用の電源・グランド端子ｐｓＶＤＤ１・ｐｓＶＳＳ１に内部回路の動作クロックノイズが伝播すると、ＡＳＩＣ４２の入出力端子へも内部回路の動作クロックノイズが伝播する。例えば、コネクタ１７へも内部回路の動作クロックノイズは伝播する。このように、内部回路の動作クロックノイズは第２の経路（プリント基板４１の電源・グランドライン）を介してプリント基板４１上の回路全体に伝わってケーブルや筐体に伝播してしまう。

次に、図５及び図７の７１０を参照して、本実施形態における第２の経路のノイズ対策について説明する説明する。図５において、内部回路Ｅ用の電源端子ｐＶＤＤ１１〜ｐＶＤＤ１４及びグランド端子ｐＶＳＳ１１〜ｐＶＳＳ１４はプリント基板５１に接続されている。

プリント基板５１上で外部リード端子ｐＶＤＤとｐＶＳＳとの間には、バイパスコンデンサＣ１１〜Ｃ１４が接続されている（以下、バイパスコンデンサをパスコンと省略して記す。）。このパスコンＣ１１〜Ｃ１４は、パスコンに蓄積された電荷によって内部回路Ｅで消費される瞬時電流を供給する。したがって、パスコンＣ１１〜Ｃ１４によって前述した内部回路の動作クロックノイズを低減することができる。

また、パスコンＣ１１〜Ｃ１４は、高周波電流が流れる経路（電流ループ）を短くして、プリント基板５１の電源・グランドラインや電源装置に生じる高周波ノイズを低減することができる。
この時、高周波ノイズが流れる経路のインダクタンスを小さくできるためにノイズ電流による電圧振幅が小さくなる効果もある。このように、パスコンＣ１１〜Ｃ１４によって、プリント基板５１の電源・グランドラインに伝播する高周波ノイズは低減される。

さらに、７１０に示すように、パスコンＣ１１〜Ｃ１４に接続される電源供給ラインの上流（電源側）には、ノイズフィルタ２４が挿入されている。パスコンＣ１１〜Ｃ１４によっても完全に低減できなかった内部回路の動作クロックノイズが電源供給ラインの上流への伝播がノイズフィルタ２４によって遮断される。ノイズフィルタとしては、チップフェライトビーズや抵抗などが用いられる。ノイズフィルタ２４は内部回路Ｅの電源ラインで生じるノイズが基板の電源ラインを介して基板上の回路及び半導体装置の回路ブロックＳへと伝播することを抑制している。同様に、半導体装置の内部回路Ｅ用のグランド端子ｐＶＳＳ１１〜ｐＶＳＳ１４にはノイズフィルタ２５が接続されている。つまり、７１０に示す本実施形態に係るノイズ伝播抑制部は、パスコンＣ１１（第１ノイズ抑制素子）、及び、ノイズフィルタ２４、２５（第２ノイズ抑制素子）を含んで構成される。

＜第３の経路＞
次に、半導体装置のリードフレーム間における第３の経路について説明する。リードフレーム間の容量性カップリング及び相互インダクタンス干渉によって高周波ノイズはリードフレーム間を伝播して外部入出力端子に伝わる。これにより、内部回路の動作クロックノイズがプリント基板・ケーブル・筐体に伝播する。以下では、図５に示す４組の内部回路Ｅ用の電源端子・グランド端子の中からｐＶＤＤ１２・ｐＶＳＳ１２を例に挙げて説明する。

内部回路Ｅが消費する高周波電流は主に電源端子、パスコンＣ１２、グランド端子の経路を流れる。リードフレームＶＤＤ１２に電流が流れて発生する磁界の向きとリードフレームＶＳＳ１２に電流が流れて発生する磁界の向きは反対方向になる。ＶＤＤ１２とＶＳＳ１２のリードフレーム間の相互インダクタンスの影響が大きい場合、高周波電流（つまりノイズ電流）のノーマルモード成分（同相成分）の影響を互いに減衰させる。したがって、近傍の外部リード端子へのノイズ伝播量を軽減することができる。

続いて、内部回路Ｅ用の電源端子ｐＶＤＤ１２の近傍の外部リード端子の配置を説明する。図５に示すように、外部リード端子ｐＶＤＤ１２から時計回り方向の隣には外部リード端子ｐｓ１４、さらにその隣には外部リード端子ｐｓ１３が配置されている。外部リード端子ｐｓ１３及びｐｓ１４はコネクタ１７に接続されている。そして、コネクタ１７は不図示のケーブルに接続される。

リードフレームＶＤＤ１２とリードフレームｓ１４の間には吊りリード２ａが存在するため、リードフレームＶＤＤ１２とリードフレームｓ１４との距離は比較的離れている。したがって、リードフレームＶＤＤ１２とリードフレームｓ１４との間の寄生容量及び相互インダクタンスは極めて小さい。その結果、内部回路Ｅ用の電源端子ｐＶＤＤ１２から外部リード端子ｐｓ１４へ内部回路の動作クロックノイズは殆ど伝播しない。

また、外部リード端子ｐｓ１４に隣接する外部リード端子ｐｓ１３にも内部回路の動作クロックノイズは殆ど伝播しない。このようにコーナー部における高周波ノイズの伝播は抑制されているので、外部リード端子ｐｓ１３及びｐｓ１４からコネクタ１７までのパターンにノイズフィルタは付加されていない。なお、コネクタ１７に接続されるケーブルにもコアなどのノイズフィルタは設けられていない。

続いて、内部回路Ｅ用のグランド端子ｐＶＳＳ１２の近傍の外部リード端子の配置を説明する。図５に示すように、外部リード端子ｐＶＳＳ１２から反時計回り方向の隣には外部リード端子ｐｓ１５、さらにその隣には外部リード端子ｐｓ１６が配置されている。外部リード端子ｐｓ１５及びｐｓ１６はコネクタ１８に接続されている。そして、コネクタ１８は不図示のケーブルに接続される。

リードフレームＶＤＤ１２とリードフレームｓ１５との間には、内部回路ＥのグランドラインのリードフレームＶＳＳ１２が配置されている。内部回路Ｅ用のグランド端子ｐＶＳＳ１２がプリント基板上の低インピーダンスのグランドパターンに接続されている場合は、内部回路ＥのグランドラインのリードフレームＶＳＳ１２におけるノイズは低減する。なお、内部回路Ｅ用のグランド端子ｐＶＳＳ１２がプリント基板上の高インピーダンスのグランドパターンに接続されている場合は、内部回路Ｅ用の電源端子ＶＤＤのノイズは外部リード端子ｐｓ１５へ伝播する。これは、同一の辺の互いに隣接したリードフレーム間の容量性カップリング及び相互インダクタンスの干渉に起因する。

本実施形態においては、内部回路Ｅ用のグランド端子ｐＶＳＳ１２はプリント基板上の低インピーダンスのグランドパターンに接続されているため、内部回路Ｅ用の電源端子ｐＶＤＤ１２から外部リード端子ｓ１５へ内部回路の動作クロックノイズは殆ど伝播しない。したがって、外部リード端子ｐｓ１５に隣接する外部リード端子ｐｓ１６へも内部回路の動作クロックノイズは殆ど伝播しない。このようにコーナー部におけるノイズの伝播は抑制されているので、外部リード端子ｐｓ１５及びｐｓ１６からコネクタ１８までのパターンにノイズフィルタは付加されていない。なお、コネクタ１８に接続されるケーブルにもコアなどのノイズフィルタは設けられていない。

本実施形態では、上述した内部回路Ｅ用の電源端子ｐＶＤＤ１２と同様に、内部回路Ｅ用の電源端子ｐＶＤＤ１１・１３・１４も、半導体パッケージの１つの辺の一端に配置され、その隣に内部回路Ｅ用のグランド端子が配置されている。したがって、内部回路Ｅに接続される全ての電源端子・グランド端子に生じるノイズが近傍の外部リード端子へと伝播することを抑制できる。

＜回路ブロックＳ用の電源端子・グランド端子のピンアサイン＞
次に、本実施形態における回路ブロックＳに電源を供給する電源端子・グランド端子のピンアサインについて説明する。回路ブロックＳには６組の電源端子・グランド端子が接続されている。具体的には、図５に示す外部リード端子ｐｓ７・ｐｓ８・ｐｓ２１・ｐｓ２２・ｐｓ３１・ｐｓ３２・ｐｓ４１・ｐｓ４２・ｐｓ４３・ｐｓ４４・ｐｓ５３・ｐｓ５４が回路ブロックＳ用の電源端子・グランド端子である。

従来であれば、この回路ブロックＳ用の電源端子・グランド端子を内部回路Ｅ用の電源端子・グランド端子の近傍に配置すると、内部回路Ｅの動作クロックノイズが回路ブロックＳの電源・グランドラインに伝播していた。したがって、従来では、回路ブロックＳに接続された各外部リード端子（信号の入出力端子）へとノイズが伝播してしまう不具合を生じていた。しかし、本実施形態においては、内部回路Ｅに接続された全ての電源端子・グランド端子から近傍の外部リード端子へ内部回路Ｅの動作クロックノイズは殆ど伝播しない。したがって、図５に示すように内部回路Ｅ用の電源端子ｐＶＤＤ１４及びグランド端子ｐＶＳＳ１４の近傍の外部リード端子ｐｓ４１・ｐｓ４２・ｐｓ４３・ｐｓ４４に回路ブロックＳ用の電源端子・グランド端子を配置することが可能となる。

＜ノイズ抑制効果＞
次に、図５で説明した第３の経路のノイズ伝播抑制部によるノイズ抑制効果について、ノイズ測定データを用いて補足説明する。なお、ノイズ測定は図５で説明したＡＳＩＣではなく、以下で説明するＡＳＩＣ１５０について行ったものである。図８を参照して、ＡＳＩＣ１５０について説明する。ＡＳＩＣ１５０は、図５で説明した第３の経路のリードフレームを介したノイズ伝播を抑制するピン配置８０１と、従来のようにリードフレームを介してノイズ伝播するピン配置８０２との両方を有したＡＳＩＣである。ＡＳＩＣ１５０の構成を説明した後、各外部リード端子のノイズ測定結果を用いてノイズ抑制効果を具体的に示す。

ＡＳＩＣ１５０は１２８ピンＱＦＰタイプの半導体パッケージで封止されている。ＡＳＩＣ１５０の回路規模は１５万ゲート、動作クロックは２０ＭＨｚである。ＡＳＩＣ１５０は、入力バッファ回路・出力バッファ回路からなる入出力回路、それら以外の内部回路から構成されている。ＡＳＩＣ１５０の電源及びグランドは、（内部回路Ｅ用・入力バッファ用）電源・グランドと出力バッファ用電源・グランドの２系統によって形成されている。電源電圧は２系統ともに３．３Ｖである。内部回路Ｅ用電源は４組の電源端子・グランド端子によって電力を供給されている。前述したように内部回路の電源ライン・グランドラインの外部リード端子には動作クロックノイズが発生する。

ピン配置８０１は本実施形態と同様なピン配置となっている。３３ｐｉｎは内部回路Ｅ用の電源端子である。３３ｐｉｎは半導体パッケージの第２辺の端にピンアサインされている。３４ｐｉｎは内部回路Ｅ用のグランド端子である。３４ｐｉｎ（内部回路Ｅ用のグランド端子）と内部回路Ｅ用の電源端子とは同じ辺（第２辺）上で隣接している。３１ｐｉｎ・３２ｐｉｎ・３５ｐｉｎ・３６ｐｉｎは出力端子である。これらの端子は内部回路の動作クロックノイズの伝播が抑制されるようにピンアサインされている。

ピン配置８０２は従来のピン配置となっている。１０９ｐｉｎは内部回路Ｅ用の電源端子である。１０９ｐｉｎは半導体パッケージの第４辺の中央近くにピンアサインされている。１０８ｐｉｎは内部回路Ｅ用のグランド端子である。１０８ｐｉｎ（内部回路Ｅ用のグランド端子）と内部回路Ｅ用の電源端子とは、同じ辺（第４辺）上で隣接している。１１０ｐｉｎと１１２ｐｉｎ〜１１４ｐｉｎは出力端子である。１１１ｐｉｎは入力端子である。１１０ｐｉｎ〜１１４ｐｉｎにはノイズ伝播を抑制する手段は設けられていない。１０７ｐｉｎ・１０６ｐｉｎは出力端子である。これらの端子は動作クロックノイズの伝播が抑制されるようにピンアサインされている。

続いて、外部リード端子のノイズ電圧測定結果を用いて、ノイズ伝播の様子を示したノイズ分布について説明する。８０１に記載されている外部リード端子３１ｐｉｎ〜３３ｐｉｎと３５ｐｉｎ・３６ｐｉｎの各ノイズスペクトラムを図９に示す。ノイズスペクトラムの測定は次のように行った。プリント基板に実装されたＡＳＩＣ１５０の各外部リード端子に接続した基板パターン部分の電圧を接触式電圧プローブによって取り込み、スペクトラムアナライザで測定した。なお、内部回路Ｅ用のグランド端子３４ｐｉｎは基板のパターン形状の都合により、ノイズを測定できなかったため記載していない。

図９（ｃ）は内部回路Ｅ用の電源端子３３ｐｉｎのノイズスペクトラムである。動作クロック周波数２０ＭＨｚの偶数次の高調波ノイズのレベルが大きい。その値は５０〜６０ｄＢμＶ程度である。図９（ｂ）は３２ｐｉｎ、図９（ａ）は３１ｐｉｎのノイズスペクトラムである。図９（ｅ）は３５ｐｉｎ、図９（ｆ）は３６ｐｉｎのノイズスペクトラムである。

さらに、図１０を参照して、各外部リード端子のノイズ電圧の大きさを比較する。図１０は図９のノイズスペクトラムから２０ＭＨｚの偶数次の高調波ノイズを抽出して、縦軸をノイズ電圧、横軸を外部リード端子の端子番号で表したノイズ分布グラフである。

まず、３３ｐｉｎから３２ｐｉｎへのノイズ伝播について考察する。内部回路Ｅ用の電源端子３３ｐｉｎのノイズレベルは５０〜６０ｄＢμＶ程度である。出力端子３２ｐｉｎのノイズレベルは２０〜３０ｄＢμＶ程度である。３３ｐｉｎから３２ｐｉｎの間でノイズは３０ｄＢ程度、大きく減衰している。また、３２ｐｉｎのノイズは３１ｐｉｎのノイズとほぼ同じレベルであることから、３２ｐｉｎは３３ｐｉｎのノイズの影響を受けていないと考えられる。つまり、３３ｐｉｎから３２ｐｉｎへのノイズ伝播は殆ど抑制されている。

次に、３３ｐｉｎから３５ｐｉｎへのノイズ伝播について考察する。内部回路Ｅ用の電源端子３３ｐｉｎのノイズレベルは５０〜６０ｄＢμＶ程度である。出力端子３５ｐｉｎのノイズレベルは２５〜３５ｄＢμＶ程度である。３３ｐｉｎから３５ｐｉｎの間でノイズは２５ｄＢ程度、大きく減衰している。ここで、出力端子３６ｐｉｎのノイズは２０〜３０ｄＢμＶ程度である。３５ｐｉｎと３６ｐｉｎのノイズ差は５ｄＢ程度ある。したがって、３３ｐｉｎから３５ｐｉｎへのノイズの伝播は大きく抑制されていることがわかる。

次に、ノイズ伝播が抑制されたノイズ分布図１０と比較するために、内部回路の動作クロックノイズが伝播してしまうピン配置となる１０９ｐｉｎ周辺のノイズ分布について説明する。８０２に記載されている外部リード端子１０９ｐｉｎ〜１１４ｐｉｎと１０６ｐｉｎ・１０７ｐｉｎの各ノイズスペクトラムを図１１に示す。なお、内部回路Ｅ用のグランド端子１０８ｐｉｎは基板のパターン形状の都合により、ノイズを測定できなかったため、記載していない。

図１１（ｆ）は内部回路Ｅ用の電源端子１０９ｐｉｎのノイズスペクトラムである。動作クロック周波数２０ＭＨｚの偶数次の高調波ノイズのレベルが大きい。その値は４５〜６０ｄＢμＶ程度である。図１１（ａ）〜（ｅ）は１１４ｐｉｎ〜１１０ｐｉｎのノイズスペクトラムである。図１１（ｈ）は１０７ｐｉｎ、図１１（ｉ）は１０６ｐｉｎのノイズスペクトラムである。図１１のノイズスペクトラムから２０ＭＨｚの偶数次の高調波ノイズを抽出して、縦軸をノイズ電圧、横軸を外部リード端子の端子番号で表したノイズ分布グラフを図１２に示す。

１０９ｐｉｎから１１０ｐｉｎへのノイズ伝播について考察する。内部回路Ｅ用の電源端子１０９ｐｉｎのノイズレベルは４５〜６０ｄＢμＶ程度である。出力端子１１０ｐｉｎのノイズレベルは４５〜５５ｄＢμＶ程度である。１０９ｐｉｎから１１０ｐｉｎの間でノイズは５ｄＢ程度しか減衰していないことがわかる。

図１２において、１０９ｐｉｎから１１４ｐｉｎへのノイズ伝播に着目する。入力端子の１１１ピンを除いて、１０９ｐｉｎから１１４ｐｉｎにかけてノイズレベルは徐々に（１ピンにつき５ｄＢ程度）減衰している。このノイズ伝播が、ＡＳＩＣ１５０における内部回路の動作クロックノイズがリードフレーム部で伝播していく様子を測定した結果である。したがって、内部回路の動作クロックノイズは少なくとも近接する４ピン目程度まで高周波カップリングしている。

次に、１０９ｐｉｎから１０７ｐｉｎへのノイズ伝播について考察する。内部回路Ｅ用の電源端子１０９ｐｉｎのノイズレベルは４５〜６０ｄＢμＶ程度である。出力端子１０７ｐｉｎのノイズレベルは２５〜３５ｄＢμＶ程度である。１０９ｐｉｎから１０７ｐｉｎの間でノイズは２０ｄＢ程度、大きく減衰している。一方、上述したようにリードフレームを介した高周波カップリングによるノイズの伝播は１ピン離れると５ｄＢ程度ノイズが減衰するので、２ピンでは１０ｄＢ程度ノイズが減衰する。１０９ｐｉｎ〜１０７ｐｉｎ間におけるノイズの減衰（２５ｄＢ程度）はリードフレームを介した高周波カップリングによるノイズの伝播による減衰（２ピンで１０ｄＢ程度）よりも減衰量が大きい。また、出力端子１０６ｐｉｎのノイズは２０〜３０ｄＢμＶ程度である。１０７ｐｉｎと１０６ｐｉｎのノイズ差は５ｄＢ程度ある。したがって、１０９ｐｉｎから１０７ｐｉｎへのノイズの減衰量と比較すると小さい。このことから１０９ｐｉｎ〜１０７ｐｉｎ間は、プリント基板のグランドパターンに接続された１０８ｐｉｎが介在するため、減衰量が大きくなったと考えられる。

次に、図１２で示したノイズ分布と、図１０で示したノイズ分布の差異について説明する。内部回路Ｅ用の電源端子から隣接する出力端子へのノイズ伝播が従来のピン配置の図１２では５ｄＢ程度しか減衰しないことに対して、ノイズ伝播抑制をしたピン配置の図１０では３０ｄＢ程度大きく減衰している。したがって、同一の辺にて互いに隣接するリードフレーム間のノイズ伝播に対して、コーナーを介して配置したリードフレーム間のノイズ伝播の方が伝わるノイズは大きく減衰する。

次に、内部回路Ｅ用の電源端子、内部回路Ｅ用のグランド端子、出力端子の順に並んだピン配列における出力端子へのノイズ伝播について比較する。図１２の１０９ｐｉｎから１０７ｐｉｎへのノイズの伝播と図１０の３３ｐｉｎから３５ｐｉｎへのノイズの伝播は同程度である。これは、図１２のピン配列と図１０のピン配列が同じになっていることと一致している。したがって、内部回路Ｅ用の電源端子、内部回路Ｅ用のグランド端子が半導体パッケージの中央近くに配置されていても、端部に配置されていても、内部回路Ｅ用のグランド端子によって隣接する外部リード端子へのノイズ伝播は抑制される。

以上説明したように、本実施形態の特徴は一般的に用いられるリードフレームを用いた半導体装置において、内部回路Ｅ用の全ての電源端子を半導体パッケージのコーナーにピンアサインする。さらに、その内部回路Ｅ用の電源端子の隣に内部回路Ｅ用のグランド端子を配置する。その結果、第３の経路におけるノイズ伝播を抑制することが可能となる。ただし、第３の経路に対するノイズ伝播の抑制だけでは、半導体装置の内部回路の動作クロックノイズはプリント基板・ケーブル・筐体へと伝播して不要輻射が発生してしまう。したがって、第１の経路に対するノイズ伝播の抑制、及び第２の経路に対するノイズ伝播の抑制を併用することによって、半導体装置の内部回路の動作クロックノイズをさらに抑制できる。

本実施形態によれば、半導体チップ、リードフレーム、プリント基板の各部分において、内部回路の電源ラインから入出力回路等の内部回路以外の回路への動作クロックノイズの伝播が抑制される。したがって、内部回路以外の回路のピンアサインは制限されることなく任意に決定することができ、ノイズフィルタの使用量を最小限にすることができる。その結果、半導体装置の内部回路の電源ラインから発生する高周波ノイズが半導体装置を搭載するプリント基板上のパターンを介して、プリント基板全体へと伝播し、接続されるケーブル等から不要輻射することを安価に抑制することが可能となる。

なお、本実施形態において、半導体装置の内部回路Ｅ用の電源端子・グランド端子は図５に示されるように、各４本で、ＱＦＰ半導体パッケージの４つのコーナーに分散させて配置した例を用いて説明を行った。

内部回路Ｅ用の電源端子・グランド端子の本数は多いほど、それらのリードフレームの合成インピーダンスは低くなるため、電源端子・グランド端子に発生するノイズを低減することができる。ＱＦＰ半導体パッケージの場合、最大８本までピンアサイン可能であり、４つの辺の両端にそれぞれ内部回路Ｅ用の電源端子をピンアサイン可能である。ただし、内部回路Ｅ用の電源端子・グランド端子の本数を増やすと、入出力端子に割り当てられる本数が減るというトレードオフの関係にある。また、内部回路を構成している各素子の半導体チップ上の配置によって、これらの各素子に供給される電圧の偏りが生じることを減らすために、内部回路の４本の電源端子をそれぞれ４つあるコーナーに分散させて配置することが望ましい。したがって、上述したインピーダンス低減と分散配置の費用対効果を考慮すると、半導体装置の内部回路Ｅ用の電源端子・グランド端子は本実施形態のように各４本で、ＱＦＰ半導体パッケージの４つのコーナーに分散させて配置することが望ましい。

＜第２の実施形態＞
以下では、図１３を参照して、第２の実施形態について説明する。本実施形態に係る半導体装置は、内部回路Ｅ用の電源端子を少なくとも１本以上備え、内部回路に接続される全ての電源端子がＱＦＰタイプの半導体パッケージの辺の一端から２番目以上４番目以下（Ｎが２以上４以下）にアサインされる。また、本実施形態では、Ｍが２以上４以下の場合も想定している。本実施形態はＱＦＰタイプの半導体パッケージのコーナーに半導体装置の内部回路Ｅ用の電源端子をピンアサインできないような場合に有効に適用される。図１３は、半導体装置と、半導体装置の外部リード端子が配線接続されるプリント基板上の電気回路とコネクタ等とを簡易的に示したものである。説明の便宜上、半導体装置に接続されるいくつかの電気回路のみを簡易的に示し、その他の回路については省略している。半導体装置の中央に半導体チップ７が配置されている。

半導体チップ７は、入出力セルの回路ブロックＴと、内部回路Ｅの２つのブロックで構成されている。内部回路Ｅでは膨大な数のＣＭＯＳなどのスイッチング素子よって大部分が構成されている。回路ブロックＴと内部回路Ｅの電源ライン・グランドラインはそれぞれ分離されている。回路ブロックＴの外部リード端子は、外部リード端子ｐｔ１〜ｐｔ５６である。そのうち、外部リード端子ｐｔ８・ｐｔ２２・ｐｔ３３・ｐｔ４２・ｐｔ４６・ｐｔ５６は回路ブロックＴに電力を供給する電源端子ｐｔＶＤＤ１〜ｐｔＶＤＤ６である。外部リード端子ｐｔ７・ｐｔ２１・ｐｔ３２・ｐｔ４１・ｐｔ４５・ｐｔ５５は回路ブロックＴのグランド端子ｐｔＶＳＳ１〜ｐｔＶＳＳ６である。

内部回路Ｅの外部リード端子は、内部回路Ｅに電力を供給する電源端子ｐＶＤＤ２１〜ｐＶＤＤ２４、及びグランド端子ｐＶＳＳ２１〜ｐＶＳＳ２４である。内部回路Ｅ用の電源端子ｐＶＤＤ２１〜ｐＶＤＤ２４は半導体パッケージの辺の一端から２番目にピンアサインされている。プリント基板におけるパターン配線上の制約によって、内部回路Ｅ用の電源端子ｐＶＤＤ２１〜ｐＶＤＤ２４は第１の実施形態の半導体装置のように半導体パッケージの辺の一端にピンアサインされていない。特に、プリント基板が片面プリント基板の場合や、プリント基板のパターンが複雑な場合や、高密度に実装されたプリント基板の場合に、プリント基板のパターンは制約を受けやすい。また、第１の実施形態と同様に、内部回路Ｅ用の電源端子ｐＶＤＤ２１〜ｐＶＤＤ２４、及びグランド端子ｐＶＳＳ２１〜ｐＶＳＳ２４にはノイズ電圧が発生している。

上述した第２の実施形態における内部回路の動作クロックにおけるノイズ伝播抑制部について説明する。本実施形態においても、第１の実施形態の説明で内部回路の動作クロックノイズが伝播する経路を示す際に用いた第１の経路・第２の経路・第３の経路を引用する。第１の経路（半導体チップ内の電源・グランドライン）におけるノイズ伝播抑制部は、前述したように内部回路Ｅと回路ブロックＳの電源・グランドラインをそれぞれ独立して設ける構成により抑制している。第２の経路（プリント基板の電源・グランドライン）におけるノイズ伝播抑制部は第１の実施形態と同様であるため、説明を省略する。以下では、第３の経路（半導体装置のリードフレーム間）における本実施形態のノイズ伝播抑制部について説明する。

内部回路Ｅが消費する高周波電流は主に電源端子〜パスコン〜グランド端子の経路を流れる。内部回路Ｅの電源ラインのリードフレームに電流が流れて発生する磁界の向きと内部回路Ｅのグランドラインのリードフレームに電流が流れて発生する磁界の向きは反対方向になる。内部回路の電源ラインとグランドラインのリードフレーム間の相互インダクタンスの影響が大きい場合、高周波電流（つまりノイズ電流）のノーマルモード成分（同相成分）の影響を互いに減衰させることができる。

内部回路の電源ラインのリードフレームＶＤＤ２１と内部回路のグランドラインのリードフレームＶＳＳ２１、リードフレームＶＤＤ２２とリードＶＳＳ２２、リードフレームＶＤＤ２３とリードフレームＶＳＳ２３はそれぞれ隣接している。そのためリードフレーム間の相互インダクタンスの影響が大きい。一方、内部回路Ｅ用の電源端子ｐＶＤＤ２４と内部回路Ｅ用のグランド端子ｐＶＳＳ２４の間には外部リード端子ｐｔ４４が存在しているが、リードフレームＶＤＤ２４とリードフレームＶＳＳ２４間の相互インダクタンスによって互いに影響を及ぼし合っている。

したがって、内部回路の電源ラインのリードフレームを流れるノイズ電流とグランドラインのリードフレームを流れるノイズ電流のノーマルモード成分が、リードフレームＶＤＤ２１・ＶＳＳ２１・ＶＤＤ２２・ＶＳＳ２２・ＶＤＤ２３・ＶＳＳ２３においては非常に有効に打ち消し合っている。また、リードフレームＶＤＤ２４・ＶＳＳ２４間においても有効に打ち消し合っている。そのため、内部回路Ｅ用の電源・グランド端子の近傍にある外部リード端子に伝わるノイズ量は軽減される。

リードフレームＶＤＤ２１〜ＶＤＤ２４に発生する内部回路の動作クロックノイズはリードフレームの容量性カップリング及び相互インダクタンス干渉のために、それぞれリードフレームｔ１・ｔ１５・ｔ２９・ｔ４３・ｔ４４に伝播する。まず、内部回路の動作クロックノイズが伝播したリードフレームｔ１について説明する。リードフレームｔ１の外部リード端子は予備用に設けられた出力端子であり、オープン接続になっている。つまり、この外部リード端子はプリント基板に接続されていないため、プリント基板に高周波ノイズは伝播しない。したがって、内部回路の動作クロックノイズが伝播した外部リード端子からのプリント基板へのノイズの伝播が抑制される。

続いて、リードフレームｔ１からリードフレームｔ５６へのノイズ伝播について述べる。リードフレームｔ１とリードフレームｔ５６の間には吊りリード２ｄがあるため、リードフレームｔ１とリードフレームｔ５６との距離は比較的離れている。リードフレームｔ１とリードフレームｔ５６との間における容量性カップリング及び相互インダクタンス干渉は極めて小さいので、リードフレームｔ１からリードフレームｔ５６へのノイズ伝播は殆ど抑制される。したがって、リードフレームｔ５５へのノイズ伝播も殆ど抑制される。

従来であれば、回路ブロックＴ用の電源端子・グランド端子を内部回路Ｅ用の電源端子・グランド端子の近傍に配置すると、内部回路の動作クロックノイズが回路ブロックＴの電源・グランドラインに伝播して回路ブロックＴの外部リード端子へと伝播する。しかし、本実施形態においては、内部回路Ｅ用の電源端子ｐＶＤＤ２１に生じるノイズは異なる辺の外部リード端子ｐｔ５６・ｐｔ５５に殆ど伝播しない。そのため、外部リード端子ｐｔ５６に回路ブロックＴの電源ラインｔＶＤＤ６、外部リード端子ｐｔ５５に回路ブロックＴのグランドラインｔＶＳＳ６をピンアサインしても、外部リード端子ｐｔ１〜ｐｔ５６に接続されたプリント基板・ケーブル・筐体に対して輻射ノイズ対策を施さなくてよい。

さらに、リードフレームＶＤＤ２１からリードフレームｔ２へのノイズ伝播について説明する。リードフレームＶＤＤ２１とリードフレームｔ２の間には、第１の実施形態と同様に、内部回路のグランドに接続されるリードフレームＶＳＳ２１が配置されている。リードフレームＶＳＳ２１がプリント基板上の低インピーダンスのグランドパターンに接続されているため、内部回路のグランドのリードフレームＶＳＳ２１のノイズは低減する。したがって、リードフレームＶＤＤ２１からのリードフレームｔ２へのノイズ伝播が抑制される。

次に、内部回路の動作クロックノイズが伝播したリードフレームｔ１５について説明する。リードフレームｔ１５には１０ｋΩ程度のプルダウン抵抗Ｒ３が接続されている。リードフレームＶＤＤ２２からリードフレームｔ１５に伝播した内部回路の動作クロックノイズはプルダウン抵抗Ｒ３によって大きく減衰される。つまり、リードフレームｔ１５からプリント基板のグランドパターンへのノイズの伝播が抑制される。

また、リードフレームｔ１５とリードフレームｔ１４の間に吊りリード２ａが存在するため、リードフレームｔ１５からリードフレームｔ１４へのノイズ伝播は、前述したリードフレームｔ１からリードフレームｔ５６へのノイズ伝播と同様に抑制される。また、リードフレームＶＤＤ２２とリードフレームｔ１６の間に内部回路Ｅ用のグランドラインのリードフレームＶＳＳ２２が配置されている。したがって、リードフレームＶＤＤ２２からリードフレームｔ１６へのノイズ伝播は、前述したリードフレームＶＤＤ２１からリードフレームｔ２へのノイズ伝播と同様に抑制される。

次に、内部回路の動作クロックノイズが伝播したリードフレームｔ２９について説明する。リードフレームｔ２９の外部リード端子は１００ＫＨｚ程度以下の低速な信号の出力ポートである。望ましくは、数ｍｓ以上での動作スピードでもスペックを満たすような単なる状態遷移用途の論理信号等がアサインされる。このような動作スピードを要求されない低速な信号であれば、ダンピング抵抗Ｒ４の値を１ｋΩ程度とすることにより、リードフレームｔ２９にカップリングされたノイズ成分を容易に除去することが可能となる。ダンピング抵抗Ｒ４の値を大きくすると、応答スピードが低下して波形がなまるものの、低速な信号であるため、問題とならない。このようにして、外部リード端子に伝播した内部回路の動作クロックノイズがさらにプリント基板へと伝播して行くことが抑制される。

また、リードフレームｔ２９とリードフレームｔ２８との間に吊りリード２ｂが存在するため、リードフレームｔ２９からリードフレームｔ２８へのノイズ伝播は、前述したリードフレームｔ１からリードフレームｔ５６へのノイズ伝播と同様に抑制される。また、リードフレームＶＤＤ２３とリードフレームｔ３０の間に内部回路Ｅ用のグランドラインのリードフレームＶＳＳ２３が配置されている。したがって、リードフレームＶＤＤ２３からリードフレームｔ３０へのノイズ伝播は、前述したリードフレームＶＤＤ２１からリードフレームｔ２へのノイズ伝播と同様に抑制される。

次に、内部回路の動作クロックノイズが伝播したリードフレームｔ４３・ｔ４４について説明する。リードフレームｔ４３・ｔ４４は回路３１に接続されている。回路３１は、数ｋΩ以上の入力インピーダンスとなる回路を想定している。したがって、リードフレームｔ４３・ｔ４４にカップリングされた高周波ノイズは回路３１で減衰される。このようにして、外部リード端子に伝播した内部回路の動作クロックノイズがさらにプリント基板へと伝播して行くことが抑制される。

なお、ｔ４４のように、内部回路Ｅ用の電源端子とグランド端子との間に配置された出力端子は、ｔ１のようにオープン端子であるか、ｔ１５のようにプルダウン（又はプルアップ）されているか、又は、ｔ２９のようにダンピング抵抗が挿入される。これにより、プリント基板におけるノイズの伝播を抑制することが可能となる。また、リードフレームｔ４３とリードフレームｔ４２の間に吊りリード２ｃが存在するため、リードフレームｔ４３からリードフレームｔ４２へのノイズ伝播は、前述したリードフレームｔ１からリードフレームｔ５６へのノイズ伝播と同様に抑制される。さらに、リードフレームｔ４４からリードフレームｔ４５へのノイズ伝播について説明する。リードフレームｔ４４とリードフレームｔ４５の間には、内部回路のグランドのリードフレームＶＳＳ２４が配置されている。リードフレームＶＳＳ２４がプリント基板上の低インピーダンスのグランドラインに接続されているため、内部回路のグランドのリードフレームＶＳＳ２４のノイズは低減する。したがって、リードフレームｔ４４からリードフレームｔ４５へのノイズ伝播が抑制される。

なお、実験により、プルダウン抵抗Ｒ３、ダンピング抵抗Ｒ４、回路３１の入力インピーダンスは、４７０Ω以上とすれば、内部回路の動作クロックノイズ等の高周波ノイズの低減効果があることがわかった。また、ダンピング抵抗によって高周波ノイズを低減する場合は、１００ｋＨｚ以下の信号であれば信号波形のなまりを許容できることも実験によりわかった。

本実施形態では、内部回路Ｅ用の電源端子に発生する動作クロックノイズが近傍Ｘ本（Ｘは自然数）のリードフレームまで伝播している半導体装置において、内部回路Ｅ用の電源端子が半導体パッケージの辺の一端からＮ番目（Ｎは、１＜＝Ｎ＜＝Ｘの自然数）に、内部回路Ｅ用のグランド端子が辺の一端からＮ＋Ｍ番目（Ｍは、１＜＝Ｍ＜＝Ｘの自然数）に配置していることを特徴としている。本発明の半導体装置における、第２の実施形態の特徴は半導体パッケージのコーナーと内部回路Ｅ用の電源端子間に信号端子がピンアサインされている、又は、内部回路Ｅ用の電源端子と内部回路Ｅ用のグランド端子の間に信号端子がピンアサインされている。また、ＮとＭを使用すると、次のように表記される。Ｎ＝Ｍ＝１を除くピンアサインとなっている。つまり、２＜＝Ｎ＜＝Ｘかつ１＜＝Ｍ＜＝Ｘ、又は１＜＝Ｎ＜＝Ｘかつ２＜＝Ｍ＜＝Ｘ、又は２＜＝Ｎ＜＝Ｘかつ２＜＝Ｍ＜＝Ｘでピンアサインとなっている。

Ｘの値に関しては、第１の実施形態で示したＡＳＩＣ１５０の１０９ｐｉｎ〜１１４ｐｉｎのノイズ測定結果によれば、Ｘ＝４となる。また、Ｘの値は、半導体装置のリードフレームに流れる電流やリードフレームの長さやリードフレームの間隔、半導体装置の駆動クロックの周波数、半導体装置の駆動クロックの電圧等の要因により多少、変わる。

このように、内部回路Ｅ用の電源端子の近傍の外部リード端子であっても、コーナーで隔てられた外部リード端子、及び内部回路Ｅ用のグランド端子で隔てられた外部リード端子については内部回路の動作クロックノイズのカップリングが抑制される。

また、本実施形態では、内部回路の動作クロックノイズがカップリングしてしまう内部回路Ｅ用の電源端子の近傍の外部リード端子を、外部リード端子に４７０Ω以上のインピーダンスの高い素子や入力インピーダンスの高い回路（何も接続しないオープン端子を含む。）に接続する。これによって、電源ライン以外へ伝播した内部回路の動作クロックノイズをプリント基板上で抵抗等の安価な構成によって抑制可能となる。したがって、本実施形態においては第１の実施形態と比較して、半導体装置のピンアサインの選択肢が増加する。

本実施形態では、リードフレームを用いた半導体装置を実装したプリント基板において、半導体チップ、リードフレーム、基板の各部分で内部回路の電源ラインから入出力回路等の内部回路以外の回路へ内部回路の動作クロックノイズが伝播することを安価に抑制できる。その結果、半導体装置の内部回路の電源ラインから発生する高周波ノイズが半導体装置を搭載するプリント基板上のパターンを介して、プリント基板全体へと伝播し、接続されたケーブル等による不要輻射を抑制することが可能となる。半導体装置に接続される信号線に付加されていた輻射ノイズ対策用のフィルタ部品を削減できる。

なお、半導体パッケージの辺の一端から２番目にピンアサインした場合の様々な事例を示すために、本実施形態においては、内部回路Ｅの電源端子の４本を半導体パッケージの辺の一端から２番目にピンアサインしている。しかし、内部回路Ｅに接続される少なくとも１本以上の電源端子が半導体パッケージの辺の一端にピンアサイン不可能で、残りの電源端子が半導体パッケージの辺の一端にピンアサインされる場合も、本実施形態は上記動作クロックノイズの伝播を安価に抑制できる。

Claims (10)

1. 半導体装置であって、
   外部と信号をやり取りする入出力回路と、演算処理を行う内部回路とを備え、矩形形状を有する半導体チップと、
   前記半導体チップの各辺にそれぞれ設けられた複数の接続端子と、
   前記複数の接続端子のうち、１つの辺の一端からＮ番目（Ｎは、１＜＝Ｎ＜＝４の自然数）の接続端子に接続される内部回路用の電源ラインと、
   前記複数の接続端子のうち、前記１つの辺の一端からＮ＋Ｍ番目（Ｍは、１＜＝Ｍ＜＝４の自然数）の接続端子に接続される内部回路用のグランドラインと
   を備えることを特徴とする半導体装置。
2. 前記Ｎが１であり、かつ、前記Ｍが１であることを特徴とする請求項１に記載の半導体装置。
3. 前記Ｎが２以上４以下である場合に、前記１つの辺の一端から１番目の接続端子から、前記１つの辺の一端からＮ−１番目までの接続端子は、
   何も接続されない端子か、
   ４７０Ω以上の入力インピーダンスとなる回路もしくは素子が接続される端子か、又は、
   １００ｋＨｚ以下の周波数の信号が出力される端子である
   ことを特徴とする請求項１に記載の半導体装置。
4. 前記Ｍが２以上４以下である場合に、前記１つの辺の一端からＮ＋１番目の接続端子から、前記１つの辺の一端からＮ＋Ｍ−１番目までの接続端子は、
   何も接続されない端子か、
   ４７０Ω以上の入力インピーダンスとなる回路もしくは素子が接続される端子か、又は、
   １００ｋＨｚ以下の周波数の信号が出力される端子である
   ことを特徴とする請求項１又は３に記載の半導体装置。
5. 前記半導体チップにおける１つの辺と隣接する他の辺との間の各コーナーから接続され、該半導体チップを支持する複数の吊りリードをさらに備え、
   前記吊りリードと隣接する接続端子に接続された２つのリードとの間隔は、同一の辺で互いに隣接する２つの接続端子に接続される２つのリードの間隔よりも長いことを特徴とする請求項１乃至４の何れか１項に記載の半導体装置。
6. 前記内部回路用の電源ライン及び前記内部回路用のグランドラインは、少なくとも２つ以上の辺にそれぞれ１つずつ設けられることを特徴とする請求項１乃至５の何れか１項に記載の半導体装置。
7. 前記内部回路用の電源ラインと独立して設けられる、入出力回路用の電源ラインと
   前記内部回路用のグランドラインと独立して設けられる、入出力回路用のグランドラインと
   をさらに備えることを特徴とする請求項１乃至６の何れか１項に記載の半導体装置。
8. 請求項７項に記載の半導体装置と、
   内部回路用の電源ライン及び入出力回路用の電源ラインに接続される電源パターンと、
   内部回路用のグランドライン及び入出力回路用のグランドラインに接続されるグランドパターンと
   を備えることを特徴とするプリント基板。
9. 前記プリント基板上において、前記内部回路用の電源ラインと前記内部回路用のグランドラインとの間と、前記入出力回路用の電源ラインと前記入出力回路用のグランドラインとの間と、に設けられ、高周波ノイズを抑制するための第１ノイズ抑制素子と、
   前記プリント基板上において、前記内部回路用の電源ラインと、前記内部回路用のグランドラインとに設けられ、前記第１ノイズ抑制素子によって抑制できないノイズを抑制する第２ノイズ抑制素子と
   をさらに備えることを特徴とする請求項８に記載のプリント基板。
10. 前記第１ノイズ抑制素子は、バイパスコンデンサであり、
    前記第２ノイズ抑制素子は、ビーズ、又は抵抗であることを特徴とする請求項９に記載のプリント基板。