CN113557605A - 半导体模块和半导体装置 - Google Patents

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Abstract

提供一种能够对搭载于半导体模块的半导体元件的电源端子以短的布线距离配置从动部件的技术。在半导体模块(1)中，连接端子(8)以第一间隔(G1)配置的多个第一连接端子组(81)和包围它们且连接端子(8)以第二间隔(G2)矩形环状地配置的第二连接端子组(82)配置为具有比第一间隔(G1)和第二间隔(G2)宽的第二组间隔(G12)，第一半导体元件(2)的第一电源端子(26)和第一连接端子组(81)内的一个对象端子组(81A)在俯视下重叠，并且在对象端子组(81A)中的将电力供给至第一半导体元件(2)的连接端子(8)和第一电源端子(26)连接，第二半导体元件(3)的第二电源端子(36)和第二连接端子组(82)在俯视下重叠，并且在第二连接端子组(82)中的将电力供给至第二半导体元件(3)的连接端子(8)和第二电源端子(36)连接。

Description

半导体模块和半导体装置
技术领域
本发明涉及使设置有多个连接端子的面与主基板相向并安装于该主基板的半导体模块以及在主基板安装有该半导体模块的半导体装置。
背景技术
将多个片上系统(System on a ChiP，SoC)、封装系统(System in a Package，SiP)等被称为“系统LSI”的处理器搭载于模块基板的半导体模块、这种处理器和存储器等周边元件搭载于模块基板的半导体模块被称为“多芯片模块”而被实用化。如国际公开第2017/038905号所示，在通常情况下，SoC、SiP等处理器包括被称为球栅阵列(Ball GridArray，BGA)型的连接端子。另外，在与处理器协作的存储器中，常常使用同步动态随机存储处理器(Synchronous Dynamic Random Access Memory，SDRAM)，但在大容量的SDRAM中包括BGA型的连接端子。并且，这种包括处理器、存储器的多芯片模块通常也具有作为连接端子的BGA型的连接端子。
如上述国际公开所公开的那样，处理器、存储器等半导体元件安装于多芯片模块的模块基板的一侧的面，连接端子形成于另一侧的面。多芯片模块使形成有连接端子的面与产品的基板等(以下，称为“主基板”)相向地安装。在处理器、存储器等半导体元件的连接端子内，与主基板连接的连接端子经由形成于模块基板的通孔与多芯片模块的连接端子连接，并经由多芯片模块的连接端子与主基板连接。
现有技术文献
专利文献
专利文献1：国际公开第2017/038905号
发明内容
发明要解决的问题
另外，在具有BGA型的连接端子的半导体元件中，为了将电力均匀地供给至封装内部的单元，在多数情况下，在多个部位分散地配置电源端子。并且，通常在半导体元件的电源端子的附近，为了降低噪声而配置旁路电容器等的从动部件。然而，在连接端子为平面扩展的BGA型的情况下，若相对于半导体元件在沿着模块基板的基板面的方向上配置旁路电容器，则存在布线距离变长从而降低噪声的效果受到限制的可能性。在此，着眼于与基板面正交的方向，例如，考虑在安装有多芯片模块的主基板上搭载旁路电容器。即，考虑与搭载有多芯片模块的主基板的一侧的面(安装面)相反的一侧的面上安装旁路电容器的情形。然而，在多芯片模块的连接端子为BGA型的情况下，为了从连接端子引出布线，在主基板中，从与基板面正交的方向观察时，通常在与多芯片模块的连接端子相对应的位置形成有通孔，并且在与安装面相反的一侧的面上也形成通孔的开口。因此，通常难以在与主基板的安装面相反的一侧的面上也确保配置旁路电容器的位置。
鉴于上述背景，期望提供能够对搭载于半导体模块的半导体元件的电源端子以短的布线距离配置从动部件的技术。
解决问题的手段
鉴于上述的半导体模块，作为一个实施方式，将第一半导体元件和第二半导体元件安装于矩形形状的模块基板的第一面，将多个连接端子设置于所述第一面的相反侧的第二面，并使所述第二面与主基板相向地将所述半导体模块安装于所述主基板，其中，在设置于所述第二面的多个所述连接端子中，包含规则地配置的多个连接端子组。多个所述连接端子组包含：多个第一连接端子组，在所述第一连接端子组中，相邻的所述连接端子以第一间隔排列配置成格子状；第二连接端子组，以包围多个所述第一连接端子组的方式配置，并且在所述第二连接端子组中，相邻的所述连接端子以第二间隔排列配置成矩形环状。在不同的所述第一连接端子组之间的相邻的所述连接端子配置为具有所述第一间隔和所述第二间隔以上的第一组间隔，在所述第一连接端子组和所述第二连接端子组之间的相邻的所述连接端子配置为具有比所述第一间隔和所述第二间隔宽的第二组间隔，在从与所述模块基板正交的方向观察的俯视下，所述第一半导体元件的电源端子即第一电源端子和多个所述第一连接端子组内之一即对象端子组重叠，并且在所述对象端子组中的将电力供给至所述第一半导体元件的所述连接端子和所述第一电源端子连接，在所述俯视下，所述第二半导体元件的电源端子即第二电源端子和所述第二连接端子组重叠，并且在所述第二连接端子组中的将电力供给至所述第二半导体元件的所述连接端子和所述第二电源端子连接。
根据该结构，在对象端子组中的能够将向第一半导体元件供给电力的连接端子和第一电源端子以沿着与模块基板正交的方向的短的布线距离连接。另外，在第二连接端子组中，也能够将向第二半导体元件供给电力的连接端子和第二电源端子以沿着与模块基板正交的方向的短的布线距离连接。在此，在对象端子组(第一连接端子组)和第二连接端子组之间设置有第二组间隔的间隙。因此，如下述说明，利用该间隙，能够在主基板上的靠近第一电源端子和第二电源端子的位置安装部件。例如，在主基板上，存在在安装有半导体模块的安装面和其相反侧的面之间形成将该相反侧的面和连接端子电连接的通孔的情况。因此，在该相反侧的面上，存在根据连接端子的配置而形成通孔的开口的情况。在安装面的相反侧的面上，不能在与这种开口在俯视下重叠的位置安装部件。然而，由于在相当于第二组间隔的间隙的区域中没有连接端子，从而也不形成这种开口。因此，在主基板的与安装面相反的一侧的面上，能够在俯视下与第二组间隔的间隙相当的区域安装部件。即，根据本结构，能够对搭载于半导体模块的半导体元件的电源端子以短的布线距离配置从动部件。
在此，优选为，所述第一半导体元件为处理器，所述第二半导体元件为存储器。换言之，半导体模块将处理器和存储器安装于矩形形状的模块基板的第一面，将多个连接端子设置于所述第一面的相反侧的第二面，并使所述第二面与主基板相向地将半导体模块安装于所述主基板，其中，在设置于所述第二面的多个所述连接端子中包含规则地配置的多个连接端子组。多个所述连接端子组包含：多个第一连接端子组，在所述第一连接端子组中，相邻的所述连接端子以第一间隔排列配置成格子状；第二连接端子组，以包围多个所述第一连接端子组的方式配置，并且在所述第二连接端子组中，相邻的所述连接端子以第二间隔排列配置成矩形环状。不同的所述第一连接端子组之间相邻的所述连接端子配置为具有所述第一间隔和所述第二间隔以上的第一组间隔，并且所述第一连接端子组和所述第二连接端子组之间相邻的所述连接端子配置为具有比所述第一间隔和所述第二间隔宽的第二组间隔，在从与所述模块基板正交的方向观察的俯视下，所述处理器的电源端子即第一电源端子和多个所述第一连接端子组内之一即对象端子组重叠，并且在所述对象端子组中的将电力供给至所述处理器的所述连接端子和所述第一电源端子连接，在所述俯视下，所述存储器的电源端子即第二电源端子和所述第二连接端子组重叠，并且在所述第二连接端子组中的将电力供给至所述存储器的所述连接端子和所述第二电源端子连接。
处理器和存储器协作的情况较多，仅在处理器和存储器之间连接的信号线也较多。因此，这通常允许具备处理器和存储器的半导体模块具有比处理器的连接端子和存储器的连接端子的总数少的连接端子。因此，与将处理器和存储器安装于主基板的情况相比，将半导体模块安装于主基板的情况下的布线效率、安装效率得到提高。处理器的消耗电流大，通常具备大量的电源端子。并且，由于构成处理器的裸芯片配置于封装中央，因此，例如在处理器的连接端子为BGA的情况下，电源端子通常配置于中央部。另外，在向大容量化发展的存储器中，为了将电力均匀地供给至存储器内部的存储器单元，通常将电源端子分散配置。在将从动部件与处理器的电源端子、存储器的电源端子连接的情况下，布线距离变长，可能限制从动部件的效果。然而，根据本结构，如上所述，在主基板的与安装面相反的一侧的面上，能够在俯视下相当于第二组间隔的间隙的区域中安装从动部件。即，能够将从动部件以沿着与模块基板和主基板正交的方向的短的布线距离与处理器的电源端子、存储器的电源端子连接。
半导体模块和安装有半导体模块的半导体装置的进一步特征和优点，通过以下的记载对参照附图说明的实施方式进行了明确。
附图说明
图1是半导体装置的示意性分解立体图
图2是半导体模块的部件配置图
图3是表示半导体模块的连接端子的一例的透视俯视图
图4是表示SDRAM的连接端子的一例的透视俯视图
图5是表示系统LSI的连接端子的一例的透视俯视图
图6是表示半导体模块的连接端子组和半导体元件的连接端子之间的关系的一例的透视俯视图
图7是半导体装置的示意性剖视图
图8是表示SDRAM和旁路电容器之间的关系的一例的电路框图
图9是表示SDRAM和LC滤波器之间的关系的一例的电路框图
图10是表示半导体模块的连接端子的其他例的透视俯视图
图11是表示半导体模块的连接端子的其他例的透视俯视图
图12是表示半导体模块的连接端子的其他例的透视俯视图
具体实施方式
以下，基于附图说明半导体模块和半导体装置的实施方式。如图1的示意性分解立体图所示，半导体装置10构成为具有半导体模块1和主基板5。在主基板5的第一面(主基板第一面5a)上至少安装有半导体模块1。半导体模块1在矩形形状的模块基板4的第一面(模块基板第一面4a)上安装有系统LSI2(处理器、第一半导体元件)和存储器3(第二半导体元件)，在模块基板第一面4a的相反侧的模块基板第二面4b上设置有多个连接端子8(参照图3、图7等)，并使模块基板第二面4b与主基板5的主基板第一面5a相向地将半导体模块1安装于主基板5。
存储器3是与系统LSI2协作的存储器，在本实施方式中，半导体模块1还包括用于将电力供给至存储器3的电源电路的一部分(后述的电源IC6)。如图2的部件配置图所示，在模块基板4上至少安装有作为系统LSI2的SoC(System on a ChiP)、作为存储器3的两个SDRAM(Synchronous Dynamic Random Access Memory)以及作为电源电路的一部分的电源IC6(PIC：Power IC)。系统LSI2(第一半导体元件)的外形形状比存储器3(第二半导体元件)的外形形状大，在俯视下的面积为系统LSI2的面积大于存储器3的面积。在本实施方式中，系统LSI2(第一半导体元件)的外形形状为正方形形状，存储器3(第二半导体元件)的外形形状为长方形形状。
如上所述，在此，作为系统LSI2示出了SoC。然而，系统LSI2也可以为SiP(Systemin a Package)。另外，在SoC中也包括半定制LSI的专用集成电路(Application SpecificIntegrated Circuit，ASIC)和通用LSI的专用标准处理器(Application SpecificStandard Processor，ASSP)等。另外，ASIC不限于门阵列、基于单元的IC(标准单元)，也包括现场可编程门阵列(Field Programmable Gate Array，FPGA)、可编程逻辑阵列(Programmable Logic Array，PLA)等的可编程逻辑设备(Programmable Logic Device，PLD)。
另外，SDRAM例如优选为DDR3(Double Data Rate 3，第三代双倍数据速率)SDRAM、DDR4(Double Data Rate 4，第四代双倍数据速率)SDRAM等。在此，作为存储器3示出了SDRAM，但不妨碍为闪速存储器、静态随机存取存储器(Static RAM，SRAM)等其他结构的存储器。如上所述，存储器3与系统LSI2协作。因此，存储器3的信号端子(地址端子、数据端子、控制端子等)在模块基板4上仅与系统LSI2连接。另外，在本实施方式中，用于驱动存储器3的电力由将安装于模块基板4的电源IC6作为核心的电源电路生成。需要说明的是，在系统LSI2中与存储器3连接的输入/输出部(端子的输入/输出焊盘)等的驱动电力也通过该电源IC6供给。
如上所述，在半导体模块1的模块基板第二面4b(与主基板第一面5a相向的相向面)上规则地配置有与主基板5连接的连接端子8。在本实施方式中，示例了半球状的连接端子8规则地配置的球栅阵列(Ball Grid Array，BGA)型的半导体模块1。图3表示从模块基板第一面4a侧沿着与模块基板4正交的方向Z观察安装于主基板5的状态下的半导体模块1的俯视下(从Z方向观察)的模块基板第二面4b的透视俯视图。在图3中，由实线表示配置于模块基板第二面4b的多个连接端子8，由虚拟线表示配置于模块基板第一面4a的部件内的系统LSI2、两个存储器3的外形。另外，配置于主基板第一面5a的相反侧的主基板第二面5b的部件内的作为与存储器3的电源端子连接的从动部件的旁路电容器7(详细说明如后述)的外形也由虚拟线表示。
如图3所示，在设置于模块基板第二面4b的多个连接端子8中包含规则地配置的多个连接端子组80。在本实施方式中，多个连接端子组80包含多个第一连接端子组81、一个第二连接端子组82以及一个第三连接端子组83。第一连接端子组81以在Z方向观察时包围模块基板4的外形的重心Q1的方式配置有四个。在各个第一连接端子组81中，相邻的连接端子8以第一间隔G1排列配置为格子状。在不考虑连接端子8的粗细的情况下，在各个第一端子组中，相邻的连接端子8能够以第一节距P1(第一重复周期)排列配置为格子状。第二连接端子组82以包围多个第一连接端子组81的方式配置，且相邻的连接端子8以第二间隔G2排列配置为矩形环状。相同地，第二连接端子组82能够以包围多个第一连接端子组81的方式配置且相邻的连接端子8以第二节距P2(第二重复周期)排列配置为矩形环状。第三连接端子组83以包围第二连接端子组82的方式配置且相邻的连接端子8以第三间隔G3排列配置为矩形环状。相同地，第三连接端子组83能够以包围第二连接端子组82的方式配置且相邻的连接端子8以第三节距P3(第三重复周期)排列配置为矩形环状。
不同的第一连接端子组81之间相邻的连接端子8配置为具有比第一间隔G1和第二间隔G2宽的第一组间隔G11。即，多个第一连接端子组81在沿着模块基板4的基板面且与矩形形状的模块基板4的边正交的方向上配置为具有第一组间隔G11。另外，第一连接端子组81和第二连接端子组82之间相邻的连接端子8配置为具有比第一间隔G1和第二间隔G2宽的第二组间隔G12。即，第一连接端子组81和第二连接端子组82在沿着模块基板4的基板面且与矩形形状的模块基板4的边正交的方向上配置为具有第二组间隔G12。另外，第二连接端子组82和第三连接端子组83之间相邻的连接端子8配置为具有比第一间隔G1、第二间隔G2和第三间隔G3宽的第三组间隔G13。即，第二连接端子组82和第三连接端子组83在沿着模块基板4的基板面且与矩形形状的模块基板4的边正交的方向上配置为具有第三组间隔G13。
在此，第一间隔G1(第一节距P1)、第二间隔G2(第二节距P2)和第三间隔G3(第三节距P3)可以为相同的值，也可以为不同的值。在本实施方式中，“第一节距P1＝第二节距P2＝第三节距P3”，由于连接端子8的粗细全部相同，从而“第一间隔G1＝第二间隔G2＝第三间隔G3”。在此，第一节距P1(＝P2、＝P3)例如为1[mm]。
另外，第一组间隔G11、第二组间隔G12、第三组间隔G13可以为相同的值，也可以为不同的值。在本实施方式中，第二组间隔G12和第三组间隔G13为相同的值，第一组间隔G11比第二组间隔G12和第三组间隔G13大。第一组间隔G11被设定为在第一连接端子组81之间能够以第一节距P1(＝P2、＝P3)配置三根连接端子8的间隔，第二组间隔G12和第三组间隔G13被设定为在各自相邻的端子组之间能够以第一节距P1(＝P2、＝P3)配置两根连接端子的间隔。在第一节距P1(＝P2、＝P3)为1[mm]的情况下，第一组间隔G11为2[mm]以上且4[mm]以下(将连接端子8的粗细设为小于0.5[mm]时，大致为3[mm]左右)。另外，第二组间隔G12和第三组间隔G13为1[mm]以上且3[mm]以下(将连接端子8的粗细设为小于0.5[mm]时，大致为2[mm]左右)。
如图3所示，将从所述Z方向观察时模块基板4的外形的重心Q1作为旋转对称的基准点，多个第一连接端子组81以四次对称的位置关系配置。另外，第二连接端子组82也以重心Q1作为旋转对称的基准点并以四次对称的位置关系配置。相同地，第三连接端子组83也以重心Q1作为旋转对称的基准点并以四次对称的位置关系配置。即，多个连接端子8的全部端子以重心Q1作为旋转对称的基准点并以四次对称的位置关系配置。由此，在将半导体模块1安装于主基板5的情况下，应力大致均等地施加至连接端子8。因此，确保对半导体装置10的外力(振动、冲击等)的耐力，从而提高半导体装置10的可靠性。
图4通过从模块基板第一面4a侧沿着与模块基板4正交的方向Z观察安装于模块基板4的状态下的存储器3的俯视下(从Z方向观察)的存储器3的与模块基板第一面4a相向的面的透视俯视图，示出了存储器3的连接端子(存储器端子38)的排列。存储器3具有四个以5×10格子状地排列的存储器端子组30。与半导体模块1的第一连接端子组81相同，四个存储器端子组30配置为2×2的格子状，并以存储器3的外形的重心Q3为旋转对称的基准点以四次对称的位置关系配置。在各个存储器端子组30之间，设置有能够配置两根存储器端子38的间隔。存储器端子38的节距(重复周期)例如为0.65[mm]。
在图4中，白色以外的存储器端子38为电源关联的端子，并对不同功能的端子用不同的阴影表示。在此，示出了DDR4SDRAM的存储器端子38，由斜线的阴影表示的第一存储器电源端子31为供给用于驱动存储器3的核心的电力(DDR4的情况下为额定1.2[V])的存储器端子38。由纵线的阴影表示的第二存储器电源端子32为供给用于驱动存储器3的输入/输出的电力(DDR4的情况下为额定1.2[V])的存储器端子38。由格子状的阴影表示的第三存储器电源端子33为供给用于在存储器3内部的数据写入的电力(用于供给字线电压的电力：DDR4的情况下为额定2.5[V])的存储器端子38。由涂黑表示的存储器接地端子39为接地连接的存储器端子38。由白色表示的存储器信号端子37为数据信号、地址信号和控制信号的存储器端子38。在存储器信号端子37中也可以包含未使用端子。在此，作为存储器3的电源端子示出了三种类型的端子，但将这些统称为“存储器电源端子36(第二电源端子)”。
图5通过从模块基板第一面4a侧沿着与模块基板4正交的方向Z观察的安装于模块基板4的状态下的系统LSI2的俯视下(从Z方向观察)的系统LSI2的与模块基板第一面4a相向的面的透视俯视图，示出了系统LSI2的连接端子(处理器端子28)的排列。处理器端子28也具有多个处理器端子组20。处理器端子28具有在中央部(系统LSI2的外形的重心Q2(参照图2、图3)的附近)格子状地排列的中央端子组21和以包围中央端子组21的方式矩形环状地配置的环状端子组22。处理器端子28的节距(重复周期)例如为1[mm]。
在图5中，仅示出了中央端子组21的处理器端子28的属性。在图5中，由斜线的阴影和涂黑表示的处理器端子28为电源关联的端子。由斜线的阴影表示的处理器端子28为供给用于驱动系统LSI2的电力的处理器电源端子26(第一电源端子)。在多数情况下，将多个电力供给至系统LSI2，但在此不区別。全部的处理器电源端子26可以为输入相同的电力的处理器端子28，也可以为供给不同的电力的多种类型的处理器端子28。由涂黑表示的处理器端子28为接地连接的处理器接地端子29。在环状端子组22中包含用于信号的输入/输出的处理器信号端子27。当然，在环状端子组22中也可以包含处理器电源端子26。
图6表示从模块基板第一面4a侧沿着与模块基板4正交的方向Z观察的半导体模块1的俯视下(从Z方向观察)的系统LSI2和存储器3的与模块基板第一面4a相向的相向面的透视俯视图。为了明确系统LSI2和存储器3与模块基板4之间的位置关系，示出了模块基板4的外形，并且由虚拟线表示模块基板第二面4b上的连接端子组80的分布区域。另外，图7示出了半导体装置10的示意性剖视图。
如图3和图6所示，从Z方向观察时，系统LSI2的电源端子即处理器电源端子26(第一电源端子)和多个第一连接端子组81内的一个即第一对象端子组81A(对象端子组)重叠。并且，如图7所示，在第一对象端子组81A中，将电力供给至系统LSI2的连接端子8和处理器电源端子26连接。处理器电源端子26与模块基板第一面4a上的焊盘L连接，该焊盘L和模块基板第二面4b的连接端子8(属于第一对象端子组81A的连接端子8)经由通孔TH(TH5)连接。
如图3和图6所示，从Z方向观察时，存储器3的电源端子即存储器电源端子36(第二电源端子)和第二连接端子组82重叠。如上所述，在存储器电源端子36中具有第一存储器电源端子31、第二存储器电源端子32和第三存储器电源端子33这三种类型，并优选至少第一存储器电源端子31和第二连接端子组82重叠。更优选第一存储器电源端子31和第二存储器电源端子32和第二连接端子组82重叠。当然，也可以第一存储器电源端子31、第二存储器电源端子32和第三存储器电源端子33这全部类型和第二连接端子组82重叠。
并且，如图7所示，在第二连接端子组82中，将电力供给至存储器3的连接端子8和存储器电源端子36连接。存储器电源端子36在模块基板第一面4a上与焊盘L连接，该焊盘L和模块基板第二面4b的连接端子8(属于第二连接端子组82的连接端子8)经由通孔TH(H3)连接。该连接端子8与形成于主基板第一面5a的焊盘L连接，并且，经由连接主基板第一面5a和主基板第二面5b的通孔TH(TH1)，该连接端子8与形成于主基板第二面5b的存储器电源侧焊盘L76连接。在主基板第二面5b上也形成有接地焊盘L79，并在存储器电源侧焊盘L76和接地焊盘L79之间安装有旁路电容器7。旁路电容器7是用于降低高频噪声的电容器，例如使用0.01[μF]～0.1[μF]左右的陶瓷电容器。
图8的示意性电路框图示出了存储器3和旁路电容器7之间的关系的一例。如上所述，从搭载于模块基板4的电源IC6将电力供给至存储器3的存储器电源端子36。如上所述，存储器电源端子36与主基板5的存储器电源侧焊盘L76连接，并在与主基板5的接地焊盘L79之间连接有旁路电容器7。模块基板4(半导体模块1)的接地和主基板5的接地电连接，半导体模块1中的电路和主基板5中的电路的接地(基准电位)是共通的。因此，通过使用通孔TH并沿着Z方向设置连接存储器电源端子36和主基板第二面5b的布线，能够在靠近存储器电源端子36的位置设置旁路电容器7。
如图4所示，存储器电源端子36在沿着模块基板第一面4a的方向上分散地配置。在存储器电源端子36中，从Z方向观察时也存在配置在的存储器3的外形中央(重心Q3)附近的端子。因此，例如若在模块基板第一面4a上配置旁路电容器7，则存在使存储器电源端子36和旁路电容器7之间的距离变长的可能性。然而，如图3、图7等所示，若在存储器电源端子36的Z方向(与模块基板4的基板面正交的方向(垂直方向))上配置旁路电容器7，则与在沿着模块基板4的基板面的方向(水平方向：例如图7中的X方向)上配置旁路电容器7的情况相比，能够缩短存储器电源端子36和旁路电容器7之间的布线距离。
参照图8，如上所述，由于模块基板4(半导体模块1)的接地和主基板5的接地是共通的，存储器接地端子39也可以不和主基板第二面5b的接地焊盘L79连接。然而，由于在存储器3中，存储器电源端子36和存储器接地端子39为成对的电源关联的存储器端子38，如图7所示，也可以经由通孔TH(TH2、TH4)将存储器接地端子39和接地焊盘L79连接。
在上述中，也参照图7，示出了从Z方向观察时，存储器3的电源端子即存储器电源端子36(第二电源端子)和第二连接端子组82重叠的实施方式。然而，如图3和图6所示，更优选为，从Z方向观察时，存储器电源端子36(第二电源端子)和多个第一连接端子组81内的与第一对象端子组81A不同的至少一个第一连接端子组81(第二对象端子组81B)进一步重叠。省略像图7那样的示意性剖视图的例示，但在第二对象端子组81B中，将向存储器3供给电力的连接端子8和存储器电源端子36连接。相同地，省略像图7那样的剖视图的例示，但如图3和图6所示，优选为，从Z方向观察时，存储器电源端子36和第三连接端子组83重叠，并且将第三连接端子组83中的向存储器3供给电力的连接端子8和存储器电源端子36连接。
如上所述，旁路电容器7在多数情况下使用陶瓷电容器。在表面安装型的陶瓷电容器(芯片陶瓷电容器)中，标准地量产有2125型(外形为2[mm]×1.25[mm])、1608型(外形为1.6[mm]×0.8[mm])和1005型(外形为1[mm]×0.5[mm])等。在容量为0.01[μF]～0.1[μF]左右的芯片陶瓷电容器中，1608型、1005型等为主流(体积区域)，通过量产效果也降低了成本。
如图3所示，从Z方向观察时，旁路电容器7安装在连接端子组80之间。因此，连接端子组80之间的距离(端子组间隔)优选为能够安装芯片陶瓷电容器的尺寸以上。如图3所示，从Z方向观察时，旁路电容器7配置在第一连接端子组81与第二连接端子组82之间以及第二连接端子组82与第三连接端子组83之间。因此，第二组间隔G12和第三组间隔G13优选设定为能够安装旁路电容器7的尺寸以上。
如上所述，第二组间隔G12和第三组间隔G13为1[mm]以上且3[mm]以下(将连接端子8的粗细设为小于0.5[mm]时，大致为2[mm]左右)。因此，能够将1608型、1005型的芯片陶瓷电容器适当地配置在第一连接端子组81和第二连接端子组82之间以及第二连接端子组82和第三连接端子组83之间。
在BGA型的半导体模块1中，能够从配置于外周侧的连接端子8在主基板第一面5a上引出布线W(参照图7)，但在靠近重心Q1的一侧难以在主基板第一面5a上引出布线W。因此，从Z方向观察时，从与连接端子8重叠的位置(在主基板第一面5a上对应于连接有连接端子8的焊盘L的位置，或者，附近(直至相邻的连接端子8(焊盘L)的范围)至主基板第二面5b形成有通孔TH。即，在主基板第二面5b上，在半导体模块1的连接端子8的配置范围内，以与连接端子8相同的排列配置有通孔TH的开口。
由于不能在通孔TH上安装部件，因此，若连接端子8整面地配置、或第二组间隔G12和第三组间隔G13小于1[mm]，则不能将旁路电容器7安装于主基板第二面5b。如本实施方式所示，通过将第二组间隔G12和第三组间隔G13设定为能够安装旁路电容器7(芯片陶瓷电容器)的尺寸以上，能够适当地将旁路电容器7安装于主基板第二面5b。
如图1～图3、图6等所示，在本实施方式中，模块基板4的重心Q1和系统LSI2的重心Q2从Z方向观察时不重叠，并且系统LSI2靠近模块基板4的一个角部侧配置。并且，两个存储器3分别沿着模块基板4中未配置系统LSI2的L字状的区域的纵向和横向地配置。在此，将Z方向观察时的模块基板4的四个角部内的一个角部作为对象角部TE，将其他三个角部作为非对称角部NE。另外，将从Z方向观察时通过对象角部TE的边作为对象边TS，将不通过对象角部TE的边作为非对象边NS。系统LSI2配置在从Z方向观察时，比全部的非对称角部NE更靠近对象角部TE的位置，存储器3配置在从Z方向观察时，不通过对象角部TE的非对象边NS侧。在本实施方式中，存储器3的外形形状为长方形形状，存储器3以长边沿着非对象边NS的方式配置。
如上所述，从Z方向观察时的多个第一连接端子组81各自的分布范围为矩形形状，并且四个第一连接端子组81以2行2列的方式配置。并且，第二连接端子组82配置为包围四个第一连接端子组81。包围第二连接端子组82地配置的第三连接端子组83也包围四个第一连接端子组81。在两个对象边TS的一侧(对象角部TE的一侧)，第一连接端子组81(第一对象端子组81A)和第二连接端子组82之间的区域、第二连接端子组82和第三连接端子组83之间的区域从Z方向观察时与系统LSI2重叠。然而，在两个非对象边NS侧，第一连接端子组81(第二对象端子组81B)和第二连接端子组82之间的全部区域、第二连接端子组82和第三连接端子组83之间的全部区域从Z方向观察时不与系统LSI2重叠。因此，以使这些区域和存储器3从Z方向观察时重叠的方式配置存储器3，从而能够在主基板第二面5b上的从Z方向观察时与这些区域重叠的区域配置旁路电容器7。即，在半导体装置10中，存储器3的旁路电容器7在主基板第二面5b上安装于从Z方向观察时与第二连接端子组82和相邻于第二连接端子组82的其他连接端子组80之间的区域重叠的位置。
需要说明的是，由于系统LSI2靠近对象角部TE侧配置，从而在对象角部TE侧，如图6所示，系统LSI2的信号端子(处理器信号端子27)和多个第二连接端子组82重叠。并且，如图7所示，在第二连接端子组82中，与处理器信号端子27相对应的连接端子8和处理器信号端子27连接。
(其他实施方式)
以下，说明其他实施方式。需要说明的是，以下说明的各实施方式的结构不限于各自单独应用的结构，只要在不产生矛盾的情况下，也能够与其他实施方式的结构组合应用。
(1)在上述中，将在半导体模块1中具备生成用于供给至存储器3的电力的电源IC6的方式作为例示。然而，如图9所示，也可以是将生成用于供给至存储器3的电力的电源电路60安装于主基板5，并从主基板5将该电力供给至半导体模块1。在这种情况下，作为从动部件，不限于上述的旁路电容器7，也可以在主基板第二面5b上安装LC滤波器等的滤波器7f，并且滤波器7f和存储器电源端子36经由连接端子8以及主基板5的通孔TH连接。如图9所示的LC滤波器也作为与芯片陶瓷电容器相同形状的芯片LC滤波器而被量产。因此，如上所述，能够将滤波器7f安装于主基板第二面5b。另外，滤波器7f不限于图9所示的LC滤波器，也可以为具有电阻的RC滤波器来取代电感器。这种RC滤波器也作为与芯片陶瓷电容器相同形状的芯片RC滤波器而被量产。当然，如图9所示，在生成用于供给至存储器3的电力的电源电路60安装于主基板5的方式中，也可以在主基板第二面5b上安装旁路电容器7。
(2)在上述中，将旁路电容器7与存储器3连接的方式作为例示进行了说明，但与系统LSI2连接的旁路电容器7、滤波器7f等从动部件也可以同样地安装于主基板第二面5b。
(3)在上述中，以半导体模块1的连接端子8具有第一连接端子组81、第二连接端子组82和第三连接端子组83这三种类型的连接端子组80的方式作为例示进行了说明。然而，如图10和图11所示，连接端子8也可以构成为具有格子状地排列的多个(4个)第一连接端子组81和包围多个第一连接端子组81的矩形环状的第二连接端子组82。由于第一间隔G1(第一节距P1)、第二间隔G2(第二节距P2)、第一组间隔G11和第二组间隔G12也与上述的方式相同，从而省略其详细的说明。如图10和图11所示，在这些方式中，从Z方向观察时，系统LSI2的处理器电源端子26也和第一对象端子组81A重叠，并且第一对象端子组81A中的将电力供给至系统LSI2的连接端子8和处理器电源端子26连接。另外，从Z方向观察时，存储器3的存储器电源端子36和第二连接端子组82重叠，并且第二连接端子组82中的将电力供给至存储器3的连接端子8和存储器电源端子36连接。
(4)在上述中，以第一组间隔G11为比第一间隔G1和第二间隔G2宽的间隔的方式作为例示进行了说明。然而，第一组间隔G11也可以为与第一间隔G1和第二间隔G2相同的值。即，第一组间隔G11也可以为第一间隔G1和第二间隔G2以上的间隔。第一组间隔G11为与第一间隔G1和第二间隔G2相同的值时，如图12所示，第一连接端子组81也能够被视为汇总的一个连接端子组80。然而，如图12所示，也能够认为虚拟地具有四个第一连接端子组81。即，在如图12所示的方式中，也如上所述地具有四个第一连接端子组81，并且能够在其中设定第一对象端子组81A、第二对象端子组81B。因此，即使如图12所示的端子配置，也能够实现上述的各种方式。需要说明的是，在图12中，以具有第三连接端子组83的方式作为例示，但当然也可以仅由第一连接端子组81和第二连接端子组82构成。
(5)在上述中，以具备系统LSI2(第一半导体元件)和存储器3(第二半导体元件)作为半导体元件的半导体模块1作为例示进行了说明，但半导体模块1也可以构成为例如具有多个系统LSI2(处理器)。在这种半导体模块1具有多个系统LSI2的情况下，优选在俯视下，第一半导体元件的外形比第二半导体元件的外形大。
(6)在上述中，以系统LSI2和存储器3均具备BGA型的连接端子(28、38)的方式作为例示进行了说明。然而，系统LSI2和存储器3也可以为从IC主体的周围向外侧突出并从下方向内侧弯曲，并且接触部位于IC主体的下部(与模块基板第一面4a相向的面)的四侧J形引脚扁平封装(Quad Flat J-Leaded Package，QFJ)、J形引脚小外型封装(Small Outline J-Leaded Package，SOJ)。另外，也不妨碍系统LSI2和存储器3为具有不是向IC主体的下部而是向IC主体的横向突出的L字型的连接端子的L形引脚小外型封装(Small Outline L-Leaded Package，SOP)、四侧鸥翼形引脚扁平封装(Quad Flat Gull Wing LeadedPackage，QFP)。
(实施方式的概要)
以下，简单地说明在上述中说明的半导体模块(1)和半导体装置(10)的概要。
作为一个实施方式，半导体模块(1)将第一半导体元件(2)和第二半导体元件(3)安装于矩形形状的模块基板(4)的第一面(4a)，将多个连接端子(8)设置于所述第一面(4a)的相反侧的第二面(4b)，并使所述第二面(4b)与主基板(5)相向地将所述半导体模块(1)安装于所述主基板(5)，其中，在设置于所述第二面(4b)的多个所述连接端子(8)中，包含规则地配置的多个连接端子组(80)。多个所述连接端子组(80)包含：多个第一连接端子组(81)，在所述第一连接端子组(81)中，相邻的所述连接端子(80)以第一间隔(G1)排列配置成格子状；第二连接端子组(82)，以包围多个所述第一连接端子组(81)的方式配置，在第二连接端子组(82)中，相邻的所述连接端子(8)以第二间隔(G2)排列配置成矩形环状。不同的所述第一连接端子组(81)之间相邻的所述连接端子(8)配置为具有所述第一间隔(G1)和所述第二间隔(G2)以上的第一组间隔(G11)，所述第一连接端子组(81)和所述第二连接端子组(82)之间相邻的所述连接端子(8)配置为具有比所述第一间隔(G1)和所述第二间隔(G2)宽的第二组间隔(G12)，在从与所述模块基板(4)正交的方向(Z)观察的俯视下，所述第一半导体元件(2)的电源端子即第一电源端子(26)和多个所述第一连接端子组(81)内之一即对象端子组(81A)重叠，并且在所述对象端子组(81A)中的将电力供给至所述第一半导体元件(2)的所述连接端子(8)和所述第一电源端子(26)连接，在所述俯视下，所述第二半导体元件(3)的电源端子即第二电源端子(36)和所述第二连接端子组(82)重叠，并且在所述第二连接端子组(82)中的将电力供给至所述第二半导体元件(3)的所述连接端子(8)和所述第二电源端子(36)连接。
根据该结构，在对象端子组(81A)中的能够将向第一半导体元件(2)供给电力的连接端子(8)和第一电源端子(26)以沿着与模块基板(4)正交的方向(Z)的短的布线距离连接。另外，在第二连接端子组(82)中，也能够将向第二半导体元件(3)供给电力的连接端子(8)和第二电源端子(36)以沿着与模块基板(4)正交的方向(Z)的短的布线距离连接。在此，在对象端子组(81A)(第一连接端子组(81))和第二连接端子组(82)之间设置有第二组间隔(G12)的间隙。因此，如下述说明，利用该间隙，能够在主基板(5)上的靠近第一电源端子(26)和第二电源端子(36)的位置安装部件。例如，在主基板(5)上，存在安装有半导体模块(1)的安装面(5a)和其相反侧的面(5b)之间形成将该相反侧的面(5b)和连接端子(8)电连接的通孔(TH)的情况。因此，在该相反侧的面(5b)上，存在根据连接端子(8)的配置而形成通孔(TH)的开口的情况。在安装面(5a)的相反侧的面(5b)上，不能在与这种开口在俯视下重叠的位置安装部件。然而，由于在相当于第二组间隔(G12)的间隙的区域中没有连接端子(8)，从而也不形成这种开口。因此，在主基板(5)的与安装面(5a)相反的一侧的面(5b)上，能够在俯视下与第二组间隔(G12)的间隙相当的区域安装部件。即，根据本结构，能够对搭载于半导体模块(1)的半导体元件(2、3)的电源端子(26、36)以短的布线距离配置从动部件(7、7f)。
在此，优选为，所述第一半导体元件(2)为处理器(2)，所述第二半导体元件(3)为存储器(3)。换言之，半导体模块(1)将处理器(2)和存储器(3)安装于矩形形状的模块基板(4)的第一面(4a)，将多个连接端子(8)设置于所述第一面(4a)的相反侧的第二面(4b)，并使所述第二面(4b)与主基板(5)相向地将半导体模块(1)安装于所述主基板(5)，其中，在设置于所述第二面(4b)的多个所述连接端子(8)中包含规则地配置的多个连接端子组(80)。多个所述连接端子组(80)包含：第一连接端子组(81)，在所述第一连接端子组(81)中，相邻的所述连接端子(80)以第一间隔(G1)排列配置成格子状；第二连接端子组(82)，以包围多个所述第一连接端子组(81)的方式配置，在第二连接端子组(82)中，相邻的所述连接端子(8)以第二间隔(G2)排列配置成矩形环状。不同的所述第一连接端子组(81)之间相邻的所述连接端子(8)配置为具有所述第一间隔(G1)和所述第二间隔(G2)以上的第一组间隔(G11)，并且所述第一连接端子组(81)和所述第二连接端子组(82)之间相邻的所述连接端子(8)配置为具有比所述第一间隔(G1)和所述第二间隔(G2)宽的第二组间隔(G12)，在与所述模块基板(4)正交的方向(Z)观察的俯视下，所述处理器(2)的电源端子即第一电源端子(26)和多个所述第一连接端子组(81)内之一即对象端子组(81A)重叠，并且在所述对象端子组(81A)中的将电力供给至所述处理器(2)的所述连接端子(8)和所述第一电源端子(26)连接，在所述俯视下，所述存储器(3)的电源端子即第二电源端子(36)和所述第二连接端子组(82)重叠，并且在所述第二连接端子组(82)中的将电力供给至所述存储器(3)的所述连接端子(8)和所述第二电源端子(36)连接。
处理器(2)和存储器(3)协作的情况较多，仅在处理器(2)和存储器(3)之间连接的信号线也较多。因此，这通常允许具备处理器(2)和存储器(3)的半导体模块(1)具有比处理器(2)的连接端子(28)和存储器(3)的连接端子(38)的总数少的连接端子(8)。因此，与将处理器(2)和存储器(3)安装于主基板(5)的情况相比，将半导体模块(1)安装于主基板(5)的情况下的布线效率、安装效率得到提高。处理器(2)的消耗电流大，通常具备大量的电源端子(26)。并且，构成处理器(2)的裸芯片(die)配置于封装中央，因此，例如在处理器(2)的连接端子(28)为BGA的情况下，电源端子(26)通常配置于中央部。另外，在向大容量化发展的存储器(3)中，为了将电力均匀地供给至存储器(3)内部的存储器单元，通常将电源端子(36)分散配置。在将从动部件(7)与处理器(2)的电源端子(26)、存储器(3)的电源端子(36)连接的情况下，布线距离变长，可能限制从动部件(7)的效果。然而，根据本结构，如上所述，在主基板(5)的与安装面(5a)相反的一侧的面(5b)上，能够在俯视下相当于第二组间隔(G12)的间隙的区域中安装从动部件(7)。即，能够将从动部件(7、7f)以沿着与模块基板(4)和主基板(5)正交的方向的短的布线距离与处理器(2)的电源端子(26)、存储器(3)的电源端子(36)连接。
在此，优选为，将所述对象端子组(81A)作为第一对象端子组(81A)，并将多个所述第一连接端子组(81)内的与所述第一对象端子组(81A)不同的至少一个端子作为第二对象端子组(81B)，在所述俯视下，所述第二电源端子(36)和所述第二对象端子组(82)重叠，所述第二对象端子组(81B)中的将电力供给至所述存储器(3)的所述连接端子(8)和所述第二电源端子(36)连接。
在第一连接端子组(81)和第二连接端子组(82)之间没有遍及第二组间隔(G12)而形成连接端子(8)。如上所述，存储器(3)的电源端子(36)与第二连接端子组(82)在俯视下重叠。而且，存储器(3)的电源端子(36)与第一连接端子(81)内之一即第二对象端子组(81B)在俯视下重叠时，存储器(3)的电源端子(8)位于俯视下与与第二组间隔(G12)的间隙重叠的区域的两侧。因此，能够高效地在俯视下与第二组间隔(G12)的间隙重叠的区域配置从动部件(7、7f)。
另外，优选为，所述第二电源端子(36)在沿着所述模块基板(4)的所述第一面(4a)的方向上分散地配置，所述第二电源端子(36)内的一部分与所述第二连接端子组(82)连接，所述第二电源端子(36)内的其他部分与所述第二对象端子组(81B)连接。
根据该结构，由于夹着未形成有连接端子(8)的第二组间隔(G12)的区域而配置第二电源端子(36)内的一部分和其他部分，能够在与第二组间隔(G12)的间隙重叠的区域适当地配置从动部件(7、7f)。
另外，优选为，多个所述连接端子(8)包含：第三连接端子组(83)，以包围所述第二连接端子组(82)的方式配置，在所述第三连接端子组(83)中，相邻的所述连接端子(8)以第三间隔(G3)排列配置成矩形环状，所述第二连接端子组(82)和所述第三连接端子组(83)之间相邻的所述连接端子(80)配置为具有比所述第一间隔(G1)、所述第二间隔(G2)和所述第三间隔(G3)宽的第三组间隔(G13)，在所述俯视下，所述第二电源端子(36)和所述第三连接端子组(83)重叠，在所述第三连接端子组(83)中的将电力供给至所述存储器(3)的所述连接端子(8)与所述第二电源端子(36)连接。
根据该结构，通过具备第三连接端子组(83)，半导体模块(1)能够设置大量的连接端子(8)。而且，由于在第二连接端子组(82)和第三连接端子组(83)之间设置第三组间隔(G13)，即使连接端子(8)的数量增加，也提供用于安装与处理器(2)的电源端子(26)、存储器(3)的电源端子(36)连接的从动部件(7f)的区域。
另外，在多个所述连接端子(8)包含以包围所述第二连接端子组(82)的方式配置且相邻的所述连接端子(8)以第三间隔(G3)排列配置成矩形环状的第三连接端子组(83)的情况下，优选为，所述第二电源端子(36)在沿着所述模块基板(4)的所述第一面(4a)的方向上分散地配置，所述第二电源端子(36)内的一部分与所述第二连接端子组(82)连接，所述第二电源端子(36)内的其他部分与所述第三连接端子组(83)连接。
根据该结构，由于第二电源端子(36)内的一部分和其他部分夹着未形成有连接端子(8)的第三组间隔(G13)的区域而配置，从而能够在与第三组间隔(G13)的间隙重叠的区域适当地配置从动部件(7、7f)。
另外，优选为，所述第二组间隔(G12)被设定为能够安装所述存储器(3)的旁路电容器(7)和滤波器(7f)中的至少一方的尺寸以上，在多个所述连接端子(8)包含所述第三连接端子组(83)，并所述第二连接端子组(82)和所述第三连接端子组(83)之间相邻的所述连接端子(80)配置为具有所述第三组间隔(G13)的情况下，所述第三组间隔(G13)也被设定为能够安装所述存储器(3)的旁路电容器(7)和滤波器(7f)中的至少一方的尺寸以上。
根据该结构，能够在俯视下主基板(5)的与第一连接端子组(81)与第二连接端子组(82)之间的区域和第二连接端子组(82)与第三连接端子组(83)之间的区域重叠的区域适当地安装旁路电容器(7)和滤波器(7f)中的至少一方的从动元件。
在此，优选为，在所述俯视下，所述处理器(2)的信号端子(27)和所述第二连接端子组(82)重叠，所述第二连接端子组(82)中的与所述处理器(2)的所述信号端子(27)相对应的所述连接端子(8)和所述信号端子(8)连接。
例如在处理器(2)的连接端子(28)为BGA型的情况下，考虑到信号布线的引出，信号端子(28)通常配置在比中央更靠周边侧。如上所述，以使电源端子(26)与对象端子组(81A)(第一连接端子组(81))在俯视下重叠的方式将处理器(2)配置于模块基板(4)。而且，处理器(2)的信号端子(27)在俯视下与第二连接端子组(82)重叠时，以使在俯视下的模块基板(4)的外形的重心(Q1)与在俯视下的处理器(2)的外形的重心(Q2)在俯视下不重叠的方式将处理器(2)配置于模块基板(4)。因此，能够适当地确保配置存储器(3)等其他半导体元件的位置来构成半导体模块(1)。
另外，优选为，在所述俯视下，将所述模块基板(4)的外形的重心(Q1)作为旋转对称的基准点，多个所述第一连接端子组(81)和所述第二连接端子组(82)以四次对称的位置关系配置。
由于半导体模块(1)的连接端子(8)能够根据用户的规格而比较灵活地设定，因此，能够例如通过适当地减少连接端子(8)来设置安装从动部件(7、7f)的区域。然而，由于具备处理器(2)、存储器(3)等多个半导体元件的半导体模块(1)的面积相对较大，若减少连接端子(8)，则会在将半导体模块(1)安装于主基板(5)的情况下，沿着模块基板(4)的基板面的方向上的应力的差变大，从而存在机械强度降低的情况。根据本结构，多个第一连接端子组(81)和第二连接端子组(82)具有第二组间隔(G12)的间隙，并且以四次对称的位置关系配置时，能够保持安装半导体模块(1)时的机械强度，并且确保安装从动部件(7、7f)的区域。
另外，优选为，在所述俯视下，将所述模块基板(4)的四个角部内的一个角部作为对象角部(TE)，将其他三个角部作为非对称角部(NE)，在所述俯视下，所述处理器(2)配置在比全部的所述非对称角部(NE)更靠近所述对象角部(TE)的位置，在所述俯视下，所述存储器(3)配置在不通过所述对象角部(TE)的边(NS)的一侧，在所述俯视下，多个所述第一连接端子组(81)的各自的分布范围为矩形形状，四个所述第一连接端子组(81)以2行2列的方式配置，所述第二连接端子组(82)包围四个所述第一连接端子组(81)地配置。
根据该结构，处理器(2)靠近模块基板(4)的一个角部(对象角部(TE))侧配置。并且，能够沿着在模块基板(4)中未配置处理器(2)的L字状的区域的纵向和横向的一个方向或每个方向，配置一个或多个存储器(3)。即，能够高效地将处理器(2)和存储器(3)搭载于模块基板(4)，并在俯视下使处理器(2)的第一电源端子(26)和第一对象端子组(81A)重叠，并在俯视下使存储器(3)的第二电源端子(36)和第二端子组(82)重叠。
作为一个实施方式，将上述的任意一个半导体模块(1)安装于所述主基板(5)的一侧的面即主基板第一面(5a)的半导体装置(10)，其中，所述主基板(5)在所述俯视下与连接所述第二电源端子(36)的所述连接端子(8)重叠的位置，具备连接所述主基板第一面(5a)的相反侧的主基板第二面(5b)和所述主基板第一面(5a)的通孔(TH)，在所述主基板第二面(5b)，在所述俯视下与所述第二连接端子组(82)和相邻于所述第二连接端子组(82)的其他所述连接端子组(81、83)之间的区域重叠的位置，安装有所述存储器(3)的旁路电容器(7)和滤波器(7f)中的至少一方。
根据本结构，如上所述，能够在主基板(5)的与安装面(5a)相反的一侧的面(5b)上，在俯视下相当于第二组间隔(G12)的间隙的区域中安装从动部件(7)。即，能够以沿着与模块基板(4)和主基板(5)正交的方向的短的布线距离将从动部件(7)与处理器(2)的电源端子(26)、存储器(3)的电源端子(36)连接。
附图标记说明：
1：半导体模块
2：系统LSI(处理器、第一半导体元件)
3：存储器(第二半导体元件)
4：模块基板
4a：模块基板第一面(模块基板的第一面)
4b：模块基板第二面(模块基板的第二面)
5：主基板
5a：主基板第一面
5b：主基板第二面
7：旁路电容器
7f：滤波器
8：连接端子
10：半导体装置
26：处理器电源端子(处理器的电源端子、第一电源端子)
27：处理器信号端子(处理器的信号端子)
31：第一存储器电源端子(存储器的电源端子、第二电源端子)
32：第二存储器电源端子(存储器的电源端子、第二电源端子)
33：第三存储器电源端子(存储器的电源端子、第二电源端子)
36：存储器电源端子(存储器的电源端子、第二电源端子)
37：存储器信号端子
39：接地端子
80：连接端子组
81：第一连接端子组
81A：第一对象端子组(对象端子组)
81B：第二对象端子组
82：第二连接端子组
83：第三连接端子组
G1：第一间隔
G2：第二间隔
G3：第三间隔
G11：第一组间隔
G12：第二组间隔
G13：第三组间隔
NE：非对称角部
NS：非对象边(不通过对象角部的边)
Q1：重心(俯视下的模块基板的外形的重心)
TE：对象角部
TH：通孔
Z：与模块基板正交的方向

Claims (13)

1.一种半导体模块，将第一半导体元件和第二半导体元件安装于矩形形状的模块基板的第一面，将多个连接端子设置于所述第一面的相反侧的第二面，并使所述第二面与主基板相向地将所述半导体模块安装于所述主基板，其中，
在设置于所述第二面的多个所述连接端子中，包含规则地配置的多个连接端子组，
多个所述连接端子组包含：
多个第一连接端子组，在所述第一连接端子组中，相邻的所述连接端子以第一间隔排列配置成格子状；
第二连接端子组，以包围多个所述第一连接端子组的方式配置，并且在所述第二连接端子组中，相邻的所述连接端子以第二间隔排列配置成矩形环状，
不同的所述第一连接端子组之间相邻的所述连接端子配置为具有所述第一间隔和所述第二间隔以上的第一组间隔，
所述第一连接端子组和所述第二连接端子组之间相邻的所述连接端子配置为具有比所述第一间隔和所述第二间隔宽的第二组间隔，
在从与所述模块基板正交的方向观察的俯视下，所述第一半导体元件的电源端子即第一电源端子和多个所述第一连接端子组内之一即对象端子组重叠，并且在所述对象端子组中的将电力供给至所述第一半导体元件的所述连接端子和所述第一电源端子连接，
在所述俯视下，所述第二半导体元件的电源端子即第二电源端子和所述第二连接端子组重叠，并且在所述第二连接端子组中的将电力供给至所述第二半导体元件的所述连接端子和所述第二电源端子连接。
2.如权利要求1所述的半导体模块，其中，
所述第一半导体元件为处理器，所述第二半导体元件为存储器。
3.一种半导体模块，将处理器和存储器安装于矩形形状的模块基板的第一面，将多个连接端子设置于所述第一面的相反侧的第二面，并使所述第二面与主基板相向地将所述半导体模块安装于所述主基板，其中，
在设置于所述第二面的多个所述连接端子中，包含规则地配置的多个连接端子组，
多个所述连接端子组包含：
多个第一连接端子组，在所述第一连接端子组中，相邻的所述连接端子以第一间隔排列配置成格子状；
第二连接端子组，以包围多个所述第一连接端子组的方式配置，并且，在所述第二连接端子组中，相邻的所述连接端子以第二间隔排列配置成矩形环状，
不同的所述第一连接端子组间相邻的所述连接端子配置为具有所述第一间隔和所述第二间隔以上的第一组间隔，
所述第一连接端子组和所述第二连接端子组之间相邻的所述连接端子配置为具有比所述第一间隔和所述第二间隔宽的第二组间隔，
在从与所述模块基板正交的方向观察的俯视下，所述处理器的电源端子即第一电源端子和多个所述第一连接端子组内之一即对象端子组重叠，并且在所述对象端子组中的将电力供给至所述处理器的所述连接端子和所述第一电源端子连接，
在所述俯视下，所述存储器的电源端子即第二电源端子和所述第二连接端子组重叠，并且在所述第二连接端子组中的将电力供给至所述存储器的所述连接端子和所述第二电源端子连接。
4.如权利要求3所述的半导体模块，其中，
将所述对象端子组作为第一对象端子组，将多个所述第一连接端子组内的与所述第一对象端子组不同的至少一个端子组作为第二对象端子组，
在所述俯视下，所述第二电源端子和所述第二对象端子组重叠，所述第二对象端子组中的将电力供给至所述存储器的所述连接端子和所述第二电源端子连接。
5.如权利要求4所述的半导体模块，其中，
所述第二电源端子在沿着所述模块基板的所述第一面的方向上分散地配置，
所述第二电源端子内的一部分和所述第二连接端子组连接，
所述第二电源端子内的其他部分和所述第二对象端子组连接。
6.如权利要求4或5所述的半导体模块，其中，
所述第二组间隔被设定为能够安装所述存储器的旁路电容器和滤波器中的至少一方的尺寸以上。
7.如权利要求3至6中任一项所述的半导体模块，其中，
多个所述连接端子包括：第三连接端子组，以包围所述第二连接端子组的方式配置，在所述第三连接端子组中，相邻的所述连接端子以第三间隔排列配置成矩形环状，
所述第二连接端子组和所述第三连接端子组之间相邻的所述连接端子配置为具有比所述第一间隔、所述第二间隔和所述第三间隔宽的第三组间隔，
在所述俯视下，所述第二电源端子和所述第三连接端子组重叠，在所述第三连接端子组中的将电力供给至所述存储器的所述连接端子和所述第二电源端子连接。
8.如权利要求7所述的半导体模块，其中，
所述第二电源端子在沿着所述模块基板的所述第一面的方向上分散地配置，
所述第二电源端子内的一部分和所述第二连接端子组连接，
所述第二电源端子内的其他部分和所述第三连接端子组连接。
9.如权利要求7或8所述的半导体模块，其中，
所述第三组间隔被设定为能够安装所述存储器的旁路电容器和滤波器中的至少一方的尺寸以上。
10.如权利要求3至9中任一项所述的半导体模块，其中，
在所述俯视下，所述处理器的信号端子和所述第二连接端子组重叠，所述第二连接端子组中的与所述处理器的所述信号端子相对应的所述连接端子和所述信号端子连接。
11.如权利要求3至10中任一项所述的半导体模块，其中，
在所述俯视下，将所述模块基板的外形的重心作为旋转对称的基准点，多个所述第一连接端子组和所述第二连接端子组以四次对称的位置关系配置。
12.如权利要求3至11中任一项所述的半导体模块，其中，
在所述俯视下，将所述模块基板的四个角部内的一个角部作为对象角部，将其他三个角部作为非对称角部，
在所述俯视下，所述处理器配置在比全部的所述非对称角部更靠近所述对象角部的位置，
在所述俯视下，所述存储器配置在不通过所述对象角部的边的一侧，
在所述俯视下，多个所述第一连接端子组的各自的分布范围为矩形形状，四个所述第一连接端子组以2行2列的方式配置，
所述第二连接端子组包围四个所述第一连接端子组地配置。
13.一种半导体装置，将权利要求3至12中任一项所述的半导体模块安装于所述主基板的一侧的面即主基板第一面，其中，
所述主基板在所述俯视下与连接所述第二电源端子的所述连接端子重叠的位置，具备连接所述主基板第一面的相反侧的主基板第二面和所述主基板第一面的通孔，
在所述主基板第二面，在所述俯视下与所述第二连接端子组和相邻于所述第二连接端子组的其他所述连接端子组之间的区域重叠的位置，安装有所述存储器的旁路电容器和滤波器中的至少一方。
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