JP2007081364A - プリント基板及び半導体集積回路 - Google Patents

Abstract

【課題】 単層、２層、４層以上の全ての種類のプリント基板に適応可能であり、且つ安価で簡単な構成でＩＣをノイズ源として発生する不要輻射を抑制可能なプリント基板を提供することである。
【解決手段】 第１の回路と、そこに接続される第１種の電源端子と第１種のＧＮＤ端子との複数組の第１種のペア端子と、第２の回路と、そこに接続される第２種の電源端子と第２種のＧＮＤ端子との複数組の第２のペア端子とを備え、第１種と第２種のペア端子とが内部的に分離されたＩＣを想定する。そのＩＣを搭載するプリント基板に、第１種のＧＮＤ端子からの配線が第２種のＧＮＤ端子及びプリント基板のＧＮＤへと導かれる経路に設けられるインダクタを備え、第１種のＧＮＤ端子の各々と他の第１種のＧＮＤ端子の各々とが前記ＩＣの端子配列内側に配置される部分を有する。そして、そのインダクタにより第１の回路の動作によって発生した高周波の電位変動を抑制する。
【選択図】 図８

Description

本発明はプリント基板及び半導体集積回路に関し、特に、例えば、複数の電源端子とＧＮＤ端子を備えるＡＳＩＣ等のＩＣ、及びＩＣを搭載するプリント基板に関するものである。

近年の半導体集積回路（以下、ＩＣという）は、プロセス技術の微細化による高集積化が進み、チップ内に搭載する回路規模が飛躍的に増大している。特に、内部コア回路とＩ／Ｏバッファ部とに大別されるＩＣチップ内の構成において、内部コア回路における集積化が進んでいる。その結果、内部コア回路に構成されるＣＭＯＳなどのスイッチング素子数が大規模化し、且つその動作スピードは年々高速化し続けている。

内部コア回路に構成された膨大な数のスイッチング素子がＩＣを動作させるクロック周期で同時にオン・オフを繰り返すため、同じタイミングで瞬時電流が発生する。瞬時電流はＩＣ内部の配線部と、ＩＣ外部のプリントパターン等に流れる電流経路に寄生するインピーダンスとにより電圧降下を生じさせる。このため、高周波での周期的な電位変動がノイズ源となり、ＩＣを搭載するプリント基板、プリント基板を実装する装置全体へとそのノイズが伝播していく。

ＩＣの内部は、上述のように、内部コア回路部と外部とのインタフェース部分であるＩ／Ｏバッファ部に大別され、従来のＩＣでは、内部コア回路部の電源配線とＩ／Ｏバッファ部の電源配線及びＧＮＤ配線は、ＩＣ内部で共通に配線されていた。

このように、内部コア回路部とＩ／Ｏバッファ部のそれぞれの電源とＧＮＤがＩＣ内部で共通に配線される場合には、内部コア回路部の電源とＧＮＤに発生した高周波の電位変動がＩ／Ｏバッファ部の電源配線とＧＮＤ配線へと伝播する。Ｉ／Ｏバッファ部の信号出力端子での状態がハイレベル（Ｈ）のとき電源配線に、ローレベル（Ｌ）のときＧＮＤ配線に接続された状態となり、電源配線及びＧＮＤ配線に伝播された高周波の電位変動が出力される。

また、Ｉ／Ｏバッファ部の電源配線と信号出力端子間に存在する寄生容量、Ｉ／Ｏバッファ部のＧＮＤ配線と信号出力端子間に存在する寄生容量を介して、高周波の電位変動が信号出力端子に伝播する。寄生容量であっても、周波数が高ければインピーダンスが低下し、ノイズは伝播してしまう。例えば、寄生容量が１０ｐＦ、ノイズ成分の周波数が２００ＭＨｚであれば、寄生容量のインピーダンスは、約８０Ωとなる。つまり、Ｉ／Ｏバッファ部の寄生容量の大小、ノイズの周波数に依存して大小が変化するものの、信号出力端子にノイズが伝播する要因となる。

信号出力端子に伝播した高周波の電位変動は、プリント基板、ケーブル、及び金属筐体に伝播し、最終的に機器からの輻射ノイズレベルを増大させる。

また、Ｉ／Ｏバッファ部の信号入力端子はＩＣチップ内部の電源配線、特に、ＧＮＤ配線に寄生容量で高周波結合されているため、内部コア回路の瞬時電流により電源配線及びＧＮＤ配線に発生した高周波の電位変動がその端子を介してプリント基板に伝播する。その結果、信号出力端子の場合と同様に、機器からの輻射ノイズレベルを増大させることになる。

以上のような背景から、上述のようなＩＣ内部におけるノイズ干渉を抑制することを主な目的として、ＩＣの内部配線を分離する技術が、以下に例示するように、これまでにも数多く提案されている。

特許文献１は、少なくとも１つの特定回路の電源と基準電位の配線の少なくとも一方が、その特定回路と同一チップ上に形成された他の回路の電源及び／又は基準電位の配線と電気的に分離かつ絶縁されているＩＣ内部の配線構成を開示している。従って、たとえその特定回路には大電流が流れてノイズパルスが発生しても、そのノイズパルスが他の回路には伝達されず、このノイズによる回路の誤動作を招くことがないようにしている。

特許文献２は、半導体チップの電源層とグランド層とを信号配線層と分離し、さらにこの電源層とグランド層の夫々に入力専用バッファ、出力専用バッファ、及び内部論理回路をそれぞれ分離して設けたＩＣ内部の配線構成を開示している。これにより、出力バッファの同時動作時のスイッチングノイズによる影響を避けるための配線上の対策を容易にしている。

特許文献３は、所定の基板上に作り込まれた素子間を複数の配線層夫々に作り込まれた配線を用いて接続して形成された回路が組み込まれた重層構造のＩＣを開示している。特に、そのＩＣは、複数の配線層夫々に作り込まれた、ノイズ発生源の回路部分とノイズを低減する回路部分とを分離する形状のレイアウトパターンを有する複数の配線と、これら複数の配線を互いに接続するコンタクトとを備えている。さらに、そのＩＣは互いに接続されたこれら複数の配線を、定電位部位に接続する定電位配線とを備えている。これにより、ＩＣ内のある回路部分の信号がそのＩＣ内の他の回路部分へとノイズとして誘導されてしまうことを低減するようにしている。

特許文献４は、第１の電源及びＧＮＤ配線と第２の電源及びＧＮＤ配線とを有するＩＣに関するものである。特許文献４によれば、第１の電源及びＧＮＤ配線と第２の電源及びＧＮＤ配線は分離され、第１の電源及びＧＮＤ配線は同時動作する出力バッファ回路に接続され、第２の電源及びＧＮＤ配線はその出力バッファ回路以外の入出力バッファ回路に接続される。このように、特許文献４では同時動作する出力バッファ回路と入力バッファ回路の電源グランド配線を分離して、出力バッファ回路の同時動作数を大幅に増加させるという効果を達成している。

特許文献５は、複数の出力端子を有する半導体メモリに関するものである。特許文献５によれば、これら出力端子に連なる出力トランジスタに接続された電源線並びに接地線の配線を隣接する配線と分離したことが特徴となっている。これにより、周辺回路からの影響を低減し、かつ隣接する他の出力回路からの影響を低減することができ、特に並行して配列された電源線（或いは接地線）の一部を接続することにより配線幅を細くすることが出来、面積の増加を抑える効果を達成している。

さて、ＩＣの動作の高速化が進むに従い、動作時に発生するグランド（接地）ＧＮＤあるいは電源電圧の変動によるノイズ量が外部出力端子において大きくなる。ＩＣの使用電圧が低下するとノイズマージンも減少する。これに伴い、ノイズによる使用中での誤動作が大きな問題となってきている。この問題を解決するため、特許文献６ではＩＣ内部において、外部出力端子或いは外部入出力端子用の周辺電源ライン及びＧＮＤラインと、内部回路に電源電圧を供給する内部回路用電源ライン及びＧＮＤラインとをＩＣ内部のパターン上で分割している。これにより、前者で発生したノイズが後者に接続されている内部回路に影響を及ぼさないようにしている。

特許文献７は周期パルス信号の発生／出力する回路とその周期パルス信号により動作する回路とを内部回路として有するＩＣに関するものである。そのＩＣは、入力端子をプルアップ或いはプルダウンする負荷手段と出力端子を駆動する駆動手段とを含む出力回路及び前記内部回路が、別々の電源及び接地配線ならびに電源及び接地端子を夫々備えることを特徴としている。そして、周期パルス信号を扱う割合が大きい回路を内部回路として１まとめにし、入力端子をプルアップ或いはプルダウンする負荷手段と出力端子を駆動する駆動手段とを含む出力回路の電源系と別に構成している。これにより、内部回路で発生した高調波ノイズは、出力端子だけでなくプルアップ或いはプルダウンされた入力端子からもＩＣ外部へ放射されなくなる。従って、特許文献７によれば、ノイズを内部回路の電源系からのみの放射に制限でき、ＩＣから電磁放射される周期スペクトル高調波を低減できる効果を達成している。

また、ＩＣ内部で互いに分離された各電源配線とＧＮＤ配線は、半導体チップ内の配線部に寄生するインダクタンス成分と半導体チップからリードフレームに接続するボンディングワイヤの寄生インダクタンス成分とにより高周波分離されている状態となる。従って、プリント基板でのパターン配線に関わらず、誤動作やノイズ伝播等が発生しないように図れることになる。

このように、ＩＣ内部での様々なノイズ干渉を防止するために、ＩＣ内部で各機能ブロック毎の電源、ＧＮＤ配線を他の機能ブロック用の電源ＧＮＤ配線から分離する技術が数多く開示されている。

一方、複数のＩＣを搭載するプリント基板上でも、各ＩＣ間の電源配線又はＧＮＤ配線を分離する、またはインダクタンス素子等を用いて高周波を分離することにより、輻射ノイズや誤動作等といったノイズに関する課題を解決する数多くの提案がなされている。

例えば、特許文献８〜１４はＩＣの外部電源端子又はＧＮＤ端子の配線をプリント基板上に搭載される他のＩＣの外部電源端子又はＧＮＤ端子の配線と物理的にパターン分離するプリント基板やインダクタンス素子を用いて分離するプリント基板を開示している。

また、特許文献１５は、ＡＳＩＣ等のように複数の電源端子とＧＮＤ端子を備えるＩＣを搭載する多層回路基板を開示している。特許文献１５によれば、バイパスコンデンサの数を少なく抑えながら、回路基板から放射されるＥＭＩノイズの低減を図ることができる回路基板を提供するものとして、次の構成を開示している。即ち、第１の層に、主電源プレーンと、主電源プレーンとの間に電気的な接続を絶つクリアランスを介して島状に設けられるサブ電源プレーンとを設ける。そして、主電源プレーンとサブ電源プレーンとの間は、第１の層とは異なる層に形成され、バイパスコンデンサが接続される第１の電源供給パターンにより接続される。さらに、少なくともＩＣの一部の電源端子への電源供給をサブ電源プレーンとの間にバイパスコンデンサを設けずに接続される第２の電源供給パターンを介して行うようにしている。
特開昭６１−１１９０７１号公報 特開平５−６７６８２号公報 特開平６−３７２５８号公報 特開平６−１１２３２０号公報 特開平７−７４２５９号公報 特開平５−２９１５１１号公報 特開平９−８２３３号公報 特開平５−１３９０９号公報 特開平１０−４１６２９号公報 特開平１０−２２３９９７号公報 特開平１１−２３３９５１号公報 特開２００１−２７４５５８号公報 特開２００３−６９１６９号公報 特開２００３−１３３７４７号公報 特開２００３−２８２７８１号公報

さて、前述のように、プロセス技術の微細化による内部コア回路の集積化は日々進歩しており、内部コア回路に構成されるＣＭＯＳなどのスイッチング素子数はさらに大規模化し、且つその動作速度も一層高速化し続けている。

従って、ＩＣの内部コア回路で発生したノイズが他のブロック回路に伝播しないように、特許文献１〜７で提案されたようなＩＣ内部で各電源配線間と各ＧＮＤ配線間を分離する構成だけでは不十分になってきている。言い換えると、ＩＣの内部対策とプリント板のパターン配線方法との両側面からの対策の必要性が高まっている。

一方、特許文献８〜１４には、複数のＩＣが搭載されるプリント基板上において、各ＩＣ間の電源パターン又はＧＮＤパターンを分離して配線することやインダクタンス素子等を用いて分離する構成が開示されている。これらの構成によれば、プリント基板上に別々に搭載されている各ＩＣの電源端子やＧＮＤ端子に発生する高周波の電位変動が他のＩＣの電源端子やＧＮＤ端子へ伝播することは抑制可能である。

しかしながら、１個のパッケージ内に複数の機能ブロックを備えたＡＳＩＣ等のＩＣでは、各機能ブロック毎に電源端子とＧＮＤ端子を夫々備えるため、同一ＩＣの電源端子またはＧＮＤ端子は、プリント基板上では同じ配線で接続される。そのため、内部コア回路で発生した高周波電流による電位変動が全てのＩ／Ｏバッファの電源端子又はＧＮＤ端子にプリント基板上のパターンを介して伝播し、全てのＩ／Ｏバッファから入出力される信号線に高周波の電位変動が伝播する。

その結果、信号入力端子及び信号出力端子に伝播した高周波の電位変動は、高周波ノイズとして、プリント基板、ケーブル、及び金属筐体に伝播する。ケーブルは、伝播したノイズを放射するアンテナと化する。金属筐体は、その形によりノイズ輻射のアンテナと化する場合がある。例えば、平面板金が非常に峡い距離で平行に配置されていたり、複数の筐体間の接続部に細長い接隙等が構成されている場合には、アンテナ化する。

プリント基板及びケーブル全体をＢＯＸ型の金属筐体で囲う機器等の場合には、ケーブルにノイズが伝播していた場合においても、最終的にＢＯＸ型の金属筐体でノイズが遮蔽されるため、機器からの輻射ノイズレベルは抑制される。また、機器を囲うＢＯＸ型の金属筐体は、多数の接続点で各板金が接触する構成とされることにより、機器からの輻射ノイズレベルが抑制されている。ＢＯＸ型の金属筐体で囲まれる機器とは、例えば、オシロスコープ等のような測定器やパーソナルコンピュータである。

しかしながら、機器全体を金属筐体で囲うことが困難な機器の場合には、ケーブル等に伝播したノイズが抑制されず、最終的に機器からの輻射ノイズレベルが増大するという問題を生じさせてしまう。

例えば、画像形成装置は、プリント基板やケーブルといった電装パーツ以外に電子写真プロセスを構成するためのパーツが多く装備され、カートリッジや定着器といったユーザ交換パーツが多く、記録媒体の供給部である給紙カセットも構成される。従って、機器全てを筐体で囲むことはユーザビリティを悪化させるという課題があった。また、プリント基板及びケーブル等の部分のみを金属筐体で囲む場合には、複雑なパーツが多く構成され、装置のサイズアップやコストアップを招くという課題があった。

また、ＡＳＩＣのＩ／Ｏポートが同じプリント基板内の他のＩＣとのみ接続される場合には、アンテナと化するケーブルに接続されていないために、輻射ノイズへ与える影響は小さい。しかしながら、ＡＳＩＣのＩ／Ｏポートが多数構成され、このＩ／Ｏポートがケーブルを介して他のプリント基板の回路と接続される構成が多い画像形成装置では、輻射ノイズへの影響が大きい。

特許文献１６は、１個のＩＣに備えられる複数の電源端子を、主電源プレーンと島状に設けられ且つバイパスコンデンサを設けないサブ電源プレーンとに分け、一部の端子への電源供給を各電源プレーンから分けて供給する構成を開示している。その構成によれば、バイパスコンデンサの数を抑制するとともに、ＩＣの高速スイッチング動作等に起因するコモンモードノイズの主電源プレーンへの漏洩を抑制することができる。さらに、特許文献１５によれば、接地電位に接続されたＧＮＤのプレーン層が形成されており、ＡＳＩＣの内部ロジック用ＧＮＤ端子が安定したＧＮＤ電位に接続されている構成となっている。このために、内部ロジック用ＧＮＤからのノイズ漏洩については大きな問題とはならなかった。

しかしながら、ＩＣ動作がさらに高速化し、その高調波ノイズがＧＮＤプレーンのインピーダンスを無視できないノイズ周波数に及ぶと、共通インピーダンスとして形成されているＧＮＤプレーン層に流れる電流がノイズ源となってしまう。そのノイズ周波数は、例えば、５００ＭＨｚ〜５ＧＨｚ程度である。これにより、ＩＣのＧＮＤ電位が高周波帯域で安定せず、ＧＮＤプレーンで発生した高周波ノイズが回路基板から輻射されるＥＭＩノイズレベルを増加させてしまうという問題が生じてしまう。ＧＮＤプレーンのインダクタンス成分を小さくするためには、導電層（一般的には、３５μｍ厚の銅箔）の厚みを数倍に増す等の対策が考えられるが、コストアップを招くという別の問題が生じてしまう。

一方、単層の片面プリント基板と２層の両面プリント基板では、ＧＮＤパターンのインダクタンス成分が比較的大きいため、より低い周波数帯域（例えば、１００ＭＨｚ〜２００ＭＨｚ帯域）においても、ＧＮＤパターンの配線インピーダンスが影響する。このため、ＩＣのＧＮＤ電位が安定せず、ＧＮＤパターンに伝播した高周波ノイズがＩＣのＩ／Ｏバッファ部のＧＮＤ端子、バイパスコンデンサを介してＩ／Ｏバッファ部の電源端子に伝播してしまう。このように、ＩＣの全ての入出力信号端子に高周波ノイズが伝播してしまうという問題が生じてしまう。

上述のように、単層の片面プリント基板や２層の両面プリント基板では、安定した電位の電源電圧と基準ＧＮＤ電位とをプリント基板全体に供給可能な電源プレーンやＧＮＤプレーンを構成することは不可能である。このため、ＧＮＤパターンを可能な限り４層基板に近いベタＧＮＤ構成で接続することがノイズ対策とされている。単層の片面プリント基板や２層の両面プリント基板に搭載されるＡＳＩＣは、４層のプリント基板に搭載されるような超高速で大規模なＡＳＩＣであることはその用途から考えても少なく、ベタＧＮＤを可能な限り広い面積とすることでノイズ対策を行っている。

しかしながら、単層の片面プリント基板や２層の両面プリント基板に搭載される比較的低速なクロック（例えば、１０ＭＨｚ〜２５ＭＨｚ程度）で動作させるＡＳＩＣも、プロセス技術の微細化による内部コア回路の集積化は年々高まっている。従って、内部コア回路に用いられるＣＭＯＳなどのスイッチング素子数はさらに大規模化し、且つその動作速度も一層高速になってきている。

実際の動作に用いるシステムクロック速度が２０ＭＨｚ程度であっても、内部素子のスイッチング速度が高速化しているので、内部動作に用いるシステムクロックパルスの立ち上がり速度（Ｔｒ）と立下り速度（Ｔｆ）を示す信号波形も急峻なものとなる。このため、システムクロックにより駆動される内部コア回路のスイッチングによる瞬時電流がより大きくなる。

加えて、最近使用されるシステムクロックの周波数もＩＣの価格低下に反比例して高速化している。その結果、システムクロックパルスの立ち上がり速度（Ｔｒ）と立下り速度（Ｔｆ）の高速化、システムクロックそのものの高速化により、輻射ノイズに含まれる高調波成分の周波数帯域がより高くなってきている。輻射ノイズ成分の周波数が高くなると、プリント板のパターン配線によるインピーダンス値は増加し、プリント板のＧＮＤ電位はより不安定化してしまう。従って、４層プリント基板のような平面状の電源配線やＧＮＤ配線を構成できない単層の片面プリント基板や２層の両面プリント基板では、比較的安定したフレームＧＮＤまでのインピーダンスが大きくなりＩＣのＧＮＤ端子電位に与える影響が益々大きくなる。

例えば、同一のＩＣに備えられる内部コア部の電源端子とＧＮＤ端子とＩ／Ｏバッファ部の電源端子とＧＮＤ端子とは、プリント基板全体の大きさを考慮すると、ほぼ同じロケーションに配置される。このため、多数の電源端子とＧＮＤ端子を備えるＩＣの各電源端子間、各ＧＮＤ端子間の配線インピーダンスがフレームＧＮＤまでのインピーダンスよりも小さく、従来よりも高周波帯域で干渉しやすくなってしまう。つまり、プリント基板上のパターン配線を介して、内部コア回路の電源端子やＧＮＤ端子に発生した高周波の電位変動がＩ／Ｏバッファ部の電源端子及びＧＮＤ端子により伝播しやすくなってしまう。その結果、Ｉ／Ｏバッファ部の信号入出力端子に伝播する輻射ノイズレベルが増大してしまうという問題が生じてしまう。

また、インピーダンスの低いベタＧＮＤを構成するために、単層の片面プリント基板や２層の両面プリント基板から４層のプリント基板に変更した場合には、プリント基板の大幅なコストアップを招いてしまうという別の問題が生じてしまう。

また、プリント基板上の電源配線、ＧＮＤ配線、Ｉ／Ｏバッファからの全ての信号入出力線に高周波の電位変動が伝播する。これを防止するためには、プリント基板上にフィルタを追加したり、フェライトコアやシールド板金等を用いることが必要になる。しかしながら、そのような対策には、膨大な設計時間とコストアップを招いてしまうという問題がある。

本発明は上記従来例に鑑みてなされたもので、単層、２層、４層等の全ての種類のプリント基板に適応可能であり、安価かつ簡単な構成でノイズ源からの輻射を抑制可能なプリント基板を提供することを目的としている。本発明は特に、内部で分離された多数の対となる電源端子とＧＮＤ端子とを備えるＩＣを搭載するプリント基板に適用されることが好ましい。

ここでいう内部で分離された多数の対となる電源端子とＧＮＤ端子を備えるＩＣとは、ＩＣ内部の各機能ブロックの種類ごとに別々の外部接続電源端子・ＧＮＤ端子を備えたＩＣである。それは、さらには、１つの機能ブロックに対し、外部接続する複数対の電源端子及びＧＮＤ端子が備えられたＩＣを示す。

上記目的を達成するため本発明のプリント基板は以下の構成からなる。

即ち、少なくとも第１の回路と、前記第１の回路に接続される第１種の電源端子と第１種のＧＮＤ端子との第１種のペア端子と、第２の回路と、前記第２の回路に接続される第２種の電源端子と第２種のＧＮＤ端子との第２種のペア端子とを備え、前記第１種のペア端子と前記第２種のペア端子とが内部的に分離されたＩＣを搭載するプリント基板であって、前記第１種のＧＮＤ端子からの配線が前記第２種のＧＮＤ端子及び前記プリント基板のＧＮＤパターンへと導かれる経路に、前記第１の回路の動作によって発生した高周波の電位変動を抑制するための第１の抑制手段が設けられることを特徴とする。

ここで、前記第１の回路に接続される前記第１種のペア端子を少なくとも２組以上有し、前記少なくとも２組以上の第１種のペア端子各々の第１種のＧＮＤ端子が前記ＩＣ近傍の短距離のパターンで接続されることが望ましい。そして、前記短距離のパターンは、少なくとも前記ＩＣの端子配列内側に配置される部分を有する。

ここで、第１の抑制手段の態様としてはフェライトビーズが考えられる。そして、第１の抑制手段は、直流電流に対してはインピーダンスが小さくなる一方、高周波電流に対してはそのインピーダンスが大きくなる特性をもつ。

前記第１種のＧＮＤ端子からの配線パターンを前記第２種のＧＮＤ端子からの配線パターンと物理的に分離配置し、前記物理的に分離配置した配線パターンにより前記第１の抑制手段に相当するインダクタが形成されるようにしても良い。

更に、少なくとも２組以上の前記第１の回路に接続される前記第１種のペア端子と、少なくとも２組以上の前記第２の回路に接続される前記第２種のペア端子とを有し、前記第１種のペア端子各々を相互に接続する第１の配線インピーダンスは、前記第２種のペア端子各々を相互に接続する第２の配線インピーダンスも小さいことことが望ましい。

また、第１種の電源端子と第２種の電源端子に対しては所定の電源電圧が供給される。

さらに、第１種の電源端子からの配線と第１種のＧＮＤ端子からの配線との間に接続される第１の電荷蓄積手段を有することが望ましい。

さらに、第１種の電源端子からの配線が第２種の電源端子からの配線及び電源電圧のパターンへと導かれる経路に設けられる、例えば、フェライトビーズのような第２の抑制手段と、第２種の電源端子と第２種のＧＮＤ端子との間に接続された第２の電荷蓄積手段とをさらに有することが望ましい。

また、第１の抑制手段の別の態様としてはコモンモードチョークが考えられる。

また、前記プリント基板は、第１種の電源端子からの配線パターンを第２種の電源端子からの配線パターンから物理的に分離配置し、第１種のＧＮＤ端子からの配線パターンを前記第２種のＧＮＤ端子からの配線パターンから物理的に分離配置し、その物理的に分離配置した配線パターンにより第１の抑制手段に相当するインダクタが形成されるようにしても良い。

或いは、電源電圧供給部から所定の電源電圧が第１の回路に供給され、第１種の電源端子からの配線パターンと第１種のＧＮＤ端子からの配線パターンとがその電源電圧供給部に至るまで平衡に這い回され、その平衡な配線パターンにより第１の抑制手段に相当するインダクタが形成されるようにしても良い。

なお、その電源電圧供給部は外部の電源電圧ユニットであっても良い。

なお、前記ＩＣの代表的な実施態様はＡＳＩＣであり、第１の回路はそのＡＳＩＣの内部コア回路であり、第２の回路はそのＡＳＩＣのＩ／Ｏバッファ回路である。

以上の構成で、前記ＩＣに第１及び第２電荷蓄積手段と第１及び第２の抑制手段とは内蔵されていても良い。

また、本発明の半導体集積回路は以下の構成からなる。

少なくとも第１の回路と、前記第１の回路に接続される第１種の電源内部配線と第１種のＧＮＤ内部配線との第１種のペア内部配線と、第２の回路と、前記第２の回路に接続される第２種の電源内部配線と第２種のＧＮＤ内部配線との第２種のペア内部配線とを備え、前記第１種のペア内部配線と前記第２種のペア内部配線とが分離された半導体集積回路であって、前記第１のＧＮＤ内部配線が前記第２のＧＮＤ内部配線及び前記半導体集積回路の外部接続ＧＮＤ端子へと導かれる内部経路に、前記第１の回路の動作によって発生した高周波の電位変動を抑制するための第１の内部抑制手段と、前記第１種の電源内部配線と前記第１種のＧＮＤ内部配線との間に接続される第１の内部電荷蓄積手段とが設けられることを特徴とする。

更に、前記第１種の電源配線が前記第２種の電源配線及び前記半導体集積回路の外部接続電源端子へと導かれる内部経路に第２の抑制手段が設けられることを特徴とする。

また、前記第２の電源配線と前記第２のＧＮＤ配線との間に接続された第２の電荷蓄積手段とをさらに有することを特徴とする。

なお、前記半導体集積回路の代表的な実施態様はＡＳＩＣであり、第１の回路はそのＡＳＩＣの内部コア回路であり、第２の回路はそのＡＳＩＣのＩ／Ｏバッファ回路である。

従って本発明によれば、簡単な構成によりＩＣの第１の回路の動作により発生した高周波の電位変動がそのＩＣの第２の回路の電源端子やＧＮＤ端子、さらにプリント基板全体へと伝播していくことを抑制することができるという効果がある。

これにより、プリント基板のみならず、例えば、ケーブルや金属筐体を備える機器からの不要な輻射を安価な構成で抑制することが可能となる。

以下添付図面を参照して本発明の好適ないくつかの実施例について、さらに具体的かつ詳細に説明する。以下に説明するいくつかの実施例で説明するＩＣは、数万ゲート〜数十万ゲートの集積回路を内蔵したＡＳＩＣである。

まず、以下に説明する実施例に共通な不要輻射のノイズ源となるＩＣの構造とＩＣの輻射ノイズ発生メカニズムについて説明する。ＩＣの輻射ノイズ発生メカニズムは、本発明に際して解明したものである。

＜ＩＣの説明＞
図１は本発明の代表的な実施例であるＩＣの内部構成を示すブロック図である。このＩＣが高周波ノイズを発生する。つまり、ＩＣは輻射ノイズ源となる。

図１において、（ａ）はＩＣのモールドパッケージの外観を示す図である。説明の便宜上、ＩＣとしてピン数の比較的少ない６４ピンのＱＦＰパッケージの例が示されている。このパッケージの各辺には１６ピンずつのリード端子が備えられている。各辺中央部に内部コア回路用の電源端子ＶＤＤ１〜ＶＤＤ４とＧＮＤ端子ＶＳＳ１〜ＶＳＳ４が備えられている。また、各辺の端部にはＩ／Ｏバッファ部用の電源ＶＤＤＯ１〜ＶＤＤＯ４とＧＮＤ端子ＶＳＳＯ１〜ＶＳＳＯ４が備えられている。

また、（ｂ）は、ＩＣの内部構成を簡単に示した図である。図示のように、ＩＣ２の内部は、半導体チップ３として構成される内部コア回路部４とＩ／Ｏバッファ部５とボンディングワイヤ６とから構成される。実際には、リードフレームの内部リード部分がＩＣ内に構成されている。図１ではこの内部リードを便宜上省略している。パッケージ内部の半導体チップ３と各リードフレームは、ボンディングワイヤ６により接続される。つまり、内部コア回路４とＩ／Ｏバッファ部５の電源配線及びＧＮＤ配線は、内部リードと外部リードからなるリードフレームとボンディングワイヤ６とを介してプリント基板上の電源配線パターンとＧＮＤ配線パターンに接続されている。

尚、背景技術で説明したように、ＩＣ内に機能ブロック部が複数構成されている場合には、各機能ブロック部の電源及びＧＮＤの配線が他の機能ブロック部の電源及びＧＮＤの配線とＩＣ内で互いに独立して配線されていないとノイズ干渉による不具合が生じる。

従って、この実施例に従うＡＳＩＣの内部では、図１（ｂ）に示すように、内部コア回路４の電源配線とＩ／Ｏバッファ部５の電源配線は、互いに独立して配線されている。また、内部コア回路４のＧＮＤ配線とＩ／Ｏバッファ部５のＧＮＤ配線においても、互いに独立して配線されている。
＜ＩＣの輻射ノイズ発生メカニズム＞
図２はＩＣが輻射ノイズを発生する様子を示す図である。

図２に示されるように、プリント基板１には、ＩＣ２、コネクタ１２ａ、１２ｂが実装されている。ＩＣ２のＩ／Ｏバッファ５から出力される信号線はコネクタ１２ｂに接続されている。また、コネクタ１２ｂには他のプリント基板等と接続するためのケーブルが接続されている。ＩＣ２に供給される電源電圧Ｖccは、ケーブルが接続されたコネクタ１２ａに接続される。ＩＣ２のＧＮＤ端子はプリント基板１のシグナルＧＮＤ８に接続されており、プリント基板１のＧＮＤパターンはフレームＧＮＤ７に接続されている。

ＩＣ２のＩ／Ｏバッファ５の出力信号端子９に伝播した高周波のノイズ変動は、コネクタ１２ｂに接続されるケーブルに伝播し、ケーブルをアンテナとして輻射される。

一方、ＩＣ２の電源端子に伝播した高周波のノイズ変動は、プリント基板上の電源パターンＶccに伝播し、電源電圧Ｖccが印加される箇所全てに及んで高周波の電位変動が伝播される。コネクタ１２ａには電源電圧Ｖccを印加するパターンが接続されているため、ケーブルをアンテナとして高周波のノイズ変動が輻射される。

プリント基板１のシグナルＧＮＤ８は、ベタＧＮＤ面積に依存してインダクタンスが変化する。多層プリント基板の場合には、インダクタンス成分が極めて小さいＧＮＤプレーンを有するため、シグナルＧＮＤ８は、フレームＧＮＤ７と同じ比較的安定した接地電位が与えられる。

一方、ＧＮＤプレーンの存在しない単層の片面プリント基板や２層の両面プリント基板の場合には、ＧＮＤパターンのインダクタンス成分が大きくなるため、シグナルＧＮＤ８の電位は比較的不安定な状態となる。従って、ＩＣ２は、電源端子のみならずＧＮＤ端子にも高周波の電位変動が発生し、輻射ノイズの原因となる。

次に、４層のプリント基板、２層の両面プリント基板、単層の片面プリント基板の各プリント基板からの輻射ノイズについて、さらに具体的に説明する。

１．４層プリント基板からの輻射ノイズ
図３は４層プリント基板に実装されたＩＣとその接続の様子を示す図である。

図３において、（ａ）には４層のプリント基板パターンとＩＣ２の接続が模式的に示されている。図１で示したように、ＩＣの電源端子ＶＤＤＯ１〜ＶＤＤＯ４は、各辺のコーナー部にそれぞれ配置され、電源端子ＶＤＤ１〜４は、各辺の中央部にそれぞれ配置される等、パーケージ全体に対して均等に分散された位置に各端子が配置されることが一般的である。本説明においては、、図３（ａ）のＩＣ２に示すように、ＶＤＤＯ端子とＶＤＤ端子が交互に配置される様子に関して、図の簡略化のために一列にて模式的に描画されている。つまり、実際には、ＶＤＤＯ１の隣接電源端子として、ＶＤＤ１とＶＤＤ４が配置されている。また、ＧＮＤ端子ＶＳＳＯとＶＳＳに関しても同様である。

図３（ａ）に示すように、ＩＣ２の電源端子ＶＤＤＯ１〜ＶＤＤＯ４と電源端子ＶＤＤ１〜ＶＤＤ４は、プリント基板１ａの電源プレーン１０ａに接続されている。一方、ＩＣ２のＧＮＤ端子ＶＳＳＯ１〜ＶＳＳＯ４とＧＮＤ端子ＶＳＳ１〜ＶＳＳ４は、プリント基板１ａのシグナルＧＮＤ８であるＧＮＤプレーン１１ａに接続されている。ＧＮＤプレーン１１ａはフレームＧＮＤ７にも接続されている。ＧＮＤプレーン１１ａのインダクタンス成分２１ａは極めて小さいため、ＩＣ２のＧＮＤ端子ＶＳＳＯ１〜ＶＳＳＯ４とＧＮＤ端子ＶＳＳ１〜ＶＳＳ４は、比較的安定したフレームＧＮＤ７に低インピーダンスで接続され、安定した接地電位を確保できている。

尚、バイパスコンデンサについては、図を簡単にするため、その記載を省略している。

図３（ｂ）は、４層プリント基板でのノイズ伝播経路を簡単に示している。なお、図３（ｂ）では、説明の便宜上、ＩＣ２の内部コア用電源端子ＶＤＤ１〜ＶＤＤ４と内部コア用ＧＮＤ端子ＶＳＳ１〜ＶＳＳ４をまとめて、内部コア用電源端子ＶＤＤと内部コア用ＧＮＤ端子ＶＳＳとで示している。また、ＩＣ２のＩ／Ｏバッファ用電源端子ＶＤＤＯ１〜ＶＤＤＯ４とＩ／Ｏバッファ用ＧＮＤ端子ＶＳＳＯ１〜ＶＳＳＯ４をまとめて、Ｉ／Ｏバッファ用電源端子ＶＤＤＯとＩ／Ｏバッファ用ＧＮＤ端子ＶＳＳＯとで示している。

さて、ＩＣ２の電源端子ＶＤＤとＧＮＤ端子ＶＳＳとの間にはバイパスコンデンサＣ１が接続される。一方、電源端子ＶＤＤＯとＧＮＤ端子ＶＳＳＯとの間にはバイパスコンデンサＣ１１が接続される。また、プリント基板１に供給される電源電圧ＶccはフレームＧＮＤ７に比較的近い配置にてバイパスコンデンサＣ１２に印加される。

前述のように、ＩＣ２のピンと半導体チップ３はボンディングワイヤで接続される。図３（ｂ）には、ＶＤＤ端子、ＶＳＳ端子、ＶＤＤＯ端子、ＶＳＳＯ端子夫々のピンに接続されるボンディングワイヤ６ｖｄｄ、６ｖｓｓ、６ｖｄｄｏ、６ｖｄｄｏ、６ｖｓｓｏが図示されている。これらのボンディングワイヤには寄生インダクタンス成分が含まれる。なお、図３（ｂ）に示されるように、電源端子ＶＤＤには電源電圧Ｖccからフェライトビーズ１３を介して電源電圧が供給されるように構成されている。

内部コア回路４に集積されたトランジスタの高速スイッチングにより、ボンディングワイヤ６ｖｄｄとバイパスコンデンサＣ１とボンディングワイヤ６ｖｓｓと内部コア回路４内の配線を介して電源端子ＶＤＤとＧＮＤ端子ＶＳＳには高周波電流ｉ１ａが流れる。この高周波電流ｉ１ａが流れる電流経路には寄生インダクタンスが存在するので、コモンモードのノイズ電流ｉ１１ａとノイズ電流ｉ１２ａが電源端子ＶＤＤとＧＮＤ端子ＶＳＳに発生する。

ノイズ電流ｉ１１ａはフェライトビーズ１３の高周波インピーダンスにより、電源端子ＶＤＤＯ及び電源電圧Ｖccへの伝播が抑制される。ノイズ電流ｉ１２ａは、ノーマルモードのノイズ電流ｉ２１ａに変化し、低インピーダンスのＧＮＤプレーン１１ａを介してフレームＧＮＤ７に流れる。しかし、ＧＮＤプレーン１１ａのインダクタンス２１ａが小さいため、ノイズ電流ｉ２１ａにより発生する電圧降下は微小であり、プリント基板１内のＧＮＤプレーンに伝播するノイズレベルは小さい。

２．２層両面プリント基板からの輻射ノイズ
図４は２層両面プリント基板に実装されたＩＣとその接続の様子を示す図である。

図４（ａ）にはＩＣ２とプリント基板パターンの接続が模式的に示されている。この例において、電源パターン１０ｂとＧＮＤパターン１１ｂは、いくつものＶＩＡを介して、半田面層と部品面層の接続を行うことが一般的である。しかしながら、ここでは説明を簡単にするため、これらの層は記載せず、プリント基板１に占める電源パターンとＧＮＤパターンの面積を示すように図示されている。

図４（ａ）に示すように、ＩＣ２の電源端子ＶＤＤＯ１〜ＶＤＤＯ４と電源端子ＶＤＤ１〜ＶＤＤ４は、プリント基板１の電源パターン１０ｂに接続されている。一方、ＩＣ２のＧＮＤ端子ＶＳＳＯ１〜ＶＳＳＯ４とＧＮＤ端子ＶＳＳ１〜ＶＳＳ４は、プリント基板１のシグナルＧＮＤ８であるＧＮＤパターン１１ｂに接続されている。ＧＮＤパターン１１ｂはフレームＧＮＤ７にも接続されている。ＩＣ２のＧＮＤ端子ＶＳＳＯ１〜ＶＳＳＯ４とＧＮＤ端子ＶＳＳ１〜ＶＳＳ４は、ＧＮＤパターン１１ｂの比較的小さいインダクタンス成分２１ｂを介してフレームＧＮＤ７に接続されている。

尚、バイパスコンデンサについては、図を簡単にするため、その記載を省略している。

図４（ｂ）は、２層両面プリント基板でのノイズ伝播経路を簡単に示している。なお、図４（ｂ）では、図３（ｂ）において既に説明した構成については同じ参照記号を付してその説明を省略する。

内部コア回路４に集積されたトランジスタの高速スイッチングにより、ボンディングワイヤ６ｖｄｄとバイパスコンデンサＣ１とボンディングワイヤ６ｖｓｓと内部コア回路４内の配線を介して電源端子ＶＤＤとＧＮＤ端子ＶＳＳには高周波電流ｉ１ａが流れる。この高周波電流ｉ１ａが流れる電流経路には寄生インダクタンスが存在するので、コモンモードのノイズ電流ｉ１１ａとノイズ電流ｉ１２ａが電源端子ＶＤＤとＧＮＤ端子ＶＳＳに発生する。

ノイズ電流ｉ１１ｂはフェライトビーズ１３の高周波インピーダンスにより、電源端子ＶＤＤＯ及び電源電圧Ｖccへの伝播が抑制される。ノイズ電流ｉ１２ｂは、ノーマルモードのノイズ電流ｉ２１ｂに変化し、インダクタンス成分２１ｂを介してフレームＧＮＤ７に流れる。

この構成では、ＧＮＤプレーン１１ｂのインダクタンス２１ｂが比較的小さいものの、ノイズ電流ｉ２１ａにより発生する電圧降下は無視できない大きさとなる。そして、高周波のノイズ電流ｉ２１ａとインダクタンス２１ｂによって発生する高周波の電位変動がＧＮＤ端子ＶＳＳＯに生じ、バイパスコンデンサＣ１１を介して電源端子ＶＤＤＯへも伝播する。一方、Ｉ／Ｏバッファ５の出力信号端子９からの出力信号は、Ｉ／Ｏバッファ５のＧＮＤ端子ＶＳＳＯと電源端子ＶＤＤＯの電位をハイレベル（Ｈ）及びローレベル（Ｌ）の信号として出力する。また、Ｉ／Ｏバッファ５の電源配線と信号出力端子間に存在する寄生容量、Ｉ／Ｏバッファ５のＧＮＤ配線と信号出力端子間に存在する寄生容量を介して、高周波の電位変動が信号出力端子に伝播する。つまり、電源端子ＶＤＤＯとＧＮＤ端子ＶＳＳＯに伝播された高周波の電位変動がＩ／Ｏバッファ５の全ての入出力信号に重畳されてしまうことになる。

３．ＧＮＤパターン面積の少ない２層両面プリント基板と単層片面プリント基板からの輻射ノイズ
図５はＧＮＤパターン面積の少ない２層両面プリント基板或いは単層片面プリント基板に実装されたＩＣとその接続の様子を示す図である。

図５（ａ）にはＩＣ２とプリント基板パターンの接続が模式的に示されている。この例において、電源パターン１０ｃとＧＮＤパターン１１ｃは、いくつものＶＩＡやジャンパ線を介して、半田面と部品面の接続を行うことが一般的である。しかしながら、ここでは説明を簡単にするため、これらの接続面は記載せず、プリント基板１に占める電源パターンとＧＮＤパターンの面積を示すように図示されている。

図５（ａ）に示すように、ＩＣ２の電源端子ＶＤＤＯ１〜ＶＤＤＯ４と電源端子ＶＤＤ１〜ＶＤＤ４は、プリント基板１の電源パターン１０ｃに接続されている。一方、ＩＣ２のＧＮＤ端子ＶＳＳＯ１〜ＶＳＳＯ４とＧＮＤ端子ＶＳＳ１〜ＶＳＳ４は、プリント基板１のシグナルＧＮＤ８であるＧＮＤパターン１１ｃに接続されている。ＧＮＤパターン１１ｃはフレームＧＮＤ７にも接続されている。ＩＣ２のＧＮＤ端子ＶＳＳＯ１〜ＶＳＳＯ４とＧＮＤ端子ＶＳＳ１〜ＶＳＳ４は、ＧＮＤパターン１１ｃのインダクタンス成分２１ｃを介してフレームＧＮＤ７に接続されている。

尚、バイパスコンデンサについては、図を簡単にするため、その記載を省略している。

図５（ｂ）は、単層片面プリント基板でのノイズ伝播経路を簡単に示している。なお、図５（ｂ）では、図３（ｂ）や図４（ｂ）において既に説明した構成については同じ参照記号を付してその説明を省略する。

内部コア回路４のトランジスタの高速スイッチングにより、ボンディングワイヤ６ｖｄｄとバイパスコンデンサＣ１とボンディングワイヤ６ｖｓｓと内部コア回路４内の配線とを介して、電源端子ＶＤＤとＧＮＤ端子ＶＳＳには高周波電流ｉ１ｃが流れる。高周波電流ｉ１ｃにより、コモンモードのノイズ電流ｉ１１ｃとノイズ電流ｉ１２ｃが発生する。ノイズ電流ｉ１１ｃはフェライトビーズ１３の高周波インピーダンスにより、電源端子ＶＤＤＯ及び電源Ｖccへの伝播が抑制される。ノイズ電流ｉ１２ｃは、ノーマルモードのノイズ電流ｉ２１ｃに変化し、インダクタンス成分２１ｃを介してフレームＧＮＤ７に流れる。

さて、ＧＮＤプレーン１１ｃのインダクタンス２１ｃは比較的大きい値となるので、電源端子ＶＤＤとＧＮＤ端子ＶＳＳから発生した高周波のノイズ電流ｉ２１ｃとインダクタンス２１ｃによって発生する高周波の電位変動がＧＮＤ端子ＶＳＳＯに生じる。そして、バイパスコンデンサＣ１１を介して電源端子ＶＤＤＯへも伝播する。一方、Ｉ／Ｏバッファ５の出力信号端子９からの出力信号は、Ｉ／Ｏバッファ５のＧＮＤ端子ＶＳＳＯと電源端子ＶＤＤＯの電位をハイレベル（Ｈ）及びローレベル（Ｌ）の信号として出力する。また、Ｉ／Ｏバッファ部の電源配線と信号出力端子間に存在する寄生容量、Ｉ／Ｏバッファ部のＧＮＤ配線と信号出力端子間に存在する寄生容量を介して、高周波の電位変動が信号出力端子に伝播する。つまり、電源端子ＶＤＤＯとＧＮＤ端子ＶＳＳＯに伝播された高周波の電位変動がＩ／Ｏバッファ５の全ての入出力信号に重畳されてしまうことになる。

また、ＡＳＩＣ等のように、内部コア用ＧＮＤ端子ＶＳＳ及びＩ／Ｏバッファ用ＧＮＤ端子ＶＳＳＯがＩＣ２にそれぞれ２個ずつ以上構成された場合には、一般的に各辺の中央部とコーナ部とに交互に配置される。この場合、内部コア用ＧＮＤ端子ＶＳＳとＩ／Ｏバッファ用ＧＮＤ端子ＶＳＳＯがそれぞれ複数存在する。このため、内部コア用ＧＮＤ端子ＶＳＳとＩ／Ｏバッファ用ＧＮＤ端子ＶＳＳＯとに接続される配線パターンをベタパターンで接続すると、内部コア用ＧＮＤ端子ＶＳＳとＩ／Ｏバッファ用ＧＮＤ端子ＶＳＳＯが交互に配線されることとなる。

プリント基板全体の大きさを考慮すると、同一のＩＣに備えられる内部コア用ＧＮＤ端子ＶＳＳとＩ／Ｏバッファ用ＧＮＤ端子ＶＳＳＯのパターンは、ＩＣ近傍のほぼ同じロケーションに交互に配置されることとなる。その結果、内部コア用ＧＮＤ端子ＶＳＳとＩ／Ｏバッファ用ＧＮＤ端子ＶＳＳＯ間のインピーダンスは、ＩＣからプリント基板のフレームＧＮＤ部までのインピーダンスと比較して小さくなってしまう。このため、内部コア用ＧＮＤ端子ＶＳＳとＩ／Ｏバッファ用ＧＮＤ端子ＶＳＳＯは、互いに高周波ノイズの伝播及び干渉を生じやすい構成となる。

なお、ノイズ電流ｉ２１ｃとインダクタンス２１ｃにより発生する電圧降下は、高周波の電位変動を発生させて、ＧＮＤ端子ＶＳＳＯとバイパスコンデンサＣ１１を介して電源端子ＶＤＤＯとに伝播するだけにとどまらない。電源電圧ＶccとシグナルＧＮＤ８全体にも伝播する。つまり、プリント基板１ｃ内でシグナルＧＮＤ８と電源電圧Ｖccに接続された全ての回路部へと高周波のノイズ変動が伝播し、プリント基板全体をノイズ源と化してしまう。

従って、プリント基板に多数のケーブルが接続されている場合には、ほとんどのケーブルからのノイズ輻射が発生し、対策がより難しくなる。このノイズ対策には、高額なコストが必要となる。また、この構成では、高周波帯域において安定した電源パターンやＧＮＤパターンとなる部分がプリント基板全体に及んでいない。このため、高周波帯域で低インピーダンス接続が可能なバイパスコンデンサ等をプリント基板のＧＮＤ配線部に追加しても、接続されたＧＮＤ配線部の電位自体が高周波ノイズで電位変動する。このため、その対策効果は低く、効果的な対策は容易ではない。

次に、以上の構成や原理を踏まえて、ＩＣからの輻射ノイズを抑制するプリント基板の実施例について説明する。

実施例１に従うプリント配線基板は、ＩＣの内部コア回路をノイズ源として発生する輻射ノイズをフェライトビーズを用いて抑制することを特徴とする。

図６はＩＣからの輻射ノイズを抑制するプリント配線基板におけるＩＣとの接続を示す図である。なお、図６において、既に図１〜図５において説明した内容と同じ構成要素や信号には同じ参照番号や参照記号を付し、その説明は省略する。

図６（ａ）にはＩＣ２とプリント基板パターンの接続が模式的に示されている。この例において、電源パターン１０ｄとＧＮＤパターン１１ｄは、いくつものＶＩＡ、リードジャンパ、チップジャンパ等を介して、半田面と部品面のパターン接続を行うことが一般的である。しかしながら、ここでは説明を簡単にするため、これらの接続面は記載せず、プリント基板１に占める電源パターンとＧＮＤパターンの面積を示すように図示されている。

図６（ａ）に示すように、ＩＣ２の内部コア用ＧＮＤ端子ＶＳＳ１〜ＶＳＳ４は、プリント基板１のＧＮＤパターン１１ｄに直接接続されず、フェライトビーズ１４を介して、ＧＮＤパターン１１ｄに接続される。一方、ＩＣ２のＩ／Ｏバッファ用ＧＮＤ端子ＶＳＳＯ１〜ＶＳＳＯ４はＧＮＤパターン１１ｄにそのまま接続される。つまり、ＩＣ２のＧＮＤ端子ＶＳＳ１〜ＶＳＳ４は、ＧＮＤ端子ＶＳＳＯ１〜ＶＳＳＯ４からフェライトビーズ１４を介して高周波帯域で分離され、一方のＧＮＤ端子ＶＳＳＯ１〜ＶＳＳＯ４はシグナルＧＮＤ８に接続される。

尚、バイパスコンデンサについては、図を簡単にするため、その記載を省略している。

図６（ｂ）はプリント基板でのノイズ伝播経路を簡単に示している。なお、図５（ｂ）では、図３（ｂ）、図４（ｂ）、及び図５（ｂ）において既に説明した構成については同じ参照記号を付してその説明を省略する。

図６（ｂ）に示されるように、この実施例では、電源端子ＶＤＤには、電源電圧Ｖccからフェライトビーズ１３を介して電源電圧が供給されるように接続している。

さて、内部コア回路４のトランジスタの高速スイッチングにより、ボンディングワイヤ６ｖｄｄと６ｖｓｓとバイパスコンデンサＣ１と内部コア回路４内の配線のインダクタンスとを介して、電源端子ＶＤＤとＧＮＤ端子ＶＳＳには高周波電流ｉ１ｄが流れる。高周波電流ｉ１ｄにより、コモンモードのノイズ電流ｉ１１ｄとノイズ電流ｉ１２ｄが発生する。ＧＮＤプレーン１１ｄのインダクタンス２１ｄは比較的大きい値となるため、プリント基板１のシグナルＧＮＤに高周波電流が流れると各配置間で不安定な電位状態となる。

しかしながら、この実施例によれば、ノイズ電流ｉ１１ｄは、フェライトビーズ１３の高周波インピーダンスにより電源端子ＶＤＤＯ及び電源電圧Ｖccへの伝播が抑制される。一方、ノイズ電流ｉ１２ｄは、フェライトビーズ１４の高周波インピーダンスによりＧＮＤ端子ＶＳＳＯ及びシグナルＧＮＤ８への伝播が抑制される。

従って、内部コア回路４のスイッチング動作により発生した高周波ノイズは、プリント基板１ｄへ伝播することなく、内部コア回路４内に封じ込めることが可能となる。

言い換えれば、内部コア回路４のスイッチング動作により流れる高周波電流がプリント基板１ｄへ伝播することなく、内部コア回路４とバイパスコンデンサＣ１で形成される電流閉ループ内にのみ封じ込めることが可能となる。

一般的には、あるＧＮＤ電位が他のＧＮＤ電位から浮いてしまうと、浮いたＧＮＤ電位部に対応する回路と他の回路との動作不良を招く恐れがある。つまり、ＧＮＤ端子にインダクタンス素子を挿入することは、動作不良を招く恐れがあると考えられる。この実施例にかかるプリント基板は、内部コア回路４のＧＮＤ端子ＶＳＳがインダクタンス素子を介してプリント基板のＧＮＤパターンと高周波帯域においてハイインピーダンスで接続される。

しかしながら、入出力信号が他の回路と接続されるＩ／Ｏバッファ５のＧＮＤ端子ＶＳＳＯは、プリント基板のＧＮＤパターンに直接接続される構成であるため、上述したような動作不良に対する懸念は基本的に排除することが可能となる。

また以下に説明するように、この実施例では、バイパスコンデンサＣ１の適正な接続を行う。これにより、インダクタンス素子をＧＮＤ端子に接続された内部コア回路４と、インダクタンス素子をＧＮＤ端子に接続されていないＩ／Ｏバッファ５との接続部においても、動作不良等の問題が生じることはなくなる。その結果、内部コア回路４により発生した高周波ノイズを内部コア回路４内に封じ込めることが可能となる。

この実施例に従うＩＣの輻射ノイズを抑制するプリント配線基板では、内部コア用電源端子ＶＤＤと内部コア用ＧＮＤ端子ＶＳＳ間にバイパスコンデンサＣ１を接続している。また、フェライトビーズ１４は、シグナルＧＮＤ８とＧＮＤ端子ＶＳＳ間に接続されている。

次に、ノイズとなる高周波電流の封じ込めについて説明する。

図７はこの実施例に従う高周波電流の封じ込めの様子を模式的に示す図である。

図７（ａ）に示すように、内部コア回路４の高速スイッチング動作に必要な瞬時電流ｉ１ｄは、バイパスコンデンサＣ１より充放電を繰り返して供給される。一方、図７（ｂ）に示すように、内部コア回路４で消費される電力は、電源電圧Ｖccよりフェライトビーズ１３とフェライトビーズ１４を介して供給される。

例えば、フェライトビーズのインピーダンスとして１００ＭＨｚで１００Ω、直流抵抗が０．１〜０．２Ω程度の特性のもので十分なノイズ源の封じ込めを行うことが可能である。尚、輻射ノイズレベルが強い周波数帯域にあわせたフェライトビーズの選択も可能である。例えば、内部コア回路が消費する平均電流が１００ｍＡであれば、フェライトビーズの直流抵抗を０．２Ωとして、電圧降下は０．０２Ｖとなる。従って、Ｉ／Ｏバッファ５のＧＮＤ端子電位と比較して０．０２Ｖ分オフセットされたＧＮＤ電位上において、内部コア回路４は動作することとなる。しかしながら、電源電圧Ｖccは＋１．８〜＋３．３Ｖ程度であるので、通常動作上、何の支障も生じない。

また、ＩＣ２の消費電流が多い場合にはより直流抵抗の小さいものを選択すれば良い。また、内部コア回路４のスイッチング周波数に応じて、バイパスコンデンサＣ１の容量値は決定される。通常、ＭＨｚ帯域でのインピーダンスが小さいチップセラミックコンデンサが用いられる。ＩＣ２の電源供給端子にはフェライトビーズが付加されている場合が多く、実際にはフェライトビーズの直流抵抗分の電圧降下によって、ＩＣ２に供給される電源電圧もＧＮＤ電位と同様に若干低下する。しかしながら、本発明では、ＩＣ２に接続されるＧＮＤ電位が消費電流にあわせて若干オフセットされた電位となるのみなので、通常動作上、何の支障も生じない。

尚、図６（ｂ）において、双方向に構成されたダイオードＤ１は高周波帯域で分離されたＧＮＤ端子ＶＳＳＯとＧＮＤ端子ＶＳＳ間のＥＳＤ対策として追加されたものである。通常、これはＩＣ２内に備えられるものであるが、ＩＣ２に内蔵されていない場合には、必要な構成となる。

次に、ＩＣ２を２層両面プリント基板に実装した場合のパターン配線の一例を図８に示す。

図８に示すように、ＩＣ２は内部コア用電源端子ＶＤＤ及びＧＮＤ端子ＶＳＳを各２組、Ｉ／Ｏバッファ用電源端子ＶＤＤＯ及びＧＮＤ端子ＶＳＳＯを各２組備えている。また、プリント基板１のＧＮＤパターン１１ｄは、プリント基板の２層ともに形成され、多数のＶＩＡで接続されるものの、図面を簡略化するために、ＶＩＡの記載は省略している。

プリント基板裏面において、ＩＣ２の内部コア用ＧＮＤ端子ＶＳＳ１とＶＳＳ２は、Ｉ／Ｏバッファ用ＧＮＤ端子のＶＳＳＯパターンとはフェライトビーズ４５で分離される。また、ＩＣ２の内部コア用電源端子ＶＤＤ１とＶＤＤ２は、Ｉ／Ｏバッファ用電源端子ＶＤＤＯのパターンとフェライトビーズ５５で分離される。ＩＣ２の内部コア用ＧＮＤ端子ＶＳＳ１とＶＳＳ２間は、ＩＣ２の裏面に島状の比較的面積の多いベタパターンで接続されている。また、プリント基板表面において、バイパスコンデンサ５０と５１は、内部コア用電源と内部コア用ＧＮＤ間とに接続される。一方、バイパスコンデンサ４０と４１は、Ｉ／Ｏバッファ用電源とＩ／Ｏバッファ用ＧＮＤ間とに接続される。

内部コア用ＧＮＤ端子ＶＳＳ１とＶＳＳ２とが接続される比較的面積の多い島状のパターンは、ＩＣ２の端子配列内側に配置される。内部コア用ＧＮＤ端子ＶＳＳ１とＶＳＳ２間は、ＩＣの端子配列内側に比較的面積の多いパターンで接続されることにより、端子間の配線インピーダンスが低く形成される。

一般的にＩＣ２の内部は極微小な幅のラインで配線されているため、内部配線距離が長くなるほどインピーダンスが高くなる。例えば、ＩＣ２内で接続されている同じＩ／Ｏバッファ用のＧＮＤ配線部であっても、対向する外部端子間（図８におけるＶＳＳ１端子とＶＳＳ２端子間、ＶＳＳＯ１端子とＶＳＳＯ２端子間）のインピーダンスは高くなり、数Ωの直流抵抗分が寄生する。

内部コア用のＧＮＤパターンとＩ／Ｏバッファ用のＧＮＤパターンをＩＣ外部のプリント基板上の配線を用いてベタパターンで接続する従来の構成では、内部コア用ＧＮＤ端子ＶＳＳ１とＶＳＳ２間がプリント基板上のベタパターンで接続される。このため、その接続は低インピーダンスとなっていた。

一方、内部コア用ＧＮＤ端子に接続されるＧＮＤパターンとＩ／Ｏバッファ用ＧＮＤ端子に接続されるＧＮＤパターンとをインダクタンス素子を介して接続するようにしたプリント基板では、次の問題がある。即ち、内部コア用ＧＮＤ端子ＶＳＳ１とＶＳＳ２間のインピーダンス及びＩ／Ｏバッファ用ＧＮＤ端子ＶＳＳＯ１とＶＳＳＯ２間のインピーダンスが配線方法によっては高くなってしまい、ノイズ耐量が低下する構成となってしまう。

そこで、図８に示すプリント基板のパターン配線では、ＩＣ近傍のプリント基板エリアを利用する。具体的には、内部コア用ＧＮＤ端子ＶＳＳ１とＶＳＳ２間のインピーダンス及びＩ／Ｏバッファ用ＧＮＤ端子ＶＳＳＯ１とＶＳＳＯ２間のインピーダンスとが低くなるように配線する。

ここで、Ｉ／Ｏバッファ用ＧＮＤ端子ＶＳＳＯ１とＶＳＳＯ２間のインピーダンスについて説明する。

Ｉ／Ｏバッファ（Ｉ／Ｏポート）から出力された信号電流は、Ｉ／Ｏバッファ用ＧＮＤ端子を介してリターン電流が流れる。Ｉ／Ｏバッファ用ＧＮＤ端子は、Ｉ／Ｏバッファのポート数と比較して非常に少ない数量で構成される。つまり、各Ｉ／Ｏバッファ用ＧＮＤ端子間（図８におけるＶＳＳＯ１端子とＶＳＳＯ２端子間）は、低インピーダンスとなるように接続されることにより、リターン電流の経路が多く確保される。

次に、内部コア用ＧＮＤ端子ＶＳＳ１とＶＳＳ２間のインピーダンスについて説明する。

内部コア用ＧＮＤ端子間（図８におけるＶＳＳ１端子とＶＳＳ２端子間）に関しても集積回路の共通ＧＮＤとされる。このため、内部コア用ＧＮＤ端子間（図８におけるＶＳＳ１端子とＶＳＳ２端子間）は、低インピーダンスとなるように接続されることにより、高周波の電流経路が多く確保される。

つまり、内部コア用ＧＮＤ端子に接続されるパターンには高周波電流が流れるため、各内部コア用ＧＮＤ端子間（図８におけるＶＳＳ１端子とＶＳＳ２端子間）を高周波帯域で低インピーダンスとなるように接続される。これにより、ノイズ発生源のノイズレベルをさらに減衰させることが可能となる。尚、各内部コア用ＧＮＤ端子間（図８におけるＶＳＳ１端子とＶＳＳ２端子間）は、ＩＣパッケージの下部分、言い換えれば、ＩＣの外部接続端子に囲まれる部分に構成される。

従って、内部コア用ＧＮＤ端子に接続されるＧＮＤパターンをＩ／Ｏバッファ用ＧＮＤ端子に接続されるＧＮＤパターンから分離するのみならず、複数の内部コア用ＧＮＤ端子間を低インピーダンスで接続するＧＮＤパターンを形成すると次の効果が得られる。即ち、ノイズ発生源のノイズレベルをさらに抑制することが可能となり、複数のＩ／Ｏバッファ用ＧＮＤ端子間を低インピーダンスで接続するＧＮＤパターンとを形成することにより、ノイズ耐量を一層向上させることが可能となる。

尚、Ｉ／Ｏバッファ用ＧＮＤ端子間のインピーダンスは、主にＩＣ外部からのノイズ耐量に対して配慮されるべきものであり、また、ＩＣ外部からのリターン電流の経路とされるものである。内部コア用ＧＮＤ端子間のインピーダンスは、主にＩＣ内部から発生する高周波電流に対して考慮されるべきものである。従って、パターン配線上の制約により、内部コア用ＧＮＤ端子間のインピーダンスとＩ／Ｏバッファ用ＧＮＤ端子間のインピーダンスに優先度を設けなければならない場合もある。このような場合には、内部コア用ＧＮＤ端子間の配線がＩＣの外部端子に囲まれる部分に構成されることが望ましい。

次に、図１５を用いて、上述の各内部コア用ＧＮＤ端子間の配線と各Ｉ／Ｏバッファ用ＧＮＤ端子間の配線について、さらに具体例を示して説明する。

図１５は、図１（ａ）に示した内部コア用ＧＮＤ端子ＶＳＳ１〜ＶＳＳ４とＩ／Ｏバッファ用ＧＮＤ端子ＶＳＳＯ１〜ＶＳＳＯ４との各４本ずつを備えたＡＳＩＣをプリント基板に実装する一例を示した図である。この図では、そのＡＳＩＣに関し、内部コア用ＧＮＤ端子に接続される配線とＩ／Ｏバッファ用ＧＮＤ端子に接続される配線とをフェライトビーズで分離した構成例を示している。

なお、図１５において、（ａ）はＩＣのモールドパッケージの外観を示した図であり、（ｂ）はＡＳＩＣの各端子の一部がプリント基板上へ接続される様子を示した図である。

ＧＮＤ端子ＶＳＳＯ２は、ＩＣ２の内側からＧＮＤが配線される。内部コア用ＧＮＤ端子ＶＳＳ３とＶＳＳ４は、ＩＣ２の内側で配線接続される。内部コア用ＧＮＤ端子とＩ／Ｏバッファ用ＧＮＤ端子とは島状のパターンで分離されている。このため、従来の構成（内部コア用のＧＮＤパターンとＩ／Ｏバッファ用のＧＮＤパターンをＩＣ外部のプリント基板上の配線を用いてベタパターンで接続する）と比較して十分に高周波ノイズの抑制が可能となる。

しかしながら、内部コア用ＧＮＤ端子のＶＳＳ１とＶＳＳ２は、内部コア用ＧＮＤ端子のＶＳＳ３とＶＳＳ４とに接続される島状のＧＮＤパターンから隔離されている。つまり、内部コア回路から発生するノイズレベルを減衰させる効果を高めるためには、図８の説明で示したように、配線を変更すると良い。即ち、内部コア用ＧＮＤ端子間（図８におけるＶＳＳ１端子とＶＳＳ２端子間、図１５におけるＶＳＳ１端子とＶＳＳ２端子とＶＳＳ３端子とＶＳＳ４端子の各端子間）は、低インピーダンスとなるように配線変更されることが望ましい。これにより、さらにノイズ発生源のノイズレベルを抑制することが可能となる。

特に単層のプリント基板の場合には、銅箔層が１層しかないために、表面実装タイプのＩＣパッケージの外部接続端子に囲まれる部分においてパターンを交差させることができず、図１５に示すような配線になりやすい。このような図１５のパターン配線構成をさらに向上させた例を図１６に示す。

図１６は、内部コア用ＧＮＤ端子ＶＳＳ１〜ＶＳＳ４に接続される配線をＩＣパッケージの内側（外部接続端子に囲まれる部分）に形成したものである。

図１６において、（ａ）はＩＣのモールドパッケージの外観を示した図であり、（ｂ）はＡＳＩＣの各端子の一部がプリント基板上へ接続される様子を示した図である。

この図に示すように、ＩＣパッケージの外側にＩ／Ｏバッファ用ＧＮＤ端子に接続される配線を主に形成することにより、ノイズ発生源のノイズレベルをさらに減衰させることが可能となる。

以上述べたようにこの実施例に従えば、内部コア用の電源端子とＧＮＤ端子が、Ｉ／Ｏバッファ用の電源端子とＧＮＤ端子とから内部で分離されたＩＣを搭載するプリント基板において、高周波帯域のインピーダンス分離が行われる。これは、内部コア用の外部ＧＮＤ端子とＩ／Ｏバッファ用の外部ＧＮＤ端子の間にインダクタンス素子を追加してなされる。この分離により、内部コア用電源端子とＧＮＤ端子に発生した高周波の電位変動が、ＩＣを搭載するプリント基板上のパターンを介して、ＩＣのＩ／Ｏバッファ用電源端子とＧＮＤ端子及びプリント基板全体へと伝播するのを抑制することができる。

その結果、以上説明した実施例によれば、プリント基板、ケーブル、及び金属筐体を備える機器からの輻射を抑制可能な構成を数個のフェライトビーズの追加のみで実現することができる。

また、従来、プリント基板のＧＮＤパターンをできる限り広いスペースでベタ状に形成して輻射ノイズ対策を行っていたことに対し、この実施例によれば、プリント基板のＧＮＤパターン面積に依存せずＩＣの輻射ノイズ対策を行うことが可能となる。これにより、従来は輻射ノイズ対策に用いてきたＧＮＤパターンの面積を削減することが可能となるため、プリント基板におけるパターン設計の自由度が向上する。

加えて、ＩＣの入出力ポートに接続される各信号線に付加していた輻射ノイズ対策用のフィルタ部品を削減することができる。また、ＩＣを搭載するプリント配線基板を備えた機器に備えられる輻射ノイズ対策のシールド部材等を削減することも可能となる。

なお、以上説明した実施例では、フェライトビーズ１３、フェライトビーズ１４、バイパスコンデンサＣ１、バイパスコンデンサＣ１１、ＥＳＤ保護ダイオードＤ１をプリント基板上に構成した例について説明した本発明はこれによって限定されるものではない。例えば、図９に示すように、ＩＣ内に、次のものを内蔵しても良い。即ち、インダクタンス１６（上記フェライトビーズ１３に相当）、インダクタンス１７（上記フェライトビーズ１４に相当）、バイパスコンデンサＣ１、バイパスコンデンサＣ１１、ＥＳＤ保護ダイオードＤ１である。

図９に示すように、インダクタンス１６とインダクタンス１７は半導体チップ内で形成可能なインダクタンス成分によって構成される。例えば、所望のインダクタンス成分が得られるように、半導体チップ内部の配線パターンをトグル状に引き回す等が有効である。

この実施例に従うプリント配線基板は、コモンモードチョークを用いて、ＩＣの内部コア回路をノイズ源として発生する高周波ノイズを抑制することを特徴としている。尚、この実施例で説明するＩＣは大多数の内部ロジック回路を一定の同期クロックで動作させるＡＳＩＣである。

図１０はＩＣからの輻射ノイズを抑制するプリント配線基板におけるＩＣとの接続を示す図である。なお、図１０において、既に図１〜図６において説明したのと同じ構成要素や信号には同じ参照番号や参照記号を付し、その説明は省略する。

図１０（ａ）にはＩＣ２とプリント基板パターンの接続が模式的に示されている。この例において、電源パターン１０ｅとＧＮＤパターン１１ｅは、いくつものＶＩＡ、リードジャンパ、チップジャンパ等を介して、半田面と部品面のパターン接続を行うことが一般的である。しかしながら、ここでは説明を簡単にするため、これらの接続面は記載せず、プリント基板１に占める電源パターンとＧＮＤパターンの面積を示すように図示されている。

図１０（ａ）に示すように、ＩＣ２の内部コア用ＧＮＤ端子ＶＳＳ１〜ＶＳＳ４は、プリント基板１のＧＮＤパターン１１ｅに直接接続されず、コモンモードチョーク１５を介して、ＧＮＤパターン１１ｅに接続される。一方、内部コア用電源端子ＶＤＤには、電源電圧Ｖccからフェライトビーズ１３とコモンモードチョーク１５とを介して電源が供給されるように接続される。つまり、一対となる内部コア用ＧＮＤ端子ＶＳＳと電源端子ＶＤＤの双方から流れるコモンモード電流に関しては、コモンモードチョーク１５を介して、プリント基板のシグナルＧＮＤ８と電源電圧Ｖccに接続されている。

尚、バイパスコンデンサについては、図を簡単にするため、その記載を省略している。

図１０（ｂ）はプリント基板でのノイズ伝播経路を簡単に示している。なお、図１０（ｂ）では、図３（ｂ）、図４（ｂ）、図５（ｂ）、及び図６（ｂ）において既に説明した構成については同じ参照記号を付してその説明を省略する。

内部コア回路４に集積されたトランジスタの高速スイッチングによりボンディングワイヤ６ｖｄｄ、６ｖｓｓとバイパスコンデンサＣ１と内部コア回路４の配線によるインダクタンスとを介して電源端子ＶＤＤとＧＮＤ端子ＶＳＳには高周波電流ｉ１ｅが流れる。高周波電流ｉ１ｅにより、コモンモードのノイズ電流ｉ１１ｅとノイズ電流ｉ１２ｅが発生する。ＧＮＤプレーン１１ｅのインダクタンス２１ｅは比較的大きい値となるため、プリント基板１のシグナルＧＮＤに高周波電流が流れると各配置間で不安定な電位状態となる。

しかしながら、ノイズ電流ｉ１１ｅとｉ１２ｅは、コモンモードチョーク１５により、電源電圧ＶccとシグナルＧＮＤ８へコモンモードで伝播することが抑制される。

また、ＧＮＤパターンに比較してパターン幅が細くインピーダンスが高い電源配線パターンでは、ノーマルモードのノイズが発生しやすい。発生したノーマルモードのノイズ成分は、フェライトビーズ１３の高周波インピーダンスにより、電源端子ＶＤＤＯ及び電源電圧Ｖccへの伝播が抑制される。

従って、内部コア回路４のスイッチング動作により発生する高周波ノイズを、プリント基板１ｅへ伝播することなく、内部コア回路４内に封じ込めることが可能となる。言い換えれば、内部コア回路４のスイッチング動作により流れる高周波電流をプリント基板１ｅへ伝播することなく、内部コア回路４とバイパスコンデンサＣ１で形成される電流閉ループ内に封じ込めることが可能となる。

次に、ノイズとなる高周波電流の封じ込めについて説明する。

図１１はこの実施例に従う高周波電流の封じ込めの様子を模式的に示す図である。

図１１（ａ）に示すように、内部コア回路４の高速スイッチング動作に必要な瞬時電流ｉ１ｄは、バイパスコンデンサＣ１より充放電を繰り返して供給される。一方、図１１（ｂ）に示すように、電源電圧Ｖccからノーマルモードで供給される電流に対するインピーダンスはコモンモードチョークであるためほとんど生じない。つまり、電源電圧Ｖccからノーマルモードで供給される電流に対しては、コモンモードチョークの有無は関係しない。但し、正確にはコモンモードチョークにも微小な直流抵抗分（抵抗１３、１４）が存在する。このため、ノーマルモードで流れる電流に対し、微小な直流抵抗分の電位降下は発生するが問題となるレベルではない。

また、図１１（ｃ）には、直流電流に対する等価回路を示されている。内部コア回路４で消費される電力は、電源電圧Ｖccよりフェライトビーズ１３、コモンモードチョーク１５を介して供給される。フェライトビーズ１３とコモンモードチョーク１５の直流抵抗分の電位降下による影響は、実施例１で説明したのと同様に、電源電圧Ｖccが＋１．８〜３．３Ｖ程度であるので、通常動作上、何の支障も生じない。

尚、実施例１で説明したように、内部コア用ＧＮＤ端子に接続されるＧＮＤパターンをＩ／Ｏバッファ用ＧＮＤ端子に接続されるＧＮＤパターンから分離するのみならず、複数の内部コア用ＧＮＤ端子間（図１０（ａ）におけるＶＳＳ１〜ＶＳＳ４間）を低インピーダンスで接続するＧＮＤパターンを形成しても良い。これにより、ノイズ発生源のノイズレベルをさらに抑制することが可能となる。さらに、複数のＩ／Ｏバッファ用ＧＮＤ端子間（図１０（ａ）におけるＶＳＳＯ１〜ＶＳＳＯ４間）を低インピーダンスで接続するＧＮＤパターンとを形成することによりノイズ耐量を一層向上させることが可能となる。

以上述べたようにこの実施例に従えば、内部コア用の電源端子とＧＮＤ端子が、Ｉ／Ｏバッファ用の電源端子とＧＮＤ端子とから内部で分離されたＩＣを搭載するプリント基板において、高周波帯域のインピーダンス分離が行われる。この分離は、内部コア用の電源端子とＧＮＤ端子とにコモンモードチョークを追加して、内部コア用の電源端子とＧＮＤ端子からコモンモードで流れる電流に対して行われる。これにより、内部コア用の電源端子とＧＮＤ端子に発生した高周波の電位変動が、ＩＣを搭載するプリント基板上のパターンを介して、ＩＣのＩ／Ｏバッファ用電源端子とＧＮＤ端子及びプリント基板全体へと伝播するのを抑制することができる。

その結果、以上説明した実施例によれば、プリント基板、ケーブル、及び金属筐体を備える機器からの輻射を抑制可能な構成を１個のコモンモードチョークの追加のみで実現することができる。

また、この実施例によっても実施例１で説明したような効果を得ることができる。

この実施例に従うプリント配線基板は、ＧＮＤパターンの配線分離を用いて、ＩＣの内部コア回路をノイズ源として発生する高周波ノイズを抑制することを特徴とする。尚、この実施例で説明するＩＣは、実施例２と同様のＡＳＩＣである。

この実施例に従うプリント配線基板は、実施例１で説明したフェライトビーズ１４の部分をパターン配線に置き換えた構成に相当する。このようにパターン配線を備える構成は、４層プリント基板などの、基板面積に余裕があるものに適用される。即ち、図６に示した電源端子ＶＤＤ１〜ＶＤＤ４を電源端子ＶＤＤＯ１〜ＶＤＤＯ４の電源パターンから島状に分離し、且つ、ＧＮＤ端子ＶＳＳ１〜ＶＳＳ４をＧＮＤ端子ＶＳＳＯ１〜ＶＳＳＯ４のＧＮＤパターンから島状に分離した構成とするのである。島状に分離される電源端子ＶＤＤ１〜ＶＤＤ４とＧＮＤ端子ＶＳＳ１〜ＶＳＳ４への接続部は、少なくとも１個以上のＶＩＡを介すことによりインダクタンス値を調整することが可能である。また、ジグザグパターンにする等してインダクタンスを形成させることも可能である。

その結果、内部コア回路４で発生した高周波の電位変動は、パターン配線によるインダクタンス成分により、電源端子ＶＤＤＯ及び電源電圧Ｖcc、電源端子ＶＳＳＯ及びシグナルＧＮＤ８へ伝播することが抑制される。

従って、内部コア回路４のスイッチング動作により発生した高周波ノイズはプリント基板１へ伝播することなく、内部コア回路４内に封じ込めることが可能となる
従って、内部コア回路４のスイッチング動作により発生する高周波ノイズは、プリント基板１ｆに伝播するのが抑制され、内部コア回路４内にほぼ封じ込めることができる。言い換えれば、内部コア回路４のスイッチング動作により流れる高周波電流がプリント基板１ｆへ伝播することが抑制され、内部コア回路４とバイパスコンデンサＣ１で形成される電流閉ループ内に主な高周波電流が流れることになる。

図１２はこの実施例に従うパターン配線分離を行った４層プリント基板の例を示す図である。図１２において、（ａ）は電源用の配線パターンの例を示し、（ｂ）はＧＮＤ用の配線パターンの例を示す。図１２によれば、ＩＣ２の内部コア用の電源端子ＶＤＤ１〜ＶＤＤ４と内部コア用のＧＮＤ端子ＶＳＳ１〜ＶＳＳ４は、島状に分離されたパターンでＩＣ２の周辺に構成され、夫々、電源プレーン１０ｆとＧＮＤプレーン１１ｆから分離される。

尚、実施例１で説明したように、内部コア用ＧＮＤ端子に接続されるＧＮＤパターンをＩ／Ｏバッファ用ＧＮＤ端子に接続されるＧＮＤパターンから分離するのみならず、複数の内部コア用ＧＮＤ端子間（図１２（ｂ）におけるＶＳＳ１〜ＶＳＳ４間）を低インピーダンスで接続するＧＮＤパターンを形成しても良い。これにより、ノイズ発生源のノイズレベルをさらに抑制することが可能となる。さらに、複数のＩ／Ｏバッファ用ＧＮＤ端子間（図１２（ｂ）におけるＶＳＳＯ１〜ＶＳＳＯ４間）を低インピーダンスで接続するＧＮＤパターンとを形成することにより、ノイズ耐量を一層向上させることが可能となる。

以上述べたように、内部コア回路の高速スイッチング動作に起因して発生する高周波ノイズは、電源端子ＶＤＤに接続されるパターンとＧＮＤ端子ＶＳＳに接続されるパターンとをその他の電源パターンやＧＮＤパターンから分離する。これにより、内部コア回路の電源端子ＶＤＤとＧＮＤ端子ＶＳＳからノイズが伝播することが抑制される。

加えて、ＩＣから入出力される各信号に付加されていた輻射ノイズ対策用のフィルタ回路を削減することが可能となる。また、ＩＣを搭載するプリント配線基板を備えた機器に備えられる輻射ノイズ対策のシールド部材等を削減することも可能となる。

以上述べたようにこの実施例に従えば、内部コア用の電源端子とＧＮＤ端子が、Ｉ／Ｏバッファ用の電源端子とＧＮＤ端子とから内部で分離されたＩＣを搭載するプリント基板において、高周波帯域のインピーダンス分離が行われる。この分離は、Ｉ／Ｏバッファ用の外部ＧＮＤ端子に接続されるその他のＧＮＤパターン配線とは別に内部コア用の外部ＧＮＤ端子に接続されるパターン配線を島状に形成することによりなされる。これにより、内部コア用電源端子とＧＮＤ端子に発生した高周波の電位変動が、ＩＣを搭載するプリント基板上のパターンを介して、ＩＣのＩ／Ｏバッファ用電源端子とＧＮＤ端子及びプリント基板全体へと伝播することが抑制される。

その結果、以上説明した実施例によれば、プリント基板、ケーブル、及び金属筐体を備える機器からの輻射を抑制可能な構成をコストアップが生じることなく実現することができる。

また、この実施例によっても実施例１〜２で説明したような効果を得ることができる。

実施例４に従うプリント配線基板は次のことを特徴とする。即ち、ＩＣの内部コア用電源端子と内部コア用ＧＮＤ端子へのパターン配線について、電源配線とＧＮＤ配線が平行になるようにプリント基板の電源供給箇所から専用に配線され、配線による相互インダクタンスも形成する。従って、この実施例では、内部コア用の電源電圧をＶcc2、Ｉ／Ｏバッファ用の電源電圧をＶcc1として説明する。

図１３はこの実施例に従うプリント基板でのノイズ伝播経路を示す図である。

図１３（ａ）に示すように、内部コア用のＧＮＤ端子とＩ／Ｏバッファ用のＧＮＤ端子は、１枚のプリント基板内において、プリント基板のフレームＧＮＤの近傍において一点アースで接続される。

また、図１３（ｂ）には、２つのプリント基板Ａ、Ｂを含む機器において、ＩＣに供給される電源電圧を別ユニットから供給する構成の場合の配線例が示されている。内部コア４の電源端子とＧＮＤ端子へのプリント基板Ａにおけるパターン配線は、図１３（ａ）に示したのと同様に、対となる内部コア用電源とＧＮＤの配線が平衡となるように、電圧生成ユニットから専用の電源パターンとＧＮＤパターンが配線される。

さらに、図１３（ｂ）に示すように、内部コア用のＧＮＤ端子とＩ／Ｏバッファ用のＧＮＤ端子とは、電圧生成ユニットの電源電圧Ｖcc2の生成部で一点アースで接続され、近傍にフレームＧＮＤが配置される。また、他のプリント基板Ｂへ供給される電源電圧Ｖcc2の電源配線及びＧＮＤ接続も一点アースで接続される。

図１４はパターン配線分離を行った４層プリント基板の例を示す図である。

図１４において、（ａ）は電源プレーン層の配線例を示し、（ｂ）はＧＮＤプレーン層の配線例を示す。図１４によれば、ＩＣ２の内部コア用の電源端子ＶＤＤ１〜ＶＤＤ４と内部コア用のＧＮＤ端子ＶＳＳ１〜ＶＳＳ４は、島状パターンでＩＣ周辺に構成され、プリント基板のフレームＧＮＤの近傍位置まで平衡に配線された後、一点アースで接続される。

その結果、内部コア用電源端子とＧＮＤ端子のパターン配線は一点アースで接続される箇所まで平衡に配線されるため、内部コア回路４で発生したコモンモードノイズはノーマルモードのノイズに変化することが抑制されつつ、安定してフレームＧＮＤに流れる。従って、Ｉ／Ｏバッファ用電源端子ＶＤＤＯ及びＧＮＤ端子ＶＳＳＯに高周波ノイズが伝播することが抑制される。

その結果、以上説明した実施例によれば、内部コア回路４で発生したコモンモードノイズは、電圧生成ユニットのフレームＧＮＤまでノーマルモードのノイズに変化することが抑制されつつ、安定して流れていく。従って、ＩＣのＩ／Ｏバッファ用電源端子ＶＤＤＯ及びＧＮＤ端子ＶＳＳＯに高周波ノイズが伝播されることが抑制されるとともに、他のプリント基板に高周波ノイズが伝播されることも抑制される。

尚、実施例１で説明したように、内部コア用ＧＮＤ端子に接続されるＧＮＤパターンをＩ／Ｏバッファ用ＧＮＤ端子に接続されるＧＮＤパターンから分離するのみならず、複数の内部コア用ＧＮＤ端子間（図１４（ｂ）におけるＶＳＳ１〜ＶＳＳ４間）を低インピーダンスで接続するＧＮＤパターンを形成しても良い。これにより、ノイズ発生源のノイズレベルをさらに抑制することが可能となる。さらに、複数のＩ／Ｏバッファ用ＧＮＤ端子間（図１４（ｂ）におけるＶＳＳＯ１〜ＶＳＳＯ４間）を低インピーダンスで接続するＧＮＤパターンとを形成することにより、ノイズ耐量を一層向上させることが可能となる。

また、以上説明した実施例１〜４では、ＩＣのＡＳＩＣを例として、内部コア回路に起因する高周波ノイズをその他の回路に伝播させない対策について説明したが、本発明はこれによって限定されるものではない。本発明は、例えば、ＤＳＰ等のＩＣにも容易に適用可能である。

また、対となる電源端子とＧＮＤ端子を少なくとも２対以上備え、１対の電源端子とＧＮＤ端子が他の対となる電源端子とＧＮＤ端子に対し内部で分離された構成のＩＣであれば、どのような構成のＩＣにも本発明は適用可能である。特に、本発明は高周波帯域で分離する手段として、ノイズ干渉全般の対策を目的として容易に適用可能である。

さらに、以上説明した実施例のプリント配線基板の構成によれば、特定の回路部分の高周波ノイズ干渉を抑制することが可能であるので、逆に、ＩＣの一部の回路について、外部ノイズ源からの干渉を抑制するためにも容易に適用することができる。

またさらに、以上説明した実施例では、ＩＣの内部コア用電源とＩ／Ｏバッファ用電源の電圧を同じＶccとして説明したが、本発明はこれによって限定されるものではない。例えば、内部コア用の電源電圧を＋２．５Ｖ、Ｉ／Ｏバッファ用の電源電圧を＋３．３Ｖ等とする構成であっても、本発明はＧＮＤ端子側の配線に特徴があるので、容易に適用可能である。

またさらに、以上説明したプリント配線基板は画像形成装置などの電子回路に適用されることが好適である。

本発明の代表的な実施例であるＩＣの内部構成を示すブロック図である。 ＩＣが輻射ノイズを発生する様子を示す図である。 ４層プリント基板に実装されたＩＣとその接続の様子を示す図である。 ２層両面プリント基板に実装されたＩＣとその接続の様子を示す図である。 ＧＮＤパターン面積の少ない２層両面プリント基板或いは単層片面プリント基板に実装されたＩＣとその接続の様子を示す図である。 本発明の実施例１に従うＩＣからの輻射ノイズを抑制するプリント配線基板におけるＩＣとの接続を示す図である。 本発明の実施例１に従う高周波電流の封じ込めの様子を模式的に示す図である。 ＩＣ２を２層両面プリント基板に実装した場合のパターン配線の例を示す図である。 輻射ノイズ抑制のための構成要素を内蔵したＩＣの内部構成を示す図である。 本発明の実施例２に従うＩＣからの輻射ノイズを抑制するプリント配線基板におけるＩＣとの接続を示す図である。 本発明の実施例２に従う高周波電流の封じ込めの様子を模式的に示す図である。 本発明の実施例３に従うパターン配線分離を行った４層プリント基板の例を示す図である。 本発明の実施例４に従うプリント基板でのノイズ伝播経路を示す図である。 本発明の実施例４に従うパターン配線分離を行った４層プリント基板の例を示す図である。 ＩＣ２をプリント基板に実装した場合のパターン配線の一例を示す図である。 ＩＣ２をプリント基板に実装した場合のパターン配線の一例を示す図である。

符号の説明

１ プリント基板
２ ＩＣ
３ 半導体チップ
４ 内部コア回路
５ Ｉ／Ｏバッファ
６ ボンディングワイヤ
７ フレームＧＮＤ
８ シグナルＧＮＤ
９ Ｉ／Ｏバッファ入出力端子
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ 電源パターン（電源プレーン）
１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆ ＧＮＤパターン（ＧＮＤプレーン）
１３、１４ フェライトビーズ
１５ コモンモードチョーク
１６、１７ インダクタンス

Claims (20)

1. 少なくとも第１の回路と、前記第１の回路に接続される第１種の電源端子と第１種のＧＮＤ端子との第１種のペア端子と、第２の回路と、前記第２の回路に接続される第２種の電源端子と第２種のＧＮＤ端子との第２種のペア端子とを備え、前記第１種のペア端子と前記第２種のペア端子とが内部的に分離されたＩＣを搭載するプリント基板であって、
   前記第１種のＧＮＤ端子からの配線が前記第２種のＧＮＤ端子及び前記プリント基板のＧＮＤパターンへと導かれる経路に、前記第１の回路の動作によって発生した高周波の電位変動を抑制するための第１の抑制手段が設けられることを特徴とするプリント基板。
2. 前記第１の回路に接続される前記第１種のペア端子を少なくとも２組以上有し、
   前記少なくとも２組以上の第１種のペア端子各々の第１種のＧＮＤ端子が前記ＩＣ近傍の短距離のパターンで接続されることを特徴とする請求項１記載のプリント基板。
3. 前記短距離のパターンは、少なくとも前記ＩＣの端子配列内側に配置される部分を有することを特徴とする請求項２に記載のプリント基板。
4. 前記第１の抑制手段はフェライトビーズであることを特徴とする請求項１乃至３のいずれかに記載のプリント基板。
5. 前記第１の抑制手段は、直流電流に対してはインピーダンスが小さくなる一方、高周波電流に対しては前記インピーダンスが大きくなることを特徴とする請求項１乃至４のいずれかに記載のプリント基板。
6. 前記第１種のＧＮＤ端子からの配線パターンを前記第２種のＧＮＤ端子からの配線パターンと物理的に分離配置し、
   前記物理的に分離配置した配線パターンにより前記第１の抑制手段に相当するインダクタが形成されることを特徴とする請求項５に記載のプリント基板。
7. 少なくとも２組以上の前記第１の回路に接続される前記第１種のペア端子と、少なくとも２組以上の前記第２の回路に接続される前記第２種のペア端子とを有し、
   前記第１種のペア端子各々を相互に接続する第１の配線インピーダンスは、前記第２種のペア端子各々を相互に接続する第２の配線インピーダンスよりも小さいことを特徴とする請求項６記載のプリント基板
8. 前記第１種の電源端子と前記第２種の電源端子に対しては所定の電源電圧が供給されることを特徴とする請求項１乃至７のいずれかに記載のプリント基板。
9. 更に、前記第１種の電源端子と前記第１種のＧＮＤ端子との間に接続される第１の電荷蓄積手段を有することを特徴とする請求項１乃至８のいずれかに記載のプリント基板。
10. 前記第１種の電源端子からの配線が前記第２種の電源端子からの配線及び前記電源電圧のパターンへと導かれる経路に設けられる第２の抑制手段と、
    前記第２種の電源端子と前記第２種のＧＮＤ端子との間に接続された第２の電荷蓄積手段とをさらに有することを特徴とする請求項９に記載のプリント基板。
11. 前記第２の抑制手段はフェライトビーズであることを特徴とする請求項１０に記載のプリント基板。
12. 前記第１の抑制手段及び第２の抑制手段はコモンモードチョークであることを特徴とする請求項１０に記載のプリント基板。
13. 前記第１種の電源端子からの配線パターンを前記第２種の電源端子からの配線パターンから物理的に分離配置し、
    前記第１種のＧＮＤ端子からの配線パターンを前記第２種のＧＮＤ端子からの配線パターンから物理的に分離配置し、
    前記物理的に分離配置した配線パターンにより前記第１の抑制手段に相当するインダクタが形成されることを特徴とする請求項１０に記載のプリント基板。
14. 電源電圧供給部から所定の電源電圧が前記第１の回路に供給され、
    前記第１種の電源端子からの配線パターンと前記第１種のＧＮＤ端子からの配線パターンとが前記電源電圧供給部に至るまで平衡に這い回され、前記平衡な配線パターンにより前記第１の抑制手段に相当するインダクタが形成されることを特徴とする請求項１３に記載のプリント基板。
15. 前記電源電圧供給部は外部の電源電圧ユニットであることを特徴とする請求項１４に記載のプリント基板。
16. 前記ＩＣはＡＳＩＣであり、
    前記第１の回路は前記ＡＳＩＣの内部コア回路であり、
    前記第２の回路は前記ＡＳＩＣのＩ／Ｏバッファ回路であることを特徴とする請求項１乃至１５のいずれかに記載のプリント基板。
17. 少なくとも第１の回路と、前記第１の回路に接続される第１種の電源内部配線と第１種のＧＮＤ内部配線との第１種のペア内部配線と、第２の回路と、前記第２の回路に接続される第２種の電源内部配線と第２種のＧＮＤ内部配線との第２種のペア内部配線とを備え、前記第１種のペア内部配線と前記第２種のペア内部配線とが分離された半導体集積回路であって、
    前記第１のＧＮＤ内部配線が前記第２のＧＮＤ内部配線及び前記半導体集積回路の外部接続ＧＮＤ端子へと導かれる内部経路に、前記第１の回路の動作によって発生した高周波の電位変動を抑制するための第１の内部抑制手段と、前記第１種の電源内部配線と前記第１種のＧＮＤ内部配線との間に接続される第１の内部電荷蓄積手段とが設けられることを特徴とする半導体集積回路。
18. 更に、前記第１種の電源内部配線が前記第２種の電源内部配線及び前記半導体集積回路の外部接続電源端子へと導かれる内部経路に第２の抑制手段が設けられることを特徴とする請求項１７に記載の半導体集積回路。
19. 前記第２種の電源内部配線と前記第２種のＧＮＤ内部配線との間に接続された第２の内部電荷蓄積手段をさらに有することを特徴とする請求項１８に記載の半導体集積回路。
20. 前記半導体集積回路はＡＳＩＣであり、
    前記第１の回路は前記ＡＳＩＣの内部コア回路であり、
    前記第２の回路は前記ＡＳＩＣのＩ／Ｏバッファ回路であることを特徴とする請求項１７乃至１９のいずれかに記載の半導体集積回路。