JPH1041629A - 多層プリント回路基板 - Google Patents
多層プリント回路基板Info
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- JPH1041629A JPH1041629A JP8210567A JP21056796A JPH1041629A JP H1041629 A JPH1041629 A JP H1041629A JP 8210567 A JP8210567 A JP 8210567A JP 21056796 A JP21056796 A JP 21056796A JP H1041629 A JPH1041629 A JP H1041629A
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Abstract
(57)【要約】
【目的】 放射ノイズを抑制すると共に、充電電流の帰
路を確保することができる多層プリント回路基板を提供
する。 【構成】 多層プリント回路基板において、内層にグラ
ンド層を有し、ＩＣ部品の下もしくは関連付けられたＩ
Ｃブロックの下のグランド層を他のグランド層に対して
３／４〜１／２の範囲の割合で不連続部分を形成して高
周波的に分離する。また、電源層を主電源パターンとサ
ブ電源パターンに分離し、それぞれに接続可能なランド
部を設ける。
路を確保することができる多層プリント回路基板を提供
する。 【構成】 多層プリント回路基板において、内層にグラ
ンド層を有し、ＩＣ部品の下もしくは関連付けられたＩ
Ｃブロックの下のグランド層を他のグランド層に対して
３／４〜１／２の範囲の割合で不連続部分を形成して高
周波的に分離する。また、電源層を主電源パターンとサ
ブ電源パターンに分離し、それぞれに接続可能なランド
部を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、多層プリント回路基板
に関し、特に、放射ノイズの発生を効率良く抑えること
ができる多層プリント回路基板に関する。
に関し、特に、放射ノイズの発生を効率良く抑えること
ができる多層プリント回路基板に関する。
【０００２】
【従来の技術】従来例を１つの観点から見ると、通常、
多層プリント回路基板の内層のグランド層や電源層は、
特に分割することは行わず、プレーン状に形成するもの
であるが、近年ノイズの問題やパワーマネージメントの
必要から電源層をＩＣ部品や回路ブロックの単位で分割
することが行われるようになってきている。さらに、よ
りノイズ抑制効果を発揮するという目的で、電源層のみ
ならずグランド層まで分割してしまうという例もみられ
ている。
多層プリント回路基板の内層のグランド層や電源層は、
特に分割することは行わず、プレーン状に形成するもの
であるが、近年ノイズの問題やパワーマネージメントの
必要から電源層をＩＣ部品や回路ブロックの単位で分割
することが行われるようになってきている。さらに、よ
りノイズ抑制効果を発揮するという目的で、電源層のみ
ならずグランド層まで分割してしまうという例もみられ
ている。
【０００３】また、これらを解決しようとして、デバイ
スに電源を供給するサブ電源パターン（電源層のサブパ
ターン）を設け、主電源パターンから物理的に分離（分
割）し、主電源パターンとは三端子等のフィルタを介し
てサブ電源パターンと接続するという方法があるが、電
源パターンは信号線を流れる高周波電流の帰路としての
役割もしているため、デバイス周辺の電源パターンを完
全に分割してしまうことは、信号線を流れる電流の帰路
電流を阻外し、それによって引き起こされる放射ノイズ
に対しては不利な結果となる。
スに電源を供給するサブ電源パターン（電源層のサブパ
ターン）を設け、主電源パターンから物理的に分離（分
割）し、主電源パターンとは三端子等のフィルタを介し
てサブ電源パターンと接続するという方法があるが、電
源パターンは信号線を流れる高周波電流の帰路としての
役割もしているため、デバイス周辺の電源パターンを完
全に分割してしまうことは、信号線を流れる電流の帰路
電流を阻外し、それによって引き起こされる放射ノイズ
に対しては不利な結果となる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来例
を１つの観点から見た場合では、このように電源層およ
びグランド層を分割することは、図４（ａ）に示すよう
に、ＩＣ部品の信号のＯＮ／ＯＦＦ動作によって発生す
る貫通電流が、ＩＣ部品の下の電源／グランドを揺らし
て、結局、この電源／グランドの揺れが基板全体に拡が
ってしまうという現象を抑え、結果として放射ノイズや
波形の乱れによる誤動作を抑えるという効果を発揮す
る。
を１つの観点から見た場合では、このように電源層およ
びグランド層を分割することは、図４（ａ）に示すよう
に、ＩＣ部品の信号のＯＮ／ＯＦＦ動作によって発生す
る貫通電流が、ＩＣ部品の下の電源／グランドを揺らし
て、結局、この電源／グランドの揺れが基板全体に拡が
ってしまうという現象を抑え、結果として放射ノイズや
波形の乱れによる誤動作を抑えるという効果を発揮す
る。
【０００５】しかし、反面、図４（ｂ）に示すように信
号線を流れる電流が電源またはグランドを通って戻って
くるいわゆる充電電流が、基板全体の電源／グランドを
揺らすことによる放射ノイズや波形の乱れによる誤動作
の現象は、ＩＣ部品の下の電源およびグランドが他の基
板全体の電源およびグランドと分割されていることによ
り、該充電電流の帰路が充分確保できないため、場合に
よっては、逆にノイズを助長する方向に向かってしま
う。
号線を流れる電流が電源またはグランドを通って戻って
くるいわゆる充電電流が、基板全体の電源／グランドを
揺らすことによる放射ノイズや波形の乱れによる誤動作
の現象は、ＩＣ部品の下の電源およびグランドが他の基
板全体の電源およびグランドと分割されていることによ
り、該充電電流の帰路が充分確保できないため、場合に
よっては、逆にノイズを助長する方向に向かってしま
う。
【０００６】以下、前述の内容をさらに詳細に説明す
る。図７は一般的な多層板の断面構造を考慮に入れて作
成した回路図である。図７において、１５はクロック信
号が伝達される信号パターンであり、１層目に形成され
ている。１７は２層目の電源層の電源パターンてあり、
２０は３層目のグランド層のグランドパターンである。
電源パターン１７とグランドパターン２０の間にある点
線で示したコンデンサ５００は部品ではなく２層目の電
源パターン１７と３層目のグランドパターン２０の間に
発生される浮遊容量である。１００はデバイスの中のク
ロック信号を出力するバッハァ回路を示す。また、２０
０はクロック信号が入力されるバッファ回路を示す。Ｉ
1 は貫通電流の経路を示す。放射ノイズは電流のループ
面積が小さいほど発生しにくくなるが、貫通電流Ｉ1 は
ＩＣ部品であるバッファ回路１００とバイパスコンデン
サ３００を流れる経路以外にも浮遊容量を経由して基板
の広い部分に広がる経路も流れるため、放射ノイズが大
きくなる。
る。図７は一般的な多層板の断面構造を考慮に入れて作
成した回路図である。図７において、１５はクロック信
号が伝達される信号パターンであり、１層目に形成され
ている。１７は２層目の電源層の電源パターンてあり、
２０は３層目のグランド層のグランドパターンである。
電源パターン１７とグランドパターン２０の間にある点
線で示したコンデンサ５００は部品ではなく２層目の電
源パターン１７と３層目のグランドパターン２０の間に
発生される浮遊容量である。１００はデバイスの中のク
ロック信号を出力するバッハァ回路を示す。また、２０
０はクロック信号が入力されるバッファ回路を示す。Ｉ
1 は貫通電流の経路を示す。放射ノイズは電流のループ
面積が小さいほど発生しにくくなるが、貫通電流Ｉ1 は
ＩＣ部品であるバッファ回路１００とバイパスコンデン
サ３００を流れる経路以外にも浮遊容量を経由して基板
の広い部分に広がる経路も流れるため、放射ノイズが大
きくなる。
【０００７】これらの欠点をなくすためには、図８に示
すように電源層を物理的に分離して、フェライトビーズ
やインダクタ部品４００や三端子フィルタで接続する方
法があり、貫通電流Ｉ1 の経路はデバイスとバイパスコ
ンデンサを流れる経路に限定され、貫通電流Ｉ1 が原因
となる放射ノイズは小さくなる。
すように電源層を物理的に分離して、フェライトビーズ
やインダクタ部品４００や三端子フィルタで接続する方
法があり、貫通電流Ｉ1 の経路はデバイスとバイパスコ
ンデンサを流れる経路に限定され、貫通電流Ｉ1 が原因
となる放射ノイズは小さくなる。
【０００８】しかしながら、図９で示す充電電流Ｉ2 に
対しては帰路電流が最短で流れる経路を遮断してしまう
ため、例えば点線で示される経路（浮遊容量を通る経
路）のようにループ面積が増大し、放射ノイズに対して
不利な結果となる。
対しては帰路電流が最短で流れる経路を遮断してしまう
ため、例えば点線で示される経路（浮遊容量を通る経
路）のようにループ面積が増大し、放射ノイズに対して
不利な結果となる。
【０００９】したがって、本発明の目的は、貫通電流の
拡がりによる放射ノイズを抑制すると共に、充電電流の
帰路を確保することができる多層プリント回路基板を提
供することにある。
拡がりによる放射ノイズを抑制すると共に、充電電流の
帰路を確保することができる多層プリント回路基板を提
供することにある。
【００１０】
【課題を解決するための手段】そこで、本発明では、多
層プリント回路基板において、ＩＣ部品の直下あるいは
ＩＣ部品をを含めた回路ブロックの下の内層電源／グラ
ンド層もしくは電源／グランドは高周波的にほとんど等
価なのでグランド層のみを信号線のスルーホールに伴う
クリアランス等を利用して３／４〜１／２の範囲の割合
で、一箇所に集中しない様まばらに導体の不連続部分を
形成し、これによって貫通電流に起因するＩＣ部品の下
もしくはＩＣブロック下の電源／グランドの揺れが、基
板全体に拡がってしまうのを抑えつつ、充電電流の帰路
を確保して、基板全体の電源／グランドの揺れを抑制
し、よって放射ノイズを抑制したり、波形の乱れによる
誤動作といった問題を抑える。
層プリント回路基板において、ＩＣ部品の直下あるいは
ＩＣ部品をを含めた回路ブロックの下の内層電源／グラ
ンド層もしくは電源／グランドは高周波的にほとんど等
価なのでグランド層のみを信号線のスルーホールに伴う
クリアランス等を利用して３／４〜１／２の範囲の割合
で、一箇所に集中しない様まばらに導体の不連続部分を
形成し、これによって貫通電流に起因するＩＣ部品の下
もしくはＩＣブロック下の電源／グランドの揺れが、基
板全体に拡がってしまうのを抑えつつ、充電電流の帰路
を確保して、基板全体の電源／グランドの揺れを抑制
し、よって放射ノイズを抑制したり、波形の乱れによる
誤動作といった問題を抑える。
【００１１】また、本発明によれば、主電源パターンと
サブ電源パターンを段階的かつ最適な接続方法をとるこ
とが出来るため、主電源パターンとサブ電源パターンに
互いに適宜接続可能なランド部を設けることにより、電
源からの放射ノイズを最小に抑えることが出来、プリン
ト基板設計後でも接続場所を変更できるため設計時間の
短縮につながる。また繰り返しの検討が行える。
サブ電源パターンを段階的かつ最適な接続方法をとるこ
とが出来るため、主電源パターンとサブ電源パターンに
互いに適宜接続可能なランド部を設けることにより、電
源からの放射ノイズを最小に抑えることが出来、プリン
ト基板設計後でも接続場所を変更できるため設計時間の
短縮につながる。また繰り返しの検討が行える。
【００１２】
【実施例】以下、添付図面を参照しながら、本発明の実
施例の多層プリント回路基板の構造について説明する。
施例の多層プリント回路基板の構造について説明する。
【００１３】（実施例１）図１は、本発明の実施例１の
多層プリント回路基板を示すものである。図１におい
て、グランド層に設けられた信号線のスルーホールによ
るクリアランスも含めた不連続部分１がＩＣ部品の下の
グランド４を取り囲むように、理想的に均一にまばら
に、分離帯３に沿って配置されている。グランド４は基
板全体のグランド２と３／４〜１／２の割合で高周波的
に分離されている。したがって、充電電流の帰路は充分
確保されている。
多層プリント回路基板を示すものである。図１におい
て、グランド層に設けられた信号線のスルーホールによ
るクリアランスも含めた不連続部分１がＩＣ部品の下の
グランド４を取り囲むように、理想的に均一にまばら
に、分離帯３に沿って配置されている。グランド４は基
板全体のグランド２と３／４〜１／２の割合で高周波的
に分離されている。したがって、充電電流の帰路は充分
確保されている。
【００１４】（実施例２）図２は、本発明の実施例２の
多層プリント回路基板を示したものである。ここでは、
ＩＣ部品の下を分離するのではなく、特に充電電流の帰
路を充分確保しなければならない発振器５とクロック入
力ＩＣ部品７とそれらを結ぶクロックパターン６とは、
１つのブロックとして扱い、該ブロック下のグランドと
他の基板全体のグランドとを不連続部分１によって３／
４〜１／２の割合で高周波的に分離している。
多層プリント回路基板を示したものである。ここでは、
ＩＣ部品の下を分離するのではなく、特に充電電流の帰
路を充分確保しなければならない発振器５とクロック入
力ＩＣ部品７とそれらを結ぶクロックパターン６とは、
１つのブロックとして扱い、該ブロック下のグランドと
他の基板全体のグランドとを不連続部分１によって３／
４〜１／２の割合で高周波的に分離している。
【００１５】（実施例３）図３は、本発明の実施例３の
多層プリント回路基板を示すものである。この多層プリ
ント回路基板は、部品面信号層の第１層と、アース（グ
ランド）層の第２層と、電源（ＶＣＣ）層の第３層と、
半田面信号層の第４層から成る４層板である。この４層
板において、第３層の電源（ＶＣＣ）層は、ＩＣ部品の
下および発振器部品の下で完全に分離されている。ま
た、第２層のアース（ＧＮＤ）層では、ＩＣ部品、発振
器部品、クロックラインを含めた回路ブロックで３／４
〜１／２の割合で高周波的に分離されている。
多層プリント回路基板を示すものである。この多層プリ
ント回路基板は、部品面信号層の第１層と、アース（グ
ランド）層の第２層と、電源（ＶＣＣ）層の第３層と、
半田面信号層の第４層から成る４層板である。この４層
板において、第３層の電源（ＶＣＣ）層は、ＩＣ部品の
下および発振器部品の下で完全に分離されている。ま
た、第２層のアース（ＧＮＤ）層では、ＩＣ部品、発振
器部品、クロックラインを含めた回路ブロックで３／４
〜１／２の割合で高周波的に分離されている。
【００１６】（実施例４）実施例１および２では、グラ
ンド層を３／４〜１／２の割合で高周波的に分離してい
るが、実施例４では、グランド層だけでなく、電源層も
同様に３／４〜１／２の割合で高周波的に分離する（図
示せず）。
ンド層を３／４〜１／２の割合で高周波的に分離してい
るが、実施例４では、グランド層だけでなく、電源層も
同様に３／４〜１／２の割合で高周波的に分離する（図
示せず）。
【００１７】（実施例５）図５は本発明の実施例５の多
層プリント回路基板を示す平面図である。図５に示すよ
うに、この多層プリント回路基板は、多層４方向にリー
ドピンを持つデバイスが実装されるプリント４層板であ
る。実施例５では、図５のうち、図５（ａ）は基板の１
層目の信号層を示し、図５（ｂ）は基板の２層目の電源
層を示し、図５（ｃ）は基板の３層目のＧＮＤ層を示
し、図５（ｄ）は基板の４層目の信号層を示す。なお、
図５（ｂ）〜図５（ｄ）は相互の位置関係を明瞭にする
ため透視図で示してある。また、図５（ａ）に示した信
号層に形成したデバイス実装用ランド２１との位置関係
を明確にするために、図５（ｂ）、図５（ｄ）には、点
線３２でランド位置を示した。
層プリント回路基板を示す平面図である。図５に示すよ
うに、この多層プリント回路基板は、多層４方向にリー
ドピンを持つデバイスが実装されるプリント４層板であ
る。実施例５では、図５のうち、図５（ａ）は基板の１
層目の信号層を示し、図５（ｂ）は基板の２層目の電源
層を示し、図５（ｃ）は基板の３層目のＧＮＤ層を示
し、図５（ｄ）は基板の４層目の信号層を示す。なお、
図５（ｂ）〜図５（ｄ）は相互の位置関係を明瞭にする
ため透視図で示してある。また、図５（ａ）に示した信
号層に形成したデバイス実装用ランド２１との位置関係
を明確にするために、図５（ｂ）、図５（ｄ）には、点
線３２でランド位置を示した。
【００１８】図５（ａ）において、２１はＱＦＰパッケ
ージのデバイスが実装されるランド、２２はＳＯＰパッ
ケージのＩＣ部品が実装されるランド、２３は信号層に
形成された電源パターン、２４は信号層に形成されたＧ
ＮＤパターン、１５は信号パターン、２６はスルーホー
ル用ランドである。
ージのデバイスが実装されるランド、２２はＳＯＰパッ
ケージのＩＣ部品が実装されるランド、２３は信号層に
形成された電源パターン、２４は信号層に形成されたＧ
ＮＤパターン、１５は信号パターン、２６はスルーホー
ル用ランドである。
【００１９】図５（ｂ）において、濃く塗りつぶされた
２７は電源パターンである、白い部分３４は、電源層が
部分的に分離されている電源パターンである。二重丸２
９は、クリアランスホールと呼ばれる外側の円の中にス
ルーホールが貫通しているもので、スルーホールと電源
パターンは導通していない。
２７は電源パターンである、白い部分３４は、電源層が
部分的に分離されている電源パターンである。二重丸２
９は、クリアランスホールと呼ばれる外側の円の中にス
ルーホールが貫通しているもので、スルーホールと電源
パターンは導通していない。
【００２０】図５（ｃ）において、薄く塗りつぶされた
２０はＧＮＤパターンである。
２０はＧＮＤパターンである。
【００２１】図５（ｄ）において、３３はチップ部品実
装用ランドであり、３１はチップ型バイパスコンデンサ
が実装されるランドである。
装用ランドであり、３１はチップ型バイパスコンデンサ
が実装されるランドである。
【００２２】図５（ｂ）に示すように、電源パターン２
７において、デバイスの電源ランドと電源層の電源パタ
ーンを接続するために形成されたスルーホールの周囲を
取り囲むように切り欠きを施し、更に切り欠かれた内側
の部分と外側の電源層が接続できるようにスルーホール
を施し、図５（ｄ）に示すように、信号層に接続して、
それぞれのスルーホールにチップ部品実装用ランドを設
けて、ランド部の相互間がチップ部品によって適宜接続
可能となっている
７において、デバイスの電源ランドと電源層の電源パタ
ーンを接続するために形成されたスルーホールの周囲を
取り囲むように切り欠きを施し、更に切り欠かれた内側
の部分と外側の電源層が接続できるようにスルーホール
を施し、図５（ｄ）に示すように、信号層に接続して、
それぞれのスルーホールにチップ部品実装用ランドを設
けて、ランド部の相互間がチップ部品によって適宜接続
可能となっている
【００２３】このことにより、放射ノイズを測定して放
射ノイズの大きさによりチップ部品実装用ランドにチッ
プジャンパを適宜実装することにより、信号の帰路電流
の経路を確保することが出来る。
射ノイズの大きさによりチップ部品実装用ランドにチッ
プジャンパを適宜実装することにより、信号の帰路電流
の経路を確保することが出来る。
【００２４】（実施例６）図６は本発明の実施例６の多
層プリント回路基板を示す。この実施例では、図６
（ｂ）に示すように、実施例５の図５（ｂ）で示す一体
の切り欠き部分を３つの部分から構成したものであり、
信号の帰路電流の経路を多くとったものである。
層プリント回路基板を示す。この実施例では、図６
（ｂ）に示すように、実施例５の図５（ｂ）で示す一体
の切り欠き部分を３つの部分から構成したものであり、
信号の帰路電流の経路を多くとったものである。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
電源／グランド層あるいは少なくともグランド層を信号
線スルーホールのクリアランス等を利用して３／４〜１
／２の範囲の割合で高周波的にＩＣ部品の下またはＩＣ
ブロックの下で分割することにより、貫通電流によるＩ
Ｃ下の電源／グランドの揺れの拡がりを抑えつつ、充電
電流のリターン経路を充分に確保できる。その結果、放
射ノイズや信号波形の乱れによる誤動作の少ない良好な
多層プリント回路基板を得ることができる。
電源／グランド層あるいは少なくともグランド層を信号
線スルーホールのクリアランス等を利用して３／４〜１
／２の範囲の割合で高周波的にＩＣ部品の下またはＩＣ
ブロックの下で分割することにより、貫通電流によるＩ
Ｃ下の電源／グランドの揺れの拡がりを抑えつつ、充電
電流のリターン経路を充分に確保できる。その結果、放
射ノイズや信号波形の乱れによる誤動作の少ない良好な
多層プリント回路基板を得ることができる。
【００２６】以上説明したように、本発明によれば、少
なくとも２ピン以上の電源ピンを持つデバイスを実装す
るための電源層とグランド層を有する多層プリント回路
基板において、デバイスの電源ランドと電源層の電源プ
レーンとを接続するために形成されたスルーホールの周
囲を取り囲む様に銅箔パターンの一部に切り欠きを施
し、かつ切り欠かれずに連続している部分を確保し、切
り欠かれた部分を接続することができるチップ部品実装
ランドにチップジャンパを適宜実装することにより、信
号の帰路電流の経路を確保しつつ電源パターンが原因の
放射ノイズも低減できる。
なくとも２ピン以上の電源ピンを持つデバイスを実装す
るための電源層とグランド層を有する多層プリント回路
基板において、デバイスの電源ランドと電源層の電源プ
レーンとを接続するために形成されたスルーホールの周
囲を取り囲む様に銅箔パターンの一部に切り欠きを施
し、かつ切り欠かれずに連続している部分を確保し、切
り欠かれた部分を接続することができるチップ部品実装
ランドにチップジャンパを適宜実装することにより、信
号の帰路電流の経路を確保しつつ電源パターンが原因の
放射ノイズも低減できる。
【図１】図１は、本発明の実施例１の多層プリント回路
基板を示す説明図であり、ＩＣ部品の下の内層のグラン
ド層に理想的に不連続部分を設けた例を示したものであ
る。
基板を示す説明図であり、ＩＣ部品の下の内層のグラン
ド層に理想的に不連続部分を設けた例を示したものであ
る。
【図２】図２は、本発明の実施例２の多層プリント回路
基板を示す説明図であり、発振器とクロックラインとク
ロック入力ＩＣのブロックを示している。
基板を示す説明図であり、発振器とクロックラインとク
ロック入力ＩＣのブロックを示している。
【図３】図３は、本発明の実施例３の多層プリント回路
基板を示す説明図であり、図３（ａ）〜図３（ｄ）は、
それぞれ、４層板の各層を示す。
基板を示す説明図であり、図３（ａ）〜図３（ｄ）は、
それぞれ、４層板の各層を示す。
【図４】図４は、放射ノイズや信号の誤動作の原因とな
る貫通電流や充電電流によって電源／グランドの電位変
動の様子を説明する回路図である。
る貫通電流や充電電流によって電源／グランドの電位変
動の様子を説明する回路図である。
【図５】図５は、本発明の実施例５の多層プリント回路
基板を示す説明図であり、図５（ａ）〜図５（ｄ）の各
図は、各層の平面図である。
基板を示す説明図であり、図５（ａ）〜図５（ｄ）の各
図は、各層の平面図である。
【図６】図６は、本発明の実施例６の多層プリント回路
基板を示す説明図であり、図６（ａ）〜図６（ｄ）の各
図は、各層の平面図である。
基板を示す説明図であり、図６（ａ）〜図６（ｄ）の各
図は、各層の平面図である。
【図７】図７は、従来例の最も一般的な多層板の断面構
造を考慮に入れた回路図である。
造を考慮に入れた回路図である。
【図８】図８は、従来例の多層板の断面構造を考慮に入
れた回路図であり、電源パターンの一部を物理的に分離
した後インダクタンス部品で電源パターン同志を接続し
た場合を表し、貫通電流の経路が書いてある。
れた回路図であり、電源パターンの一部を物理的に分離
した後インダクタンス部品で電源パターン同志を接続し
た場合を表し、貫通電流の経路が書いてある。
【図９】図９は、従来例の多層板の断面構造を考慮に入
れた回路図であり、電源パターンの一部を物理的に分離
した後インダクタンス部品で電源パターン同志を接続し
た場合を表し、充電電流の経路が書いてある。
れた回路図であり、電源パターンの一部を物理的に分離
した後インダクタンス部品で電源パターン同志を接続し
た場合を表し、充電電流の経路が書いてある。
１ グランド層に設けられた不連続部分 ２ 基板全体のグランド ３ 不連続部分が３／４〜１／２の割合を示す分離
帯 ４ ＩＣ下グランド ５ 発振器実装位置 ６ クロック信号配線位置 ７ ＩＣ実装位置 ２１ ＱＦＰデバイス実装様ランド ２２ ＳＯＰデバイス実装様ランド ２３ 電源パターン ２４ ＧＮＤパターン １５ 信号パターン ２６ スルーホール用ランド ２７ 電源パターン ２８ スルーホールと電源パターンが接続されている
ランド ２９ クリアランスホール ２０ ＧＮＤ層ＧＮＤパターン ３１ チップバイパスコンデンサ用のランド ３２ 基準面（Ａ）のＩＣリードピン実装用ランドの
形状と位置を 透視下面図（Ｂ）、（Ｃ）、（Ｄ）でわ
かりやすくするための仮想パターン ３３ チップ部品実装用ランド ３４ 電源層が部分的に分離されている電源パターン １００ クロック信号を出力するＬＳＩのバッハァ部 ２００ クロック信号が入力するＩＣの入力部 ３００ チップ型バイパスコンデンサ ４００ インダクタ部品 ５００ 電源パターンとグランドパターン間の浮遊容量 Ｉ1 貫通電流 Ｉ2 充電電流
帯 ４ ＩＣ下グランド ５ 発振器実装位置 ６ クロック信号配線位置 ７ ＩＣ実装位置 ２１ ＱＦＰデバイス実装様ランド ２２ ＳＯＰデバイス実装様ランド ２３ 電源パターン ２４ ＧＮＤパターン １５ 信号パターン ２６ スルーホール用ランド ２７ 電源パターン ２８ スルーホールと電源パターンが接続されている
ランド ２９ クリアランスホール ２０ ＧＮＤ層ＧＮＤパターン ３１ チップバイパスコンデンサ用のランド ３２ 基準面（Ａ）のＩＣリードピン実装用ランドの
形状と位置を 透視下面図（Ｂ）、（Ｃ）、（Ｄ）でわ
かりやすくするための仮想パターン ３３ チップ部品実装用ランド ３４ 電源層が部分的に分離されている電源パターン １００ クロック信号を出力するＬＳＩのバッハァ部 ２００ クロック信号が入力するＩＣの入力部 ３００ チップ型バイパスコンデンサ ４００ インダクタ部品 ５００ 電源パターンとグランドパターン間の浮遊容量 Ｉ1 貫通電流 Ｉ2 充電電流
Claims (8)
- 【請求項１】 多層プリント回路基板において、内層に
グランド層を有し、ＩＣ部品の下もしくは関連付けられ
たＩＣブロックの下のグランド層を他のグランド層に対
して３／４〜１／２の範囲の割合で不連続部分を形成し
て高周波的に分離したことを特徴とする多層プリント回
路基板。 - 【請求項２】 請求項１記載の多層プリント回路基板に
おいて、グランド層に加えて、電源層に対してもに３／
４〜１／２の範囲の割合で不連続部分を形成して分離し
たことを特徴とする多層プリント回路基板。 - 【請求項３】 請求項１記載の多層プリント回路基板に
おいて、前記ＩＣ部品の下もしくはＩＣブロックの下の
電源層を他の電源層に対して完全に分離することを特徴
とする多層プリント回路基板。 - 【請求項４】 請求項１記載の多層プリント回路基板に
おいて、前記ＩＣブロックは、クロックを出力する発振
器と、少なくとも１つのＩＣ部品と、前記発振器と前記
ＩＣ部品を接続するラインを含むことを特徴とする多層
プリント回路基板。 - 【請求項５】 請求項１または請求項２記載の多層プリ
ント回路基板において、前記グランド層または前記電源
層の不連続部分として、信号線のスルーホールによって
形成されるクリアランスを利用することを特徴とする多
層プリント回路基板。 - 【請求項６】 請求項１または請求項２記載の多層プリ
ント回路基板において、前記グランド層または前記電源
層の不連続部分は長く連続すること無く、連続部分と不
連続部分とが交互に存在し、インダクタンスがほぼ均一
になることを特徴とする多層プリント回路基板。 - 【請求項７】 グランドパターン及び電源を分配する主
電源分配パターンを有する多層プリント回路基板におい
て、主電源分配パターンから物理的に一部分が接続さ
れ、他の部分は分離された少なくとも１つのサブ電源パ
ターンを有し、主電源分配パターンとサブ電源パターン
のそれぞれに互いに接続可能なランド部を複数箇所設け
たことを特徴とする多層プリント回路基板。 - 【請求項８】 請求項７記載の多層プリント回路基板に
おいて、接続部材をランド部に実装し、主電源分配パタ
ーンとサブ電源パターンを接続することにより、基板製
造後または実装後に電源パターンを変形することが可能
な形状を特徴とする多層プリント回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8210567A JPH1041629A (ja) | 1996-07-22 | 1996-07-22 | 多層プリント回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8210567A JPH1041629A (ja) | 1996-07-22 | 1996-07-22 | 多層プリント回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041629A true JPH1041629A (ja) | 1998-02-13 |
Family
ID=16591468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8210567A Pending JPH1041629A (ja) | 1996-07-22 | 1996-07-22 | 多層プリント回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041629A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127387A (ja) * | 1999-10-29 | 2001-05-11 | Fuji Xerox Co Ltd | プリント配線基板 |
| JP2007081364A (ja) * | 2005-08-15 | 2007-03-29 | Canon Inc | プリント基板及び半導体集積回路 |
| US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
-
1996
- 1996-07-22 JP JP8210567A patent/JPH1041629A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127387A (ja) * | 1999-10-29 | 2001-05-11 | Fuji Xerox Co Ltd | プリント配線基板 |
| JP2007081364A (ja) * | 2005-08-15 | 2007-03-29 | Canon Inc | プリント基板及び半導体集積回路 |
| US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
| US8575743B2 (en) | 2006-02-28 | 2013-11-05 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
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