JPH03132092A - 印刷配線基板 - Google Patents
印刷配線基板Info
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- JPH03132092A JPH03132092A JP27101589A JP27101589A JPH03132092A JP H03132092 A JPH03132092 A JP H03132092A JP 27101589 A JP27101589 A JP 27101589A JP 27101589 A JP27101589 A JP 27101589A JP H03132092 A JPH03132092 A JP H03132092A
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- Pending
Links
- 238000005476 soldering Methods 0.000 claims description 18
- 229910000679 solder Inorganic materials 0.000 abstract description 33
- 238000010276 construction Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- 239000011295 pitch Substances 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、印刷配線基板に係り、特に表面実装電子部品
を半［１，１付けする手口］付はランドおよびスルホー
ルランドを備えた印刷配線基板に関する。
を半［１，１付けする手口］付はランドおよびスルホー
ルランドを備えた印刷配線基板に関する。
（従来の技術）
印刷配線基板に、たとえばパッケージ型１ｃ素子などの
電子部品を搭載、実装して、回路構成の一体化乃至回路
構造のコンパクト化が図られている。第３図は、印刷配
線基板１に対する電子部品、たとえばフラットパッケー
ジ型ＩＣ素子２を搭載、実装する態様を斜視的に示した
もので、印刷配線基板１の半田ランド部を成す配線パタ
ーンｌａの所定領域に、半田ペースト３ａを塗布または
印刷して半田はランド３とし、この半田付はランド３に
表面実装電子部品２のリード２ａを配置し、半田リフロ
ーにより所要の電気的な接続を行った構造となしている
。しかして、この種の実装回路装置の構成においては、
通常表裏の配線パターンｌａ間などの電気的な接続を行
うため、前記半［口はランド３近傍にスルホールランド
４を形設している。
電子部品を搭載、実装して、回路構成の一体化乃至回路
構造のコンパクト化が図られている。第３図は、印刷配
線基板１に対する電子部品、たとえばフラットパッケー
ジ型ＩＣ素子２を搭載、実装する態様を斜視的に示した
もので、印刷配線基板１の半田ランド部を成す配線パタ
ーンｌａの所定領域に、半田ペースト３ａを塗布または
印刷して半田はランド３とし、この半田付はランド３に
表面実装電子部品２のリード２ａを配置し、半田リフロ
ーにより所要の電気的な接続を行った構造となしている
。しかして、この種の実装回路装置の構成においては、
通常表裏の配線パターンｌａ間などの電気的な接続を行
うため、前記半［口はランド３近傍にスルホールランド
４を形設している。
すなわち、半田付はランド３が形成される配線パターン
ｌａを延設し、この延設した先端部に所要のスルホール
ランド４を設け、このスルホールランド４を介して裏面
または内層の配線パターンとの電気的な接続を行ってい
る。
ｌａを延設し、この延設した先端部に所要のスルホール
ランド４を設け、このスルホールランド４を介して裏面
または内層の配線パターンとの電気的な接続を行ってい
る。
（発明が解決しようとする課題）
しかし、上記構造乃至構造の印刷配線基板には、次のよ
うな不都合が往々認められる。すなわち、所要の電子部
品を搭載、配置して、半田リフローにより半田付けを行
った場合、搭載、実装した電子部品のリード間において
半田ブリッジが発生し易いと言う問題がある。そして、
この問題は、面実装電子部品の多ピン・狭ピッチ化に伴
い由々しい問題として提起されている。この対策として
実装電子部品のリードにそれぞれ対応した６半［■付は
ランド間に、たとえばレジストの障壁を形設することも
試みられているが、繁雑な操作を要し実用的には十分満
足し古る手段とは言えない。また、前記スルホールラン
ド４を、半田付はランド３が形成される配線パターン１
ａの延設した先端部に形設することは、配線パターンｌ
ａの形成領域低減になり、配線の高密度化を十分に図り
得ないと言う不都合もある。
うな不都合が往々認められる。すなわち、所要の電子部
品を搭載、配置して、半田リフローにより半田付けを行
った場合、搭載、実装した電子部品のリード間において
半田ブリッジが発生し易いと言う問題がある。そして、
この問題は、面実装電子部品の多ピン・狭ピッチ化に伴
い由々しい問題として提起されている。この対策として
実装電子部品のリードにそれぞれ対応した６半［■付は
ランド間に、たとえばレジストの障壁を形設することも
試みられているが、繁雑な操作を要し実用的には十分満
足し古る手段とは言えない。また、前記スルホールラン
ド４を、半田付はランド３が形成される配線パターン１
ａの延設した先端部に形設することは、配線パターンｌ
ａの形成領域低減になり、配線の高密度化を十分に図り
得ないと言う不都合もある。
〔発明の構成］
（課題を解決するための手段）
本発明は、配線パターンと、前記配線パターンの所定領
域面上に設けられた半■けランドと、前記半田はランド
近傍に配設されたスルホールランドとを具備した印刷配
線基板において、前記半ＩＩＩ付はランド領域内に配線
パターン幅より外径の小さいスルホールランドを形設し
て成ることを特徴とする。
域面上に設けられた半■けランドと、前記半田はランド
近傍に配設されたスルホールランドとを具備した印刷配
線基板において、前記半ＩＩＩ付はランド領域内に配線
パターン幅より外径の小さいスルホールランドを形設し
て成ることを特徴とする。
（作 用）
上記本発明に係る構成によれば、半田付はランド部の半
田ペーストをリフローさせて、表面実装電子部品を半田
付は場合、余分な半田は半田付はランド部に形設しであ
るスルホール内に吸収される形となり、リード間に半田
ブリッジが発生するのを防止、低減する。つまり、多ピ
ン・狭ピッチの場合でも、互いに電気的に隔絶した状態
の半ｌ″ｒｌ付けをなし得る。しかも、スルホールラン
ドも半田付はランド領域内に形設されているため、印刷
配線基板は比較的広い面を配線パターン形成に有効に利
用し得る。
田ペーストをリフローさせて、表面実装電子部品を半田
付は場合、余分な半田は半田付はランド部に形設しであ
るスルホール内に吸収される形となり、リード間に半田
ブリッジが発生するのを防止、低減する。つまり、多ピ
ン・狭ピッチの場合でも、互いに電気的に隔絶した状態
の半ｌ″ｒｌ付けをなし得る。しかも、スルホールラン
ドも半田付はランド領域内に形設されているため、印刷
配線基板は比較的広い面を配線パターン形成に有効に利
用し得る。
（実施例）
以下本発明に係る印刷配線基板の構成例を示す第１図お
よび第２図を参照して、本発明の詳細な説明する。第１
図は要部の構成を斜視的に、また第２図は要部の構成を
断面的にそれぞれ示したものである。すなわち、第１図
は、印刷配線基板１の要部を斜視的に示したもので、１
は印刷配線基板、ｌａは印刷配線基板の所定面に形成さ
れた配線パターンである。しかして、この配線パターン
１ａの所定領域は、搭載、実装されるフラットパッケー
ジ型ＩＣ素子２のリードピン２ａなど半田付けするため
、半田ペースト３ａを塗布または印刷して半田はランド
３を構成するようになっている。
よび第２図を参照して、本発明の詳細な説明する。第１
図は要部の構成を斜視的に、また第２図は要部の構成を
断面的にそれぞれ示したものである。すなわち、第１図
は、印刷配線基板１の要部を斜視的に示したもので、１
は印刷配線基板、ｌａは印刷配線基板の所定面に形成さ
れた配線パターンである。しかして、この配線パターン
１ａの所定領域は、搭載、実装されるフラットパッケー
ジ型ＩＣ素子２のリードピン２ａなど半田付けするため
、半田ペースト３ａを塗布または印刷して半田はランド
３を構成するようになっている。
また、４は表裏の配線パターンｌａ間などの電気的な接
続などを行うため、前記半田付はランド３領域に形設さ
れたスルホールランドであり、このスルホールランド４
は、前記半田付はランド３領域内の配線パターン１ａ幅
より小さい外径で形成されている。つまり、本発明に係
る印刷配線基板は、所要の半田付はランド３と配線パタ
ーンｌａ幅より小さい外径のスルホールランド４とが、
半田１付はランド３領域内に一体的に設けられている点
で特徴付けられる。この実施例においては、前記１ ［
ｆｌ付はランド３部を成す回路パターンｌａの幅０．２
５ｍ■、前記半田付はランド３部に形設したスルホール
ランド４の外径０．１〜０．２■である。
続などを行うため、前記半田付はランド３領域に形設さ
れたスルホールランドであり、このスルホールランド４
は、前記半田付はランド３領域内の配線パターン１ａ幅
より小さい外径で形成されている。つまり、本発明に係
る印刷配線基板は、所要の半田付はランド３と配線パタ
ーンｌａ幅より小さい外径のスルホールランド４とが、
半田１付はランド３領域内に一体的に設けられている点
で特徴付けられる。この実施例においては、前記１ ［
ｆｌ付はランド３部を成す回路パターンｌａの幅０．２
５ｍ■、前記半田付はランド３部に形設したスルホール
ランド４の外径０．１〜０．２■である。
次に、第２図により上記構成の印刷配線基板の応用例を
説明する。先ず、前記印刷配線基板の半田付はランド３
（部）に、たとえば印刷方法により半田ペースト３ａを
選択的に塗着乃至付着する。
説明する。先ず、前記印刷配線基板の半田付はランド３
（部）に、たとえば印刷方法により半田ペースト３ａを
選択的に塗着乃至付着する。
上記半田ペースト３ａを選択的に塗着した半田付はラン
ド３に表面実装電子部品、たとえばフラットパッケージ
型ＩＣ素子２のリードピン２ａを位置合せ配置する。し
かる後、半田リフローにより前記半田付はランド３に、
リードピン２ａを半田付けして所要の電気的な接続を行
い、所望の実装回路構造乃至実装回路装置を得ている。
ド３に表面実装電子部品、たとえばフラットパッケージ
型ＩＣ素子２のリードピン２ａを位置合せ配置する。し
かる後、半田リフローにより前記半田付はランド３に、
リードピン２ａを半田付けして所要の電気的な接続を行
い、所望の実装回路構造乃至実装回路装置を得ている。
しかして、本発明に係る印刷配線基板を用いた実装回路
装置の構成においては、前記半［ＩＪリフロー過程にお
いて余分な（過剰な）＋−，ｌＴＩペースト３ａが、半
［（１付はランド３領域に一体的に形設しであるスルホ
ールランド４のスルホール４ａ内に流出、吸収され、電
子部品リードピン２ ａ ＩＵＪの半田ブリッジの発生
が全面的に回避される。つまり、適正量の半田ペースト
によって、前記リードピン２ａと半田付はランド３領域
に相当する配線パターンｌａとは確実にかつ、互いに隔
絶した形で電気的に接続した構成を容易に採り得る。
装置の構成においては、前記半［ＩＪリフロー過程にお
いて余分な（過剰な）＋−，ｌＴＩペースト３ａが、半
［（１付はランド３領域に一体的に形設しであるスルホ
ールランド４のスルホール４ａ内に流出、吸収され、電
子部品リードピン２ ａ ＩＵＪの半田ブリッジの発生
が全面的に回避される。つまり、適正量の半田ペースト
によって、前記リードピン２ａと半田付はランド３領域
に相当する配線パターンｌａとは確実にかつ、互いに隔
絶した形で電気的に接続した構成を容易に採り得る。
なお、本発明に係る印刷配線基板において、半田付はラ
ンドに一体的に形設されたスルホールランドは、一般的
には他の配線パターン層間の電気的な接続機能に利用さ
れるが、必ずしも前記のような電気的な接続機能をもた
せなくともよい。
ンドに一体的に形設されたスルホールランドは、一般的
には他の配線パターン層間の電気的な接続機能に利用さ
れるが、必ずしも前記のような電気的な接続機能をもた
せなくともよい。
［発明の効果］
上記のように、本発明に係る印刷配線基板は、配線パタ
ーンの半田付はランド内に、その配線パターン幅よりも
外径が小径のスルホールランドが一体的に形設しである
。しかして、このスルホールランドは他の配線パターン
層間の電気的な接続に利用し得るばかりでなく、半１１
１の溜め地均な機能も果す。すなわち、リフロー半田付
は法により搭載、実装する電子部品のり−ドピンを半田
付けする場合も、前記リードピン間の半田ブリッジ発生
が防止乃至抑制され、信頼性の高い電気的な接続を容品
に達成し得る。しかも、前記スルホールランドが半田付
はランド内に形設されているため、配線パターンのレイ
アウト上向等の不都合をもたらすこともなく、むしろ前
記スルホールランドが半田付はランド内に形設一体化さ
れたことにより、配線パターンの設計自由度が広くなっ
たとも言える。
ーンの半田付はランド内に、その配線パターン幅よりも
外径が小径のスルホールランドが一体的に形設しである
。しかして、このスルホールランドは他の配線パターン
層間の電気的な接続に利用し得るばかりでなく、半１１
１の溜め地均な機能も果す。すなわち、リフロー半田付
は法により搭載、実装する電子部品のり−ドピンを半田
付けする場合も、前記リードピン間の半田ブリッジ発生
が防止乃至抑制され、信頼性の高い電気的な接続を容品
に達成し得る。しかも、前記スルホールランドが半田付
はランド内に形設されているため、配線パターンのレイ
アウト上向等の不都合をもたらすこともなく、むしろ前
記スルホールランドが半田付はランド内に形設一体化さ
れたことにより、配線パターンの設計自由度が広くなっ
たとも言える。
第１図および第２図は本発明に係る印刷配線基板の要部
構造例を示したもので第１図は斜視図、第２図は断面図
、第３図は従来の印刷配線基板の要部構造を示す斜視図
である。 １・・・・・・印刷配線基板 ｌａ・・・・・・配線パターン ２・・・・・・表面実装電子部品 ２ａ・・・・・・表面実装電子部品のリードピン３・・
・・・・半田付はランド ３ａ・・・・・・半田ペースト ４・・・・・・スルホールランド
構造例を示したもので第１図は斜視図、第２図は断面図
、第３図は従来の印刷配線基板の要部構造を示す斜視図
である。 １・・・・・・印刷配線基板 ｌａ・・・・・・配線パターン ２・・・・・・表面実装電子部品 ２ａ・・・・・・表面実装電子部品のリードピン３・・
・・・・半田付はランド ３ａ・・・・・・半田ペースト ４・・・・・・スルホールランド
Claims (1)
- 【特許請求の範囲】 配線パターンと、前記配線パターンの所定領域面上に
設けられた半田付けランドと、前記半田付けランド近傍
に配設されたスルホールランドとを具備した印刷配線基
板において、 前記半田付けランド領域内に配線パターン幅より外径の
小さいスルホールランドを形設して成ることを特徴とす
る印刷配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27101589A JPH03132092A (ja) | 1989-10-18 | 1989-10-18 | 印刷配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27101589A JPH03132092A (ja) | 1989-10-18 | 1989-10-18 | 印刷配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132092A true JPH03132092A (ja) | 1991-06-05 |
Family
ID=17494223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27101589A Pending JPH03132092A (ja) | 1989-10-18 | 1989-10-18 | 印刷配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132092A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2723501A1 (fr) * | 1994-08-05 | 1996-02-09 | Info Realite | Carte electronique pour composants a montage en surface fixes par refusion, et procede de fabrication correspondant |
| US8159833B2 (en) | 2008-02-29 | 2012-04-17 | Kabushiki Kaisha Toshiba | Printed circuit board, method for forming frame ground for printed circuit board, and electronic device |
| JP2016207952A (ja) * | 2015-04-28 | 2016-12-08 | 富士通株式会社 | 部品内蔵基板 |
-
1989
- 1989-10-18 JP JP27101589A patent/JPH03132092A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2723501A1 (fr) * | 1994-08-05 | 1996-02-09 | Info Realite | Carte electronique pour composants a montage en surface fixes par refusion, et procede de fabrication correspondant |
| US8159833B2 (en) | 2008-02-29 | 2012-04-17 | Kabushiki Kaisha Toshiba | Printed circuit board, method for forming frame ground for printed circuit board, and electronic device |
| JP2016207952A (ja) * | 2015-04-28 | 2016-12-08 | 富士通株式会社 | 部品内蔵基板 |
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