JPH03125468A - 半導体集積回路装置の実装方法およびそれに用いる半導体集積回路装置 - Google Patents
半導体集積回路装置の実装方法およびそれに用いる半導体集積回路装置Info
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- JPH03125468A JPH03125468A JP1263621A JP26362189A JPH03125468A JP H03125468 A JPH03125468 A JP H03125468A JP 1263621 A JP1263621 A JP 1263621A JP 26362189 A JP26362189 A JP 26362189A JP H03125468 A JPH03125468 A JP H03125468A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
-
- H—ELECTRICITY
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- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の実装技術に関し、特に
表面実装形ＬＳＩパッケージの実装技術に関するもので
ある。
表面実装形ＬＳＩパッケージの実装技術に関するもので
ある。
Ｓ ＯＰ （Ｓｍａｌｌ ０ｕｔｌｉｎｅ Ｐａｃｋａ
ｇｅ） 、Ｓ ＯＪ （ＳｍａＩＩ ０ｕｔｌｉｎｅ
Ｊ−ｌｅａｄ ｐａｃｋａｇｅ）、Ｑ Ｆ Ｐ （Ｏ
ｕａｄ Ｆｌａｔｐａｃｋａｇｅ）などの表面実装形Ｌ
ＳＩパッケージを印刷配線板やセラミック多層基板等の
基板に実装するには、あらかじめ基板のランドく電極）
上に適量の半田ペースト（半田クリーム）を塗布してお
き、チップマウント装置を用いてＬＳＩパッケージのリ
ードを前記ランド上に位置決めした後、リフロー炉内で
半田ペーストをリフローする方法が一般的に用いられて
いる。基板のランド上に半田ペーストを塗布するには、
主としてスクリーン印刷法やデイスペンサによる塗布方
法などが用いられている。
ｇｅ） 、Ｓ ＯＪ （ＳｍａＩＩ ０ｕｔｌｉｎｅ
Ｊ−ｌｅａｄ ｐａｃｋａｇｅ）、Ｑ Ｆ Ｐ （Ｏ
ｕａｄ Ｆｌａｔｐａｃｋａｇｅ）などの表面実装形Ｌ
ＳＩパッケージを印刷配線板やセラミック多層基板等の
基板に実装するには、あらかじめ基板のランドく電極）
上に適量の半田ペースト（半田クリーム）を塗布してお
き、チップマウント装置を用いてＬＳＩパッケージのリ
ードを前記ランド上に位置決めした後、リフロー炉内で
半田ペーストをリフローする方法が一般的に用いられて
いる。基板のランド上に半田ペーストを塗布するには、
主としてスクリーン印刷法やデイスペンサによる塗布方
法などが用いられている。
なお、表面実装形ＬＳＩパッケージの実装技術について
は、例えば応用技術出版株式会社、１９８８年１１月１
６日発行の「表面実装形ＬＳＩパッケージの実装技術と
その信頼性向上ＪＰ３３６〜Ｐ３４５に記載されている
。
は、例えば応用技術出版株式会社、１９８８年１１月１
６日発行の「表面実装形ＬＳＩパッケージの実装技術と
その信頼性向上ＪＰ３３６〜Ｐ３４５に記載されている
。
ところで、前述したりフロー炉内で半田ペーストをリフ
ローしてＬＳＩパッケージを基板に実装する際には、ラ
ンド上の半田ペースト量のばらつきや、リードとランド
との間の僅かな位置ずれに起因して、ＬＳＩパッケージ
が本来の位置からずれたままで実装されてしまうことが
ある。ところが、ＬＳＩパッケージのピン数の増大につ
れて、リードの幅やリード間のピッチが極めて狭小にな
ると、上記したＬＳＩパッケージの位置ずれが極めて僅
かであっても、リード間の短絡（半田ブリッジ）不良や
、リード−ランド間の断線不良が多発するようになる。
ローしてＬＳＩパッケージを基板に実装する際には、ラ
ンド上の半田ペースト量のばらつきや、リードとランド
との間の僅かな位置ずれに起因して、ＬＳＩパッケージ
が本来の位置からずれたままで実装されてしまうことが
ある。ところが、ＬＳＩパッケージのピン数の増大につ
れて、リードの幅やリード間のピッチが極めて狭小にな
ると、上記したＬＳＩパッケージの位置ずれが極めて僅
かであっても、リード間の短絡（半田ブリッジ）不良や
、リード−ランド間の断線不良が多発するようになる。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、表面実装形ＬＳＩパッケージの実装歩
留りを向上させることのできる技術を提供することにあ
る。
り、その目的は、表面実装形ＬＳＩパッケージの実装歩
留りを向上させることのできる技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
本願の一発明は、表面実装形ＬＳＩパッケージの一部の
リードの先端を他のリードの先端よりも下方に延在させ
、上記一部のリードの先端を基板側に設けた溝に挿入す
ることによって、半田リフロー工程に先立って前記ＬＳ
Ｉパッケージを基板に仮固定する方法である。
リードの先端を他のリードの先端よりも下方に延在させ
、上記一部のリードの先端を基板側に設けた溝に挿入す
ることによって、半田リフロー工程に先立って前記ＬＳ
Ｉパッケージを基板に仮固定する方法である。
本願の他の発明は、表面実装形ＬＳＩパッケージのパッ
ケージ本体の底面に突起を設け、上記突起を基板側に設
けた溝に挿入することによって、半田リフロー工程に先
立って前記ＬＳＩパッケージを基板に仮固定する方法で
ある。
ケージ本体の底面に突起を設け、上記突起を基板側に設
けた溝に挿入することによって、半田リフロー工程に先
立って前記ＬＳＩパッケージを基板に仮固定する方法で
ある。
上記した手段によれば、半田リフロー工程に先立ってＬ
ＳＩパッケージを基板に仮固定することにより、半田リ
フロー時におけるＬＳＩパッケージの位置ずれを確実に
防止することができるので、この位置ずれに起因するリ
ード間の短絡（半田ブリッジ）不良や、リード−ランド
間の断線不良の発生を回避することができる。
ＳＩパッケージを基板に仮固定することにより、半田リ
フロー時におけるＬＳＩパッケージの位置ずれを確実に
防止することができるので、この位置ずれに起因するリ
ード間の短絡（半田ブリッジ）不良や、リード−ランド
間の断線不良の発生を回避することができる。
〔実施例１〕
第２図は、本実施例１で用いる半導体集積回路装置であ
る表面実装形ＬＳＩパッケージ１を示している。
る表面実装形ＬＳＩパッケージ１を示している。
このＬＳＩパッケージ１は、ＳＯＪであり、例えばエポ
キシ樹脂からなるパッケージ本体２の側面からは、１字
形に折り曲げられた複数本のり−ド３が突出している。
キシ樹脂からなるパッケージ本体２の側面からは、１字
形に折り曲げられた複数本のり−ド３が突出している。
パッケージ本体２の内部には、例えば４メガビツト（Ｍ
ｂｉｔ） Ｄ ＲＡ Ｍ、 １６メガビツ）ＤＲＡＭ
などのメモＩＪ Ｌ Ｓ ｒを形成した半導体チップ（
図示せず）が封止されている。
ｂｉｔ） Ｄ ＲＡ Ｍ、 １６メガビツ）ＤＲＡＭ
などのメモＩＪ Ｌ Ｓ ｒを形成した半導体チップ（
図示せず）が封止されている。
図に示すように、前記複数本のリード３のうち、例えば
２本のり−ド３ａ、３ｂは、その先端が１字形に折り曲
げられることなく、下方に延在している。リード３ａは
、例えばメモ’、１ＬＳＩに５Ｖの電源を供給する電源
ピンを構成し、リード３ｂはＧＮＤピンを構成している
。また、これらのリード３ａ、３ｂを除く他のリード３
は、いずれも信号ピンを構成している。
２本のり−ド３ａ、３ｂは、その先端が１字形に折り曲
げられることなく、下方に延在している。リード３ａは
、例えばメモ’、１ＬＳＩに５Ｖの電源を供給する電源
ピンを構成し、リード３ｂはＧＮＤピンを構成している
。また、これらのリード３ａ、３ｂを除く他のリード３
は、いずれも信号ピンを構成している。
次に、本実施例１によるＬＳＩパッケージ１の実装方法
を説明する。
を説明する。
第１図は、半田リフロー工程に先立って前記ＬＳＩパッ
ケージ１を基板４に仮固定した状態を示している。
ケージ１を基板４に仮固定した状態を示している。
基板４は、例えばセラミック多層基板であり、その内部
には、Ｗ（タングステン）などの高融点金属からなる複
数の信号層および電源層（図示せず）が設けられている
。基板４の主面のパッケージ実装領域には、前記ＬＳＩ
パッケージ１のり−ド３のパターンに対応する複数のラ
ンド５が設けられている。また、それぞれのランド５に
は、他のパッケージ実装領域に延在するリード配線６が
一体に形成されている。一方、電源ピンを構成するリー
ド３ａ、およびＧＮＤピンを構成するり−ド３ｂのそれ
ぞれに対応する箇所には、スルーホール（溝）７，７が
設けられている。これらのスルーホール７．７は、基板
４の内部の電源層に接続されている。
には、Ｗ（タングステン）などの高融点金属からなる複
数の信号層および電源層（図示せず）が設けられている
。基板４の主面のパッケージ実装領域には、前記ＬＳＩ
パッケージ１のり−ド３のパターンに対応する複数のラ
ンド５が設けられている。また、それぞれのランド５に
は、他のパッケージ実装領域に延在するリード配線６が
一体に形成されている。一方、電源ピンを構成するリー
ド３ａ、およびＧＮＤピンを構成するり−ド３ｂのそれ
ぞれに対応する箇所には、スルーホール（溝）７，７が
設けられている。これらのスルーホール７．７は、基板
４の内部の電源層に接続されている。
前記ＬＳＩパッケージ１を基板４に実装するには、まず
基板４のランド５上およびスルーホールランド８上に適
量の半田ペースト（図示せず）を塗布する。半田ペース
トは、例えばスクリーン印刷法やデイスペンサを用いて
塗布される。
基板４のランド５上およびスルーホールランド８上に適
量の半田ペースト（図示せず）を塗布する。半田ペース
トは、例えばスクリーン印刷法やデイスペンサを用いて
塗布される。
次に、第１図に示すように、ＬＳＩパッケージ１のリー
ド３を基板４のランド５上に載置する。
ド３を基板４のランド５上に載置する。
このとき、リード３ａ、３ｂのそれぞれの先端を対応す
るスルーホール７．７に挿入することによって、ＬＳＩ
パッケージ１を基板４に仮固定する。
るスルーホール７．７に挿入することによって、ＬＳＩ
パッケージ１を基板４に仮固定する。
そして、この状態で基板４をリフロー炉に搬入し、半田
ペーストをリフローさせることによって、ＬＳＩパッケ
ージ１を基板４に実装する。
ペーストをリフローさせることによって、ＬＳＩパッケ
ージ１を基板４に実装する。
以上のような構成からなる本実施例１によれば、下記の
ような効果を得ることができる。
ような効果を得ることができる。
（１）、半田リフロー工程に先立って、リード３ａ。
３ｂのそれぞれの先端をスルーホール７．７に挿入する
ことによって、ＬＳＩパッケージ１を基板４に仮固定す
るので、他のり−ド３をランド５上に正確に位置決めす
ることができるとともに、基板４をリフロー炉に搬送す
る際や、リフロー炉内で半田ペーストをリフローする際
におけるＬＳＩパッケージ１の位置ずれを確実に防止す
ることができる。
ことによって、ＬＳＩパッケージ１を基板４に仮固定す
るので、他のり−ド３をランド５上に正確に位置決めす
ることができるとともに、基板４をリフロー炉に搬送す
る際や、リフロー炉内で半田ペーストをリフローする際
におけるＬＳＩパッケージ１の位置ずれを確実に防止す
ることができる。
これにより、リード３間の短絡（半田ブリッジ）不良や
、リード３−ランド５間の断線不良を回避することがで
きるので、ＬＳＩパッケージ１の実装歩留りを向上させ
ることができる。
、リード３−ランド５間の断線不良を回避することがで
きるので、ＬＳＩパッケージ１の実装歩留りを向上させ
ることができる。
（２）、電源ピンを構成するり一ド３ａ、およびＧＮＤ
ビンを構成するり一ド３ｂのそれぞれを基板４の内部の
電源層に接続されたスルーホール７．７に挿入すること
により、電源ピンおよびＧＮＤピンをランドおよびリー
ド配線を介さずに電源層に直結させることができるので
、ＬＳＩパッケージ１の電気的特性を向上させることが
できる。また、リード３ａ、３ｂを載置するためのラン
ドが不要となる結果、リード配線のパターンレイアウト
の制約が緩和されるので、基板４上におけるＬＳＩパッ
ケージ１の実装密度を向上させることができる。
ビンを構成するり一ド３ｂのそれぞれを基板４の内部の
電源層に接続されたスルーホール７．７に挿入すること
により、電源ピンおよびＧＮＤピンをランドおよびリー
ド配線を介さずに電源層に直結させることができるので
、ＬＳＩパッケージ１の電気的特性を向上させることが
できる。また、リード３ａ、３ｂを載置するためのラン
ドが不要となる結果、リード配線のパターンレイアウト
の制約が緩和されるので、基板４上におけるＬＳＩパッ
ケージ１の実装密度を向上させることができる。
〔実施例２〕
第３図に示すように、本実施例２においては、パッケー
ジ本体２の底部に、例えば２本の突起９を設け、この突
起９を基板４の溝１０に挿入することによって、半田リ
フロー工程に先立ってＬＳＩパッケージｌを基板４に仮
固定している。突起９は、例えばパッケージ本体２と一
体成形されている。
ジ本体２の底部に、例えば２本の突起９を設け、この突
起９を基板４の溝１０に挿入することによって、半田リ
フロー工程に先立ってＬＳＩパッケージｌを基板４に仮
固定している。突起９は、例えばパッケージ本体２と一
体成形されている。
ＬＳＩパッケージ１は、ＳＯＰであり、例えばエポキシ
樹脂からなるパッケージ本体２の側面からは、ガルウィ
ング形に折り曲げられた複数本のリード３が突出してい
る。そして、リード３のそれぞれは、あらかじめ半田ペ
ースト１１が塗布されたランド５上に位置法的されてい
る。
樹脂からなるパッケージ本体２の側面からは、ガルウィ
ング形に折り曲げられた複数本のリード３が突出してい
る。そして、リード３のそれぞれは、あらかじめ半田ペ
ースト１１が塗布されたランド５上に位置法的されてい
る。
前記２本の突起９は、第４図に示すように、パッケージ
本体２のいずれかの１辺と平行に配置されているが、例
えば第５図に示すように、パッケージ本体２の底面の対
角線上に配置することもできる。また、突起９の数は、
２つに限られるものではなく、例えば第６図に示すよう
に１つであってもよい。さらに、３つまたはそれ以上で
あってもよい。なお、基板４の上下両面にＬＳＩパッケ
ージ１を同時に実装する場合には、突起９を前記第４図
または第６図のように配置するのがよい。
本体２のいずれかの１辺と平行に配置されているが、例
えば第５図に示すように、パッケージ本体２の底面の対
角線上に配置することもできる。また、突起９の数は、
２つに限られるものではなく、例えば第６図に示すよう
に１つであってもよい。さらに、３つまたはそれ以上で
あってもよい。なお、基板４の上下両面にＬＳＩパッケ
ージ１を同時に実装する場合には、突起９を前記第４図
または第６図のように配置するのがよい。
これは、前記第５図のように、パッケージ本体２の底面
の対角線上に２つの突起９を配置した場合には、例えば
第７図に示すように、基板４の下面にＬＳＩパッケージ
１を実装できない領域が生じるからである。従って、こ
のような場合には、基板４の上面に実装される２つのＬ
ＳＩパッケージ１の間隔を広くしなければならない。こ
れに対して、２つの突起９を前記第４図のように配置し
た場合には、第８図に示すように、基板４の上面に実装
される２つのＬＳＩパッケージ１の間隔を狭くした場合
でも、基板４の下面にＬＳＩパッケージ１を実装するこ
とが可能となる。
の対角線上に２つの突起９を配置した場合には、例えば
第７図に示すように、基板４の下面にＬＳＩパッケージ
１を実装できない領域が生じるからである。従って、こ
のような場合には、基板４の上面に実装される２つのＬ
ＳＩパッケージ１の間隔を広くしなければならない。こ
れに対して、２つの突起９を前記第４図のように配置し
た場合には、第８図に示すように、基板４の上面に実装
される２つのＬＳＩパッケージ１の間隔を狭くした場合
でも、基板４の下面にＬＳＩパッケージ１を実装するこ
とが可能となる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例１．２に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例１．２に限定
されるものではなく、その要旨を逸脱しない範囲で種々
変更可能であることはいうまでもない。
前記実施例１では、電源ピンおよびＧＮＤピンを構成す
るリードの先端を他のリードの先端よりも下方に延在さ
せ、これらを基板のスルーホール（溝）に挿入したが、
信号ピンを構成するリードの何本かを下方に延在させ、
これらをスルーホールに挿入して仮固定を行ってもよい
。
るリードの先端を他のリードの先端よりも下方に延在さ
せ、これらを基板のスルーホール（溝）に挿入したが、
信号ピンを構成するリードの何本かを下方に延在させ、
これらをスルーホールに挿入して仮固定を行ってもよい
。
前記実施例２に示す突起は、前記第３図に示すように、
基板を貫通してその裏面側に達する長さを有しているが
、例えば第９図に示すような短い突起であってもよい。
基板を貫通してその裏面側に達する長さを有しているが
、例えば第９図に示すような短い突起であってもよい。
ＬＳＩパッケージは、ＳＯＪやＳＯＰに限定されるもの
ではなく、ＱＦＰその他、各種の表面実装形ＬＳ、Ｉパ
ッケージに適用可能である。
ではなく、ＱＦＰその他、各種の表面実装形ＬＳ、Ｉパ
ッケージに適用可能である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
（１）０表面実装形ＬＳＩパッケージの一部のリードの
先端を他のリードの先端よりも下方に延在させ、上記一
部のリードの先端を基板側に設けた溝に挿入することに
よって、半田リフロー工程に先立って前記ＬＳＩパッケ
ージを基板に仮固定する本願の一発明によれば、半田リ
フロー時におけるＬＳＩパッケージの位置ずれを確実に
防止することができるので、その実装歩留りを向上させ
ることが１ ２ できる。
先端を他のリードの先端よりも下方に延在させ、上記一
部のリードの先端を基板側に設けた溝に挿入することに
よって、半田リフロー工程に先立って前記ＬＳＩパッケ
ージを基板に仮固定する本願の一発明によれば、半田リ
フロー時におけるＬＳＩパッケージの位置ずれを確実に
防止することができるので、その実装歩留りを向上させ
ることが１ ２ できる。
（２）９表面実装形ＬＳＩパッケージのパッケージ本体
の底面に突起を設け、上記突起を基板側に設けた溝に挿
入することによって、半田リフロー工程に先立って前記
ＬＳＩパッケージを基板に仮固定する本願の他の発明に
よっても、前記（１）と同様の効果を得ることができる
。
の底面に突起を設け、上記突起を基板側に設けた溝に挿
入することによって、半田リフロー工程に先立って前記
ＬＳＩパッケージを基板に仮固定する本願の他の発明に
よっても、前記（１）と同様の効果を得ることができる
。
Ｃ３）、前記（１）の発明において、基板のスルーホー
ル（溝）に挿入されるリードが、電源ピンを構成するリ
ードおよびＧＮＤピンを構成するリードである場合には
、電源ピンおよびＧＮＤピンをランドおよびリード配線
を介さずに電源層に直結させることができるので、ＬＳ
Ｉパッケージ１の電気的特性を向上させることができる
。また、これらのリードを載置するた袷のランドが不要
となるので、基板上におけるＬＳＩパッケージの実装密
度を向上させることができる。
ル（溝）に挿入されるリードが、電源ピンを構成するリ
ードおよびＧＮＤピンを構成するリードである場合には
、電源ピンおよびＧＮＤピンをランドおよびリード配線
を介さずに電源層に直結させることができるので、ＬＳ
Ｉパッケージ１の電気的特性を向上させることができる
。また、これらのリードを載置するた袷のランドが不要
となるので、基板上におけるＬＳＩパッケージの実装密
度を向上させることができる。
第１図は、本発明の一実施例である半導体集積回路装置
の実装方法を示す要部斜視図、第２図は、この半導体集
積回路装置の実装方法に用いるＬＳＩパッケージの斜視
図、 第３図は、本発明の他の実施例である半導体集積回路装
置の実装方法を示す要部破断正面図、第４図乃至第６図
は、この実施例で用いるＬＳＩパッケージの底面図、 第７図および第８図は、この実施例による他の実装方法
を示す正面図、 第９図は、本発明のさらに他の実施例である半導体集積
回路装置の実装方法を示す要部破断正面図である。 １・・・表面実装形ＬＳＩパッケージ、２・パッケージ
本体、３．３ａ、３ｂ・・・リード、４・・・基板、５
・・・ランド、６・・・リード配置、７・・・スルーホ
ール（溝）、８・・・スルーホールランド、９・・・突
起、１０・・・溝、１１・・・半田ペースト。
の実装方法を示す要部斜視図、第２図は、この半導体集
積回路装置の実装方法に用いるＬＳＩパッケージの斜視
図、 第３図は、本発明の他の実施例である半導体集積回路装
置の実装方法を示す要部破断正面図、第４図乃至第６図
は、この実施例で用いるＬＳＩパッケージの底面図、 第７図および第８図は、この実施例による他の実装方法
を示す正面図、 第９図は、本発明のさらに他の実施例である半導体集積
回路装置の実装方法を示す要部破断正面図である。 １・・・表面実装形ＬＳＩパッケージ、２・パッケージ
本体、３．３ａ、３ｂ・・・リード、４・・・基板、５
・・・ランド、６・・・リード配置、７・・・スルーホ
ール（溝）、８・・・スルーホールランド、９・・・突
起、１０・・・溝、１１・・・半田ペースト。
Claims (5)
- １．表面実装形ＬＳＩパッケージの一部のリードの先端
を他のリードの先端よりも下方に延在させ、前記一部の
リードの先端を基板側に設けた溝に挿入することによっ
て、半田リフロー工程に先立って前記ＬＳＩパッケージ
を基板に仮固定することを特徴とする半導体集積回路装
置の実装方法。 - ２．前記一部のリードは、電源ピンおよびＧＮＤピンで
あることを特徴とする請求項１記載の半導体集積回路装
置の実装方法。 - ３．表面実装形ＬＳＩパッケージのパッケージ本体の底
面に突起を設け、前記突起を基板側に設けた溝に挿入す
ることによって、半田リフロー工程に先立って前記ＬＳ
Ｉパッケージを基板に仮固定することを特徴とする半導
体集積回路装置の実装方法。 - ４．表面実装形ＬＳＩパッケージの一部のリードの先端
を他のリードの先端よりも下方に延在させたことを特徴
とする請求項１記載の実装方法に用いる半導体集積回路
装置。 - ５．表面実装形ＬＳＩパッケージのパッケージ本体の底
面に突起を設けたことを特徴とする請求項３記載の実装
方法に用いる半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263621A JPH03125468A (ja) | 1989-10-09 | 1989-10-09 | 半導体集積回路装置の実装方法およびそれに用いる半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263621A JPH03125468A (ja) | 1989-10-09 | 1989-10-09 | 半導体集積回路装置の実装方法およびそれに用いる半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03125468A true JPH03125468A (ja) | 1991-05-28 |
Family
ID=17392076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1263621A Pending JPH03125468A (ja) | 1989-10-09 | 1989-10-09 | 半導体集積回路装置の実装方法およびそれに用いる半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03125468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330703A (ja) * | 1995-05-30 | 1996-12-13 | Nec Gumma Ltd | 表面実装部品 |
| US6021670A (en) * | 1997-04-15 | 2000-02-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor acceleration detecting device with shock absorbing structure |
-
1989
- 1989-10-09 JP JP1263621A patent/JPH03125468A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330703A (ja) * | 1995-05-30 | 1996-12-13 | Nec Gumma Ltd | 表面実装部品 |
| US6021670A (en) * | 1997-04-15 | 2000-02-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor acceleration detecting device with shock absorbing structure |
| DE19745387B4 (de) * | 1997-04-15 | 2005-02-17 | Mitsubishi Denki K.K. | Halbleiter-Beschleunigungserfassungsvorrichtung |
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