JPH04271190A - 表面実装型半導体装置の実装方法 - Google Patents
表面実装型半導体装置の実装方法Info
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- JPH04271190A JPH04271190A JP745391A JP745391A JPH04271190A JP H04271190 A JPH04271190 A JP H04271190A JP 745391 A JP745391 A JP 745391A JP 745391 A JP745391 A JP 745391A JP H04271190 A JPH04271190 A JP H04271190A
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ファインピッチのプリ
ント基板に表面実装型のフラットパッケージ等を半田付
けする表面実装型半導体装置の実装方法に関するもので
ある。
ント基板に表面実装型のフラットパッケージ等を半田付
けする表面実装型半導体装置の実装方法に関するもので
ある。
【０００２】
【従来の技術】従来、表面実装型半導体装置をプリント
基板に実装するには、プリント基板上のランドに表面実
装型半導体装置の外部リードを位置決めして載置させ、
この状態でリフローソルダリングにてランドに外部リー
ドを半田付けして行っていた。従来のこの種の表面実装
型半導体装置の実装方法を図２によって説明する。図２
は従来の実装方法によってプリント基板上に表面実装さ
れた表面実装型半導体装置の一部を拡大して示す斜視図
である。同図において符号１はガラスエポキシからなる
プリント基板、２はこのプリント基板１上の所定位置に
形成されたランドである。なお、このランド２はＣｕか
らなる導電性パターン（図示せず）と一体的に設けられ
ており、その上面にはＰｂ−Ｓｎからなる半田層が設け
られている。また、前記ランド２は後述する半導体装置
の外部リードと対応するように所定間隔おいて多数並設
されている。３は表面実装型半導体装置としてのグラッ
ドフラットパッケージ（Ｑｕａｄ−Ｆｌａｔ−Ｐａｃｋ
ａｇｅ，以下、単にＱＦＰという）で、セラミックある
いはモールド樹脂等からなるパッケージ本体４と、この
パッケージ本体４の側部に多数本突設された外部リード
５等とから構成されている。前記外部リード５はコバー
ル（Ｆｅ−Ｎｉ−Ｃｏ）あるいは４２アロイ（Ｆｅ−Ｎ
ｉ）等によって形成され、先端がパッケージ本体４の下
面側に遍在するようにガルウイング状に成形されている
。なお、６は前記ランド２上の半田層が溶融してなる半
田を示す。
基板に実装するには、プリント基板上のランドに表面実
装型半導体装置の外部リードを位置決めして載置させ、
この状態でリフローソルダリングにてランドに外部リー
ドを半田付けして行っていた。従来のこの種の表面実装
型半導体装置の実装方法を図２によって説明する。図２
は従来の実装方法によってプリント基板上に表面実装さ
れた表面実装型半導体装置の一部を拡大して示す斜視図
である。同図において符号１はガラスエポキシからなる
プリント基板、２はこのプリント基板１上の所定位置に
形成されたランドである。なお、このランド２はＣｕか
らなる導電性パターン（図示せず）と一体的に設けられ
ており、その上面にはＰｂ−Ｓｎからなる半田層が設け
られている。また、前記ランド２は後述する半導体装置
の外部リードと対応するように所定間隔おいて多数並設
されている。３は表面実装型半導体装置としてのグラッ
ドフラットパッケージ（Ｑｕａｄ−Ｆｌａｔ−Ｐａｃｋ
ａｇｅ，以下、単にＱＦＰという）で、セラミックある
いはモールド樹脂等からなるパッケージ本体４と、この
パッケージ本体４の側部に多数本突設された外部リード
５等とから構成されている。前記外部リード５はコバー
ル（Ｆｅ−Ｎｉ−Ｃｏ）あるいは４２アロイ（Ｆｅ−Ｎ
ｉ）等によって形成され、先端がパッケージ本体４の下
面側に遍在するようにガルウイング状に成形されている
。なお、６は前記ランド２上の半田層が溶融してなる半
田を示す。
【０００３】次に、従来の表面実装型半導体装置の実装
方法について説明する。先ず、プリント基板１のランド
２上にスクリーン印刷によって半田層を設ける。そして
、このランド２上にＱＦＰ３の外部リード５を位置決め
して載置させる。しかる後、ランド２上の半田が融ける
温度までリフローソルダリングしてランド２に外部リー
ド５を半田付けする。このようにしてＱＦＰ３がプリン
ト基板１上に表面実装される。また、上述した例ではグ
ラッドフラットパッケージの実装方法について説明した
が、他の表面実装型半導体装置としてスモールアウトラ
インパッケージ（Ｓｍａｌｌ−Ｏｕｔｌｉｎｅ−Ｐａｃ
ｋａｇｅ，以下、単にＳＯＰという）であっても同等の
方法によって実装されていた。
方法について説明する。先ず、プリント基板１のランド
２上にスクリーン印刷によって半田層を設ける。そして
、このランド２上にＱＦＰ３の外部リード５を位置決め
して載置させる。しかる後、ランド２上の半田が融ける
温度までリフローソルダリングしてランド２に外部リー
ド５を半田付けする。このようにしてＱＦＰ３がプリン
ト基板１上に表面実装される。また、上述した例ではグ
ラッドフラットパッケージの実装方法について説明した
が、他の表面実装型半導体装置としてスモールアウトラ
インパッケージ（Ｓｍａｌｌ−Ｏｕｔｌｉｎｅ−Ｐａｃ
ｋａｇｅ，以下、単にＳＯＰという）であっても同等の
方法によって実装されていた。
【０００４】
【発明が解決しようとする課題】しかるに、従来の表面
実装型半導体装置（ＱＦＰやＳＯＰ等の外部リードがガ
ルウイング状に成形された装置）の実装方法はこのよう
に構成されているため、ファインピッチリードの場合、
図２に示すように溶融した半田が隣合う外部リード５ど
うしを繋いでブリッジが発生しやすい。なお、図２中６
は、ブリッジとなった半田を示す。ブリッジにより外部
リード５どうしが電気的にショートするのを防ぐには、
使用する半田の量を制限すればよいが、このようにする
と逆に外部リード５単体の接続がオープンになりやすい
。オープンとなった場合には外部リード１本ずつに半田
付け手直しを行わなければならない。
実装型半導体装置（ＱＦＰやＳＯＰ等の外部リードがガ
ルウイング状に成形された装置）の実装方法はこのよう
に構成されているため、ファインピッチリードの場合、
図２に示すように溶融した半田が隣合う外部リード５ど
うしを繋いでブリッジが発生しやすい。なお、図２中６
は、ブリッジとなった半田を示す。ブリッジにより外部
リード５どうしが電気的にショートするのを防ぐには、
使用する半田の量を制限すればよいが、このようにする
と逆に外部リード５単体の接続がオープンになりやすい
。オープンとなった場合には外部リード１本ずつに半田
付け手直しを行わなければならない。
【０００５】
【課題を解決するための手段】本発明に係る表面実装型
半導体装置の実装方法は、加熱前に外部リードの上面に
、隣合う外部リードどうしの間に架け渡される長さをも
って細長く形成され、かつ下面に接着剤が塗布されてラ
ンドどうしの間に臨むレジスト材が多数接着されたポリ
イミドフィルムを接着するものである。
半導体装置の実装方法は、加熱前に外部リードの上面に
、隣合う外部リードどうしの間に架け渡される長さをも
って細長く形成され、かつ下面に接着剤が塗布されてラ
ンドどうしの間に臨むレジスト材が多数接着されたポリ
イミドフィルムを接着するものである。
【０００６】
【作用】レジスト材が隣合うランドどうしの仕切りとな
るから、溶融した半田は隣合うランドに跨らなくなり、
ブリッジが形成されなくなる。
るから、溶融した半田は隣合うランドに跨らなくなり、
ブリッジが形成されなくなる。
【０００７】
【実施例】以下、本発明の一実施例を図１によって詳細
に説明する。図１は本発明に係る実装方法によってプリ
ント基板上に表面実装された表面実装型半導体装置の要
部を拡大して示す斜視図である。同図において前記図２
で説明したものと同一もしくは同等部材については、同
一符号を付し詳細な説明は省略する。図１において、１
１は本発明を実施するに当たり使用する絶縁性のポリイ
ミドフィルムである。このポリイミドフィルム１１は、
隣合う外部リード５どうしの間に架け渡される長さをも
って細長く形成され、その下面にはシリコン系接着剤１
２が塗布されている。１３はレジスト材としての絶縁性
パターンで、この絶縁性パターン１３はスクリーン印刷
法あるいは写真製版法等により形成されており、前記ポ
リイミドフィルム１１の下面に前記接着剤１２によって
貼着されている。また、この絶縁性パターン１３は、プ
リント基板１のランド２どうしの間に臨む幅寸法に形成
され、かつランド２や外部リード５の形成間隔と略等し
い間隔をもってポリイミドフィルム１１に複数並べられ
ている。そして、この絶縁性パターン１３が貼着された
ポリイミドフィルム１１は、接着剤１２を介して外部リ
ード５上に貼着されている。貼着位置は、ガルウイング
状を呈する外部リード５における下側に遍在された部分
の上面とされている。
に説明する。図１は本発明に係る実装方法によってプリ
ント基板上に表面実装された表面実装型半導体装置の要
部を拡大して示す斜視図である。同図において前記図２
で説明したものと同一もしくは同等部材については、同
一符号を付し詳細な説明は省略する。図１において、１
１は本発明を実施するに当たり使用する絶縁性のポリイ
ミドフィルムである。このポリイミドフィルム１１は、
隣合う外部リード５どうしの間に架け渡される長さをも
って細長く形成され、その下面にはシリコン系接着剤１
２が塗布されている。１３はレジスト材としての絶縁性
パターンで、この絶縁性パターン１３はスクリーン印刷
法あるいは写真製版法等により形成されており、前記ポ
リイミドフィルム１１の下面に前記接着剤１２によって
貼着されている。また、この絶縁性パターン１３は、プ
リント基板１のランド２どうしの間に臨む幅寸法に形成
され、かつランド２や外部リード５の形成間隔と略等し
い間隔をもってポリイミドフィルム１１に複数並べられ
ている。そして、この絶縁性パターン１３が貼着された
ポリイミドフィルム１１は、接着剤１２を介して外部リ
ード５上に貼着されている。貼着位置は、ガルウイング
状を呈する外部リード５における下側に遍在された部分
の上面とされている。
【０００８】次に、本発明の表面実装型半導体装置の実
装方法について説明する。実装前には、従来と同様にし
てプリント基板１のランド２上に半田層を予め設けてお
く。先ず、ポリイミドフィルム１１の下面にシリコン系
接着剤１２を塗布し、さらにこのポリイミドフィルム１
１の下面に絶縁性レジスト等の絶縁性パターン１３を所
定間隔をもって複数形成する。なお、この絶縁性パター
ン１３の幅寸法は、隣合うランド２どうしの間隔より僅
かに小さく設定しておく。しかる後、このポリイミドフ
ィルム１１を外部リード５の所定部分の上面に前記接着
剤１２を介して貼着する。この際には、絶縁性パターン
１３を外部リード５どうしの間に臨ませる。次に、前記
絶縁性パターン１３をランド２どうしの間に臨ませるよ
うにして外部リード５をプリント基板１のランド２上に
位置決めし載置させる。その後、従来と同様にしてリフ
ローソルダリングによりランド２に外部リード５を半田
付けすることによって、図１に示すようにＱＦＰ３が表
面実装される。半田溶融時には、ランド２どうしの間に
絶縁パターン１３が存在するため、ランド２毎に設けら
れた半田６は絶縁パターン１３どうしの間で溶融するこ
とになる。
装方法について説明する。実装前には、従来と同様にし
てプリント基板１のランド２上に半田層を予め設けてお
く。先ず、ポリイミドフィルム１１の下面にシリコン系
接着剤１２を塗布し、さらにこのポリイミドフィルム１
１の下面に絶縁性レジスト等の絶縁性パターン１３を所
定間隔をもって複数形成する。なお、この絶縁性パター
ン１３の幅寸法は、隣合うランド２どうしの間隔より僅
かに小さく設定しておく。しかる後、このポリイミドフ
ィルム１１を外部リード５の所定部分の上面に前記接着
剤１２を介して貼着する。この際には、絶縁性パターン
１３を外部リード５どうしの間に臨ませる。次に、前記
絶縁性パターン１３をランド２どうしの間に臨ませるよ
うにして外部リード５をプリント基板１のランド２上に
位置決めし載置させる。その後、従来と同様にしてリフ
ローソルダリングによりランド２に外部リード５を半田
付けすることによって、図１に示すようにＱＦＰ３が表
面実装される。半田溶融時には、ランド２どうしの間に
絶縁パターン１３が存在するため、ランド２毎に設けら
れた半田６は絶縁パターン１３どうしの間で溶融するこ
とになる。
【０００９】したがって、絶縁パターン１３が隣合うラ
ンド２どうしの仕切りとなるから、溶融した半田６は隣
合うランド２に跨らなくなる。このため、半田によるブ
リッジが形成されなくなる。
ンド２どうしの仕切りとなるから、溶融した半田６は隣
合うランド２に跨らなくなる。このため、半田によるブ
リッジが形成されなくなる。
【００１０】なお、本実施例では表面実装型半導体装置
としてＱＦＰ３を用いたが、このような限定にとらわれ
ることなく、ＳＯＰであっても本実施例と同等の効果が
得られる。
としてＱＦＰ３を用いたが、このような限定にとらわれ
ることなく、ＳＯＰであっても本実施例と同等の効果が
得られる。
【００１１】
【発明の効果】以上説明したように本発明に係る表面実
装型半導体装置の実装方法は、加熱前に外部リードの上
面に、隣合う外部リードどうしの間に架け渡される長さ
をもって細長く形成され、かつ下面に接着剤が塗布され
てランドどうしの間に臨むレジスト材が多数接着された
ポリイミドフィルムを接着するため、レジスト材が隣合
うランドどうしの仕切りとなるから、溶融した半田は隣
合うランドに跨らなくなる。したがって、半田によって
ブリッジが形成されなくなるので、外部リードどうしが
ショートすることを確実に防ぐことができ、信頼性を向
上させることができる。
装型半導体装置の実装方法は、加熱前に外部リードの上
面に、隣合う外部リードどうしの間に架け渡される長さ
をもって細長く形成され、かつ下面に接着剤が塗布され
てランドどうしの間に臨むレジスト材が多数接着された
ポリイミドフィルムを接着するため、レジスト材が隣合
うランドどうしの仕切りとなるから、溶融した半田は隣
合うランドに跨らなくなる。したがって、半田によって
ブリッジが形成されなくなるので、外部リードどうしが
ショートすることを確実に防ぐことができ、信頼性を向
上させることができる。
【図１】本発明に係る実装方法によってプリント基板上
に表面実装された表面実装型半導体装置の要部を拡大し
て示す斜視図である。
に表面実装された表面実装型半導体装置の要部を拡大し
て示す斜視図である。
【図２】従来の実装方法によってプリント基板上に表面
実装された表面実装型半導体装置の一部を拡大して示す
斜視図である。
実装された表面実装型半導体装置の一部を拡大して示す
斜視図である。
１ プリント基板
２ ランド
５ 外部リード
６ 半田
１１ ポリイミドフィルム
１２ 接着剤
１３ 絶縁性パターン
Claims (1)
- 【請求項１】 基板に多数並設された半田付け用ラン
ドの上面に半田層を設け、この半田層上に表面実装型半
導体装置の外部リードを載せた状態で加熱して半田付け
する表面実装型半導体装置の実装方法において、加熱前
に前記外部リードの上面に、隣合う外部リードどうしの
間に架け渡される長さをもって細長く形成され、かつ下
面に接着剤が塗布されて前記ランドどうしの間に臨むレ
ジスト材が多数接着されたポリイミドフィルムを接着す
ることを特徴とする表面実装型半導体装置の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP745391A JPH04271190A (ja) | 1991-01-25 | 1991-01-25 | 表面実装型半導体装置の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP745391A JPH04271190A (ja) | 1991-01-25 | 1991-01-25 | 表面実装型半導体装置の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04271190A true JPH04271190A (ja) | 1992-09-28 |
Family
ID=11666245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP745391A Pending JPH04271190A (ja) | 1991-01-25 | 1991-01-25 | 表面実装型半導体装置の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04271190A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997046060A1 (fr) * | 1996-05-31 | 1997-12-04 | Rohm Co., Ltd. | Procede de montage d'une borne sur une plaquette de circuit et plaquette de circuit |
| US6175086B1 (en) | 1996-05-29 | 2001-01-16 | Rohm Co., Ltd. | Method for mounting terminal on circuit board and circuit board |
-
1991
- 1991-01-25 JP JP745391A patent/JPH04271190A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6175086B1 (en) | 1996-05-29 | 2001-01-16 | Rohm Co., Ltd. | Method for mounting terminal on circuit board and circuit board |
| WO1997046060A1 (fr) * | 1996-05-31 | 1997-12-04 | Rohm Co., Ltd. | Procede de montage d'une borne sur une plaquette de circuit et plaquette de circuit |
| US6225573B1 (en) | 1996-05-31 | 2001-05-01 | Rohm Co., Ltd. | Method for mounting terminal on circuit board and circuit board |
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