JP2006245320A - 多層回路基板及び多層回路基板のパターニング方法 - Google Patents
多層回路基板及び多層回路基板のパターニング方法 Download PDFInfo
- Publication number
- JP2006245320A JP2006245320A JP2005059391A JP2005059391A JP2006245320A JP 2006245320 A JP2006245320 A JP 2006245320A JP 2005059391 A JP2005059391 A JP 2005059391A JP 2005059391 A JP2005059391 A JP 2005059391A JP 2006245320 A JP2006245320 A JP 2006245320A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- layer
- circuit board
- multilayer circuit
- plane
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Abstract
【課題】多層回路基板の主電源プレーンとサブ電源プレーンの電圧が隣接層に配したフイルタ近傍でクロストークとする場合に混入するノイズを低減する多層回路基板及び多層回路基板のパターニング方法を得る。
【解決手段】隣接層に配設したフイルタ40の近傍に主電源プレーン39とサブ電源プレーン41をクロストークしない様に離間して配設することによりフイルタ40に電源プレーン41から与える不要ノイズを低減する。
【選択図】 図1
【解決手段】隣接層に配設したフイルタ40の近傍に主電源プレーン39とサブ電源プレーン41をクロストークしない様に離間して配設することによりフイルタ40に電源プレーン41から与える不要ノイズを低減する。
【選択図】 図1
Description
本発明は、多層プリント配線基板の様な多層回路基板を用いた電源パターンからフイルタ等の電気回路素子へ混入する不要輻射を低減する様にした多層回路基板及び多層回路基板のパターニング方法に係わり、特に、多層回路基板の所定層に形成したフイルタ後の電源電圧が隣接層の電源プレーン電圧にクロストークしない様にして、フイルタへのクロストークによる不要輻射ノイズを低減する様にした多層回路基板及び多層回路基板のパターニング方法に関する。
従来から、多層回路基板から放射される電磁波放射ノイズを低減するための多層プリント配線基板の構成が特許文献1に開示されている。図4(A)乃至図4(D)は、特許文献1に開示された各層のプリント配線基板の平面図を示すものである。
図4(A)乃至図4(D)に於いて、1は多層プリント配線基板の第1の信号層、2は第1の出力側IC、3は第2の出力側IC、4a,4bは5Vクロック信号用配線パターン、5a,5b,6,8,9,16a,16b,21,22はスルーホール、7は3.3Vクロック信号用配線パターン、10はグラウンド層、11,12は電流経路、13は電源層、14は5V電源プレーン、15a,15bは3.3V電源プレーン、17は第2の信号層、18は第1の入力側IC、19は第2の入力側IC、20は3.3V電源パターンである。
上述の構成に於いて、図4(C)に示すように、多層プリント配線基板の電源層13では、3.3V電源プレーン15a,15bが二つに分割されて設けられている。さらに、電源層13には、分割された各3.3V電源プレーン15a,15b同士の間に5Vクロック信号用配線パターン4bが設けられている。
又、図4(D)に示すように、第2の信号層17には3.3V電源パターン20が設けられている。3.3V電源パターン20と3.3V電源プレーン15aとはスルーホール16aによって接続され、3.3V電源パターン20と3.3V電源プレーン15bとはスルーホール16bによって接続されている。従って、各3.3V電源プレーン15a,15bは、スルーホール16a,16b及び3.3V電源パターン20を介して導通されている。
一方、5Vクロック信号用配線パターン4bの一方の端部はスルーホール5aを介して第1の出力側IC2の一つの端子に接続され、5Vクロック信号用配線パターン4bの他方の端部はスルーホール5bを介して第1の入力側IC18の一つの端子に接続されている。
上記の構成により、第1の信号層1に設けられた3.3Vクロック信号用配線パターン7とグラウンド層10との間にマイクロストリップ構造が構成されるとともに、電源層13に設けられた5Vクロック信号用配線パターン4bとグラウンド層10との間にマイクロストリップ構造が構成される。
第1の信号層1の3.3Vクロック信号用配線パターン7にグラウンド層10が近接して対向配置されてなるマイクロストリップ構造により、3.3Vクロック信号用配線パターン7とグラウンド層10との容量結合や誘導結合が大きくなる。そのため、第2の出力側IC3から3.3Vクロック信号用配線パターン7およびスルーホール8を通って第2の入力側IC19に信号電流が流れると、その信号電流に対するリターン電流は、3.3Vクロック信号用配線パターン7の直下部分に当たるグラウンド層10の電流経路11を直線的に流れる。
一方、電源層13の5Vクロック信号用配線パターン4bにグラウンド層10が近接して対向配置されてなるマイクロストリップ構造の場合にも、5Vクロック信号用配線パターン4bとグラウンド層10との容量結合や誘導結合が大きくなる。そのため、第1の出力側IC2からスルーホール5a、5Vクロック信号用配線パターン4b及びスルーホール5bを通って第1の入力側IC18に信号電流が流れると、その信号電流に対するリターン電流はグラウンド層10の電流経路12を直線的に流れる。
このように、電磁放射ノイズ源となるクロック信号が伝送される各クロック信号用配線パターン4b,7を平面状のグラウンド層10に近接して対向配置させてマイクロストリップ構造を構成することにより、各クロック信号用配線パターン4b,7の直下に、各々のリターン電流の電流経路11,12が最短直線的となるように構成される。従って、ディファレンシャルモードの電流のループが小さくなると共に、ディファレンシャルモードの電流により併発されるコモンモードの電流も小さくなるので、プリント配線基板から放射される電磁波放射ノイズを低減させることができる旨の記載がある。
又、特許文献2には、電磁放射ノイズを最小化し、安定化した電源システムを備えた回路基板が開示されている。即ち、グラウンド層及び電源層を有する多層基板に於いて、電源層に設けた主電源プレーン30とサブ電源プレーン31はフイルタを介して接続する。このフイルタはフェライトビーズL1とコンデンサC1,C2で形成したπ型配置の構造を持ち、回路基板からの電磁放射ノイズを最小にさせる効果を有する。又、π型配置フイルタ前後には電解コンデンサC101,C102を有し、LSIデバイス(以下、フイルタを含めて電子回路素子と記す)33等に対し安定した電源を供給する様に成されている。
即ち、上記特許文献2は図5に示す様に、接地されたグラウンド層32と、電源に接続された主電源プレーン30と、グラウンド層32に接地端子が接続されて搭載された電子回路素子33と、この電子回路素子33の電源端子及び主電源プレーン30間の電源側配線34の途中に設けられたインダクタ素子L1と、インダクタ素子L1の主電源プレーン30側の端子及びグラウンド層32間に設けられた第1のコンデンサC1と、インダクタ素子L1の電子回路素子33側の端子及びグランド層32間に設けられた第2のコンデンサC2と、電子回路素子33の電源端子及びグランド層32間に設けられた第3のコンデンサC3と、主電源プレーン30及びグラウンド層32間に設けられた第1の電解コンデンサC101と、インダクタ素子L1の電子回路素子33側の端子及びグラウンド層32間に設けられた第2の電解コンデンサC102とを含むフイルタと電解コンデンサで構成されている。
上述の構成に於いて、コンデンサC3は電子回路素子33のデカップリングコンデンサとなり、電子回路素子33の動作に伴う電磁ノイズはコンデンサC3にて、その多くを電子回路素子33内部でループさせる。また、ループしきれなかったノイズはπ型配置フイルタのフェライトビーズL1が高周波帯域で発生するインダクタンス成分を減衰させ、主電源プレーン30へのノイズ進入を抑制する。
又、フェライトビーズL1の前後に付加した静電容量の異なるコンデンサC1およびC2により広帯域なπ型配置ノイズフイルタを形成し、パターン長D1のインダクタンス成分DLを利用することでコンデンサC1とフェライトビーズL1、コンデンサC2とパターン長D1のインダクタンス成分DLの多段フイルタを形成し、効果的な電源のノイズフイルタリングを可能にする。更に電子回路素子33が接続されたサブ電源プレーン31を安定化させる為、コンデンサC1およびC2の外側に電解コンデンサC101およびC102を実装している。
上記特許文献1に記載の構成は、電源層13の2つに分割された5V電源プレーン15a,15b間に5Vクロック信号用配線パターン4bや第1の信号源層1に3.3Vクロック信号用配線パターン7を形成し、クロックによって生ずる電磁波放射ノイズを5Vクロック信号用配線パターン4bや3.3Vクロック信号用配線パターン7によって伝送してグラウンド層10に流れるリターン電流の電流経路11,12を直線的にしようとするもので、ディファレンシャルモードの電流のループを小さくすると共に、ディファレンシャルモードの電流により併発されるコモンモードの電流をも小さくしてプリント配線基板から放射される電磁波放射ノイズを低減させている。
又、特許文献2には、主電源プレーン30とサブ電源プレーン31間にフイルタを介在させて電源プレーンに混入するノイズの低減を図った回路基板が開示されている。本発明は電源層の主電源プレーン30で駆動されるLSIデバイスやフイルタの如き複数の電子回路素子33が配置された信号層に隣接配設した電源層のフイルタ後の電源電圧とノイズレベルの高い他の電源電圧がクロストークして生ずるノイズがフイルタの性能を劣化させる弊害を除去しようとするもので、特に、多層プリント配線基板の様な多層回路基板の電源プレーンと隣接配置されたLSIやICの根本部分の主電源プレーンと導通するスルーホールとフイルタやフイルタ後の出力を導出するサブ電源プレーンと導通するスルーホールを近接配置しない様にし、かつ、主電源プレーンとサブ電源プレーンが重ならないようにして、電源プレーンから生ずる不要輻射ノイズが隣接するLSIやICの根本部分に影響しない様になしたものである。即ち、特許文献1及び特許文献2にはクロックによる不要輻射を防止する様にした多層回路基板及びフイルタを用いた多層回路基板が示されているが、本発明とは、その目的、構成を異にするものである。
今、本発明をより理解するために、従来の多層回路基板として、図6(A)に示す様に構成した多層プリント配線基板を考える。同図に於いて、35はN−1層目の信号層、36はN層目の電源層とし、信号層35には例えば5Vで駆動される第1のLSIやIC(以下、ICと記す)37と、同様に3.3Vで駆動されるフイルタ40及び第2のIC38が配設され、第1のIC37の根本の出力端はスルーホール37aを介して電源層36の5Vの電圧源39aで駆動される主電源プレーン39のスルーホール39bに導通している。この主電源プレーン39を跨いで3.3Vの電圧源41aに接続されたサブ電源プレーン又はサブ電源パターン41がパターニングされ、このサブ電源プレーン41のスルーホール41bは信号層35に搭載したフイルタ40のスルーホール41aと導通しているのでフイルタ40にサブ電源プレーン41から3.3Vの電源電圧が供給される。
上述の構成の場合、隣接するN−1層目の信号層35の第1のIC37の楕円破線42で示す入出力部分、特に、第1のIC37の根本部分とフイルタ40の入力部分は近接配置され、電源層36の楕円破線43で示す様に主電源プレーン39とサブ電源プレーン41は互いにオーバーラップする様にパターニングされているため、主電源プレーン39の電源電圧がサブ電源プレーン41の電源電圧に不要輻射ノイズを誘起してフイルタ40にクロストークし、特に、フイルタ40に大きなノイズが誘発されることでフイルタの効率を劣化させる課題を有していた。
又、図6(B)に示す様にN−1番目の信号層35に配設された第1及び第2のIC37,38間にフイルタ40を介在させ、スルーホール44a,44bを介して、このフイルタ40の下方に隣接するN番目の電源層36に配設された、例えば、3.3Vの電圧源41aで駆動されるサブ電源プレーン或いはサブ電源パターン41に接続する。又、電源層36にパターニングした例えば、5Vの電圧源39aに接続した主電源プレーン或いは主電源パターン39を有し、この主電源プレーン39とこの電源プレーン39に隣接した下上のN−1番目の信号層35又はN+1番目の信号層に配した、例えば、第1のIC37に穿設したスルーホール46aと主電源プレーン39に穿設したスルーホール46bを介してノイズレベルの高い5Vの電源電圧を供給する様な場合、特に、フイルタ40で隣接の電源層36の3.3Vのサブ電源プレーン41と5Vのノイズレベルの高い主電源プレーン39同士のスルーホール44a,44bと46a,46bが近接するとフイルタ40の入力部分のスルーホール44a,44b近傍では電流が集中するため、主電源プレーン39のノイズがサブ電源プレーン41に誘起し、フイルタ40の性能を劣化させる課題を有していた。
特開平11−214809号公報
特開2003−69169号公報
本発明は上記の課題を解決するために成されたもので、本発明が解決しようとする課題は、多層プリント配線基板の様な多層回路基板の電源層の電源プレーンから信号層に搭載したフイルタへ混入する不要輻射ノイズを低減する様にしたもので、特に、多層回路基板の所定層に搭載したフイルタ後の電源電圧に隣接層の電源層からの主電源プレーンからの電源電圧がクロストークしない様にして、フイルタへのクロストークによる不要輻射ノイズを低減する様にした多層回路基板及び多層回路基板のパターニング方法を得ることを目的とするものである。
第1の本発明は、少なくとも電源層と隣接する上層或いは下層の信号層に所定電源で駆動される電気回路素子とフイルタを有する多層回路基板に於いて、信号層に搭載したフイルタ或いはフイルタ後の電源は電気回路素子を駆動する電源層に形成した電源プレーン或いは電源パターンから離間した位置に配する様にしたものである。
第2の本発明は、少なくとも電源層と隣接する上層或いは下層の信号層に異電源で駆動される複数の電気回路素子を有する多層回路基板に於いて、信号層に搭載した複数の電気回路素子を駆動する電源層に形成した異電源プレーン或いは異電源パターンをオーバーラップしない離間した位置に配する様にしたものである。
第3の本発明は、少なくとも電源層と隣接する上層或いは下層の信号層に所定電源で駆動される複数の電気回路素子間に配設したフイルタを有する多層回路基板のパターニング方法に於いて、信号層に搭載した複数の電気回路素子やフイルタを電源層に形成した電源プレーン或いた電源パターンと対抗しない離間位置に配する様にしたものである。
第4の本発明は、少なくとも電源層と隣接する上層或いは下層の信号層に所定電源で駆動される電気回路素子とフイルタを有する多層回路基板のパターニング方法に於いて、信号層に搭載したフイルタ或いはフイルタ後の電源は電気回路素子を駆動する電源層に形成した電源プレーン或いは電源パターンから離間した位置に配する様にしたものである。
第1乃至第4の本発明によれば、多層回路基板を用いた主電源プレーン或いは主電源パターンからサブ電源プレーン或いはサブ電源パターンに誘導されたノイズが電気回路素子へ混入する不要輻射ノイズを低減可能で、特に、多層回路基板の所定層に形成したフイルタ或いはフイルタ後の電源に電源層の主電源プレーンノイズがクロストークしない様にして、フイルタへのクロストークによる不要輻射ノイズを低減する様にした多層回路基板及び多層回路基板のパターニング方法が得られる効果を有する。
以下、本発明の多層回路基板及び多層回路基板のパターニング方法の1形態例を説明する。図1乃至図3に於いて、図1は本発明の多層回路基板及び多層回路基板のパターニング方法を説明するための斜視図、図2は本発明の多層回路基板及び多層回路基板のパターニング方法の他の構成を示す斜視図、図3は本発明の多層回路基板及び多層回路基板のパターニング方法の更に他の構成及び効果説明用の多層回路基板の平面図である。以下、図1乃至図3に於いて、図6(A)及び図6(B)で説明した構成との対応部分には同一符号を付して説明する。
以下、本発明の多層回路基板及び多層回路基板のパターニング方法を図1及び図2の実施の形態例で説明する。本発明の特徴とするところは、多層回路基板の所定層に形成したフイルタ及びフイルタ後の電源にノイズレベルの高い隣接層の主電源プレーン電圧がクロストークしない様に遠ざけて配置して、フイルタへ主電源プレーンのノイズがクロストークしない様にした多層回路基板及び多層回路基板のパターニング方法を得ようとするものである。
図1は、本発明の多層プリント配線基板の様な多層配線基板のN−1番目及びN番目の配線基板としての信号層35及び電源層36を示すものである。信号層36には図6(A)で説明したと同様の第1のIC37及びフイルタ40並びに第2のIC38が搭載されている。フイルタ40及び第2のIC38は図6(A)とは異なり、フイルタ40をIC38の右側面から90°回転させて、IC37の前面側に配設する。
第1のIC37はスルーホール50a,50bを介して隣接の下層に配設した電源層36に形成した主電源プレーン39と導通して、例えば、電圧源39aから5Vの電圧が与えられている。又、信号層35に搭載したフイルタ40と第2のIC38の電源電圧は、電源層36に形成した例えば、3.3Vの電圧が電圧源41aから与えられたサブ電源プレーン41から供給される。即ち、サブ電源プレーン41とフイルタ40に穿設したスルーホール51a,51bを介して、フイルタ40にサブ電源プレーン電圧が供給される。この場合、主電源プレーン39とサブ電源プレーン41並びに第1のIC37及びフイルタ40と第2にIC38とは所定の離間幅W1及びW2の距離を介してパターニング或いは搭載することになるので電源電圧同士でフイルタ40の近傍にクロストークすることが無いのでフイルタ40のスルーホール51bに大きな電流が流れてもノイズの発生を低減可能なものが得られる。
上述の図1の構成に於いてはフイルタ40の前後の主電源プレーン39とサブ電源プレーン41が互いにクロストークしないように離間させたが、フイルタ40を通過した後の電源同士のクロストークではノイズの拡がりは少なくなるので特に問題は無いが、複数の異なる電源電圧で駆動されるICの根元同士の電源はパターニング時に面積的に余裕が無い場合以外可能な限り重ねないようにすることがよく、好ましくは離間幅W1,W2部分をグランドプレーンとするか、信号層35と電源層36間にグランド層を配設することで電源電圧のクロストークによるノイズを更に低減することが可能となる。
図2(A)(B)は本発明の他の構成を示す多層回路基板の略線的平面図を示すものである。図2(A)は図6(B)と同様にN−1番目の信号層35に配設された第1及び第2のIC37,38間にフイルタ40を介在させ、このフイルタ40に穿設したスルーホール44a及びN番目の電源層36に穿設したスルーホール44bを介して、例えば、3.3Vの電圧源41aで駆動されるサブ電源プレーン或いはサブ電源パターン41に接続することでフイルタ40はサブ電源プレーン41で駆動される。又、電源層36には例えば、5Vの電圧源39aに接続した主電源プレーン或いは主電源パターン39をサブ電源プレーン41に対して離間してパターニングし、この主電源プレーン39に穿設したスルーホール46bと信号層35に配設した第1のIC37に穿設したスルーホール46aを介して5Vの電源電圧を第1のIC37に供給する。この場合スルーホール44a,44bとスルーホール46a,46bの間隔W3は図6(B)に示す場合に比べ十分に離れて穿設され、主電源プレーン39とサブ電源プレーン41間の離間幅W4も十分に取ってあるので第1のIC37とフイルタ40のスルーホール44a,44b近傍で電流が集中してもノイズレベルの高い主電源プレーン39のノイズがフイルタ40に大きな影響を与えことがないのでクロストークによるノイズを大幅に削減してフイルタの効率を向上可能なものが得られる。
尚、上述の構成に於いても、好ましくは離間幅W4部分をグラウンドプレーンとするか、信号層35と電源層36との間にグラウンドプレーン挟む様に配設することで主電源プレーン電圧のクロストークによるノイズを更に低減することが可能となる。
図3(A)〜図3(D)は電気回路素子として複数のフイルタを並設してパターニングした場合の従来構成と本発明構成の1形態例を示す多層回路基板の斜視図と図3(A)及び図3(B)の構成に於けるノイズ低減効果を説明するための3次元電磁界解析シミュレーション(BLESS:Baud Evaluation and Suggestion System)によるパターン変更前と変更後のノイズ分布を示した平面図である。
図3(A)、図3(B)に於いて、図1及び図2との対応部分には同一符号を付して重複説明を省略する。図3(A)は従来の多層回路基板の斜視図を示すものでN−1層目の信号層35には第1のIC37及び複数のフイルタ40A,40Bが搭載されると共にA電源パターン55A及びB電源パターン55Bが第1のIC37と第1のフイルタ40A間及び第2のフイルタ40Bと信号層35の右コーナ間に略L字状にパターニングされている。
第1のフイルタ40Aの前後の入出力端にはN番目の電源層36のA電源プレーン56A及びB電源プレーン56Bに形成したスルーホール59a,59bと導通するスルーホール57a,57bが穿設されている。又、第2のフイルタ40Bの前後の入出力端には電源層36のB電源プレーン56B及びグラウンドプレーン61中の島状のB電源電圧が供給され、B電源プレーン56Bと島状部に形成したスルーホール60a,60bと導通するスルーホール58a,58bが形成されている。
スルーホール59aはB電源プレーン56Bと絶縁したグラウンドプレーン61で囲まれた島状のA電源プレーン56Aに形成されている。又、スルーホール60bはB電源プレーン56Bと絶縁したグラウンドプレーン61の島状部に設けられ、B電源電圧が供給されるB電源プレーン56Bと連通されている。
上述の様に、従来の多層回路基板のA電源プレーン56AとB電源プレーン56Bのパターンは、図3(A)の電源層36の楕円破線62で示す様に隣接して異なる電源電圧が供給されるパターン間で重なり合い互いに干渉している。特に、電流の集中する第1のフイルタ40Aのスルーホール57b,59bと第2のフイルタ40Bのスルーホール58a,60aが隣接配置されているため図3(C)のノイズ分布図に斜線に示す様に第1のフイルタ40AにN層目の電源層36のB電源プレーン56Bからのノイズがクロストークしていることが解る。
そこで、本発明に於いては、多層回路基板のパターン構成を図3(B)に示す様に変更する。即ち、図3(B)においてN−1層目の信号層35の第1のフイルタ40Aを第1のIC37の根本のB電源プレーン56BとA電源プレーン56Bの図3(C)の1点鎖線で示す重なり部分64から離間した位置に配するようにA電源パターン55Aを延設し第2のフイルタ40Bと並設する様にパターニングする。又、N層目の電源層36のA電源プレーン56AとB電源プレーン56Bとが互いに重ならないようにB電源プレーン56Bの重なり部分62を取り除くようにパターニングすると共にA電源プレーン56Bも帯状にパターニングしA電源プレーン56AとB電源プレーン56B間をW5で示す様に離間した位置にパターニングを施し、この離間部分をグラウンドプレーンとするか、このグラウンド部分を盛り上げて障壁を設ける様にしてもよい。この場合単層のプリント回路基板では問題はないが、多層回路基板に於いては上層又は下層のプリント基板に盛り上げ障壁の逃げ溝を必要とする。
即ち、B電源プレーン56Bのパターンとしては図3(A)で示す楕円破線64の干渉部分に、図3(B)の様な切込部65を形成し、離間位置に配したA電源プレーン56Aとグラウンドプレーン61中にスルーホール57a,57bに対応したA電源供給用のスルーホール59a,59bを形成する。B電源プレーン56Bのスルーホール60aとグラウンドプレーン61に設けたスルーホール60bからスルーホール58a,58bを介して第2のフイルタ40BにB電源電圧が供給される。又、上記した離間距離W5は両電源プレーンの電圧に応じて0.1乃至5mm程度に選択すると良い。
図3(B)の様にパターニングした場合のノイズ分布図を図3(D)に示す。このパターン変更後の第1のフイルタ40A部分のB電源プレーン56Bからのノイズレベルのクロストークは図3(D)に示す様にほとんど見ることが出来ず約60%のノイズ改善が見られた。
従って、図3(B)(D)の構成によれば、第1及び第2のフイルタ40A,40B前後の入出力部のノイズの伝播が抑制され第1及び第2のフイルタ40A,40Bを効果的に活用可能な多層回路基板及び多層回路基板のパターニング方法を得ることができる。
本発明によれば、多層回路基板を用いた電源パターンから電気回路素子へ混入する不要輻射ノイズが低減可能で、特に、多層回路基板の所定層に形成したフイルタに隣接層の電源パターンノイズがクロストークしない様にして、フイルタへのクロストークによる不要輻射ノイズを低減した多層回路基板及び多層回路基板のパターニング方法が得られる効果を有する。
尚、上述の構成では、多層回基板について説明したが、この多層回路基板を有する各種の映像、音声信号の受信装置或いは送受信装置、テープ或いはデイスク記録再生装置、携帯電話機、PDA等に本発明の多層回路基板及び多層回路基板のパターニング方法を用いた各種電子機器が適用可能である。
35…信号層(N−1層)、36…電源層(N層)、37…第1のIC(電気回路素子)、 38…第2のIC(電気回路素子)、39…主電源プレーン、40…フイルタ、41…サブ電源プレーン、44a,44b,46a,46b,50a,50b,51a,51b…スルーホール
Claims (7)
- 少なくとも電源層と隣接する上層或いは下層の信号層に所定電源で駆動される電気回路素子とフイルタを有する多層回路基板に於いて、
前記信号層に搭載した前記フイルタ或いはフイルタ後の電源は前記電気回路素子を駆動する電源層に形成した電源プレーン或いは電源パターンから離間した位置に配する様にしたことを特徴とする多層回路基板。 - 少なくとも電源層と隣接する上層或いは下層の信号層に異電源で駆動される複数の電気回路素子を有する多層回路基板に於いて、
前記信号層に搭載した前記複数の電気回路素子を駆動する前記電源層に形成した異電源プレーン或いは異電源パターンをオーバーラップしない離間した位置に配する様にしたことを特徴とする多層回路基板。 - 前記信号層及び前記電源層間にグラウンド層を配設したことを特徴とする請求項1又は請求項2記載の多層回路基板。
- 前記電源層の前記異電源プレーン或いは異電源パターンの前記離間した位置をグラウンドプレーンとしたことを特徴とする請求項2記載の多層回路基板。
- 少なくとも電源層と隣接する上層或いは下層の信号層に所定電源で駆動される電気回路素子とフイルタを有する多層回路基板のパターニング方法に於いて、
前記信号層に搭載した前記フイルタ或いはフイルタ後の電源は前記電気回路素子を駆動する電源層に形成した電源プレーン或いは電源パターンから離間した位置に配する様にしたことを特徴とする多層回路基板のパターニング方法。 - 少なくとも電源層と隣接する上層或いは下層の信号層に異電源で駆動される複数の電気回路素子を有する多層回路基板のパターニング方法に於いて、
前記信号層に搭載した前記複数の電気回路素子を駆動する前記電源層に形成した異電源プレーン或いは異電源パターンをオーバーラップしない離間した位置に配する様にしたことを特徴とする多層回路基板のパターニング方法。 - 前記信号層及び前記電源層間にグラウンド層を配設したことを特徴とする請求項5又は請求項6記載の多層回路基板のパターニング方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005059391A JP2006245320A (ja) | 2005-03-03 | 2005-03-03 | 多層回路基板及び多層回路基板のパターニング方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005059391A JP2006245320A (ja) | 2005-03-03 | 2005-03-03 | 多層回路基板及び多層回路基板のパターニング方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006245320A true JP2006245320A (ja) | 2006-09-14 |
Family
ID=37051410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005059391A Pending JP2006245320A (ja) | 2005-03-03 | 2005-03-03 | 多層回路基板及び多層回路基板のパターニング方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006245320A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021029558A1 (en) * | 2019-08-09 | 2021-02-18 | Samsung Electronics Co., Ltd. | Printed circuit board including auxiliary power supply and electronic apparatus including the same |
CN114449733A (zh) * | 2020-10-30 | 2022-05-06 | 爱思开海力士有限公司 | 用于固态驱动器的印刷电路板结构 |
-
2005
- 2005-03-03 JP JP2005059391A patent/JP2006245320A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021029558A1 (en) * | 2019-08-09 | 2021-02-18 | Samsung Electronics Co., Ltd. | Printed circuit board including auxiliary power supply and electronic apparatus including the same |
US11184973B2 (en) | 2019-08-09 | 2021-11-23 | Samsung Electronics Co., Ltd. | Printed circuit board including auxiliary power supply and electronic apparatus including the same |
CN114449733A (zh) * | 2020-10-30 | 2022-05-06 | 爱思开海力士有限公司 | 用于固态驱动器的印刷电路板结构 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3265669B2 (ja) | プリント基板 | |
US7501583B2 (en) | Low noise multilayer printed circuit board | |
JP3795405B2 (ja) | 多連ノイズ低減フィルター | |
JP3509713B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の回路ブロック搭載方法 | |
JP5084153B2 (ja) | プリント基板 | |
JP3610225B2 (ja) | プリント配線板 | |
JP2001127387A (ja) | プリント配線基板 | |
JP2007220849A (ja) | 多層プリント基板 | |
US20050207132A1 (en) | Printed circuit board with electromagnetic interference (EMI) radiation suppressed | |
JP2006245320A (ja) | 多層回路基板及び多層回路基板のパターニング方法 | |
JP2001267701A (ja) | プリント基板 | |
JP4671333B2 (ja) | 多層プリント回路基板と電子機器 | |
JP3697382B2 (ja) | 多層配線基板 | |
JP2006245321A (ja) | プリント回路基板及びプリント回路基板のパターニング方法 | |
JP2007158243A (ja) | 多層プリント回路基板 | |
JP3847578B2 (ja) | プリント配線板 | |
JP2005183790A (ja) | プリント配線基板 | |
JP2000223800A (ja) | 配線基板及びその製造方法 | |
JPH1041629A (ja) | 多層プリント回路基板 | |
Holden et al. | Eight key HDI design principles | |
JP2008010469A (ja) | 電子装置 | |
JPH09266370A (ja) | 片面プリント配線板および該片面プリント配線板の設計方法 | |
JP2004192705A (ja) | 光ピックアップの配線処理装置 | |
JPH05235679A (ja) | 回路基板 | |
JP2003198079A (ja) | プリント回路配線板 |