JP3697382B2 - 多層配線基板 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、多層配線基板における不要輻射ノイズの低減対策に関するものである。
【0002】
【従来の技術】
近年、パソコン等のデジタル機器では、処理能力向上の観点からCPUのクロック周波数の高速化が進んでおり、不要輻射ノイズすなわちEMIが問題となってきている。
【0003】
デジタル機器において、システムのクロック信号やデータ信号の高調波成分が不要輻射ノイズや伝導エミッションの直接的な要因となる。また、このような信号に起因する高周波電流が、システム内の導線、プリント基板或いは筐体に流れ込んだ場合の非意図的なアンテナの放射特性も、不要輻射の要因となる。したがって、これらを抑制することがEMI対策として重要である。
【0004】
プリント基板内の高周波電流は、信号線とグラウンドとの間で高周波信号が伝送することによるディファレンシャルモードと、クロック信号のオン/オフ時に電源及びグラウンドに流れ込むスイッチング電流などによるコモンモードとに分解できる。ディファレンシャルモード電流は、大きさが等しく方向が反対であり、機能上必要な電流である。これに対して、コモンモード電流は不要な電流であり、予測が困難でディファレンシャルモード電流よりも小さい。ディファレンシャルモード電流は、大きさが等しく方向が逆であるので、放射電界も互いに打ち消し合う傾向にあるが、コモンモード電流は、足し合わせによって放射電界が生成されるので、一般にディファレンシャルモード電流よりも大きい放射ノイズを引き起こす。したがって、コモンモードノイズを減らすことが、今後のEMI対策に望まれている。
【0005】
通常は、ICの電源ピンやIC周辺にデカップリングコンデンサを配置し、電源ノイズをグラウンドに逃がすなどの工夫がはかられている。また、多層配線基板内における電源層とグラウンド層を対向して配置し、電源インピーダンスを減らすようにしている。しかし、電源層に流れ込んだ高周波電流には、クロック周波数の高調波まで含まれており、いったん電源層に流れ込んだ高周波電流は、電源層とグラウンド層の金属パターンによって形成される部分で共振を引き起こし、放射ノイズが発生することが知られている。
【0006】
図18は、特開平11−261181号公報に記載された技術を示したものである。多層プリント回路基板において、上側の信号線層に、複数のビアホールを介してそれぞれ電源層及びグラウンド層に接続された電源パターンとグラウンドパターンが設けてあり、電源パターンとグラウンドパターンの間には、適当な間隔でコンデンサ或いはコンデンサと抵抗の直列回路が挿入されている。すなわち、電源パターンとグラウンドパターンをコンデンサで接続することにより、共振を低減するというものである。
【0007】
図19は、特開平11−340629号公報に記載された技術を示したものである。グラウンド層と電源層とで信号線層を挟むような構造のプリント配線板において、電源層を複数の電源パターンに分割し、分割した導電パターン間がインダクタンス素子で接続されている。これにより、信号線からの電磁界を低減して放射ノイズを抑制するというものである。この場合、導電パターン間をインダクタンス素子で接続することから、直流及び低周波成分は通過させることができるが、高周波成分は通過させることはできない。
【0008】
【発明が解決しようとする課題】
このように、デジタル機器の処理速度の高速化に伴って不要輻射ノイズが問題となってきており、それに対する改善策も提案されている。しかしながら、多層配線基板において電源層が複数の島状電源パターンを有している場合、電源層とグラウンド層に挟まれた部分において島状電源パターンの幅や長さに依存した共振が起こり、幅や長さの短い島状電源パターンでは容易にノイズが端部に到達し、周囲の導電パターンや外部空間にノイズが伝達するという問題があり、このような問題に対しては的確な改善策が提案されていなかった。
【0009】
本発明は上記従来の課題に対してなされたものであり、電源層が複数の島状電源パターンを有している場合に、不要輻射ノイズを効果的に抑制することが可能な多層配線基板を提供することを目的としている。
【0010】
【課題を解決するための手段】
本発明は、回路動作が行われる信号線層と、前記信号線層にグラウンド電位を与えるグラウンド層と、前記信号線層に電源電位を与える電源層とが積層され、前記電源層に複数の島状電源パターンが設けられた多層配線基板であって、互いに隣接する前記島状電源パターンどうしの対向部分の両端近傍において、該互いに隣接する島状電源パターンどうしが容量性部材によって接続されていることを特徴とする。
【0011】
本発明のように容量性部材を設けない場合には、共振時に島状電源パターンの端部において、高周波電流が最小(電流の節)になると同時に電圧(電界)が最大(電圧の腹)となり、端部から大きな放射ノイズが生じる。本発明のように隣接する島状電源パターンどうしの対向部分の両端近傍に容量性部材を設けることにより、容量性部材を介して隣接する島状電源パターン間を高周波電流が容易に通過し、島状電源パターンの端部での電界が小さくなる。また、容量性部材を介して島状電源パターン間を高周波電流が拡散することから電流経路が長くなり、導体損や誘電体損によって高周波ノイズを減衰させることができる。このような作用により、島状電源パターンの端部における電界が大幅に弱められ、不要輻射ノイズを大幅に低減することができる。
【0012】
また、前記対向部分の中央近傍においてさらに、互いに隣接する島状電源パターンどうしを容量性部材によって接続することにより、高周波電流の腹に対応した部分で島状電源パターン間を電流が効率的に通過し、不要輻射ノイズをより低減させることが可能となる。
【0013】
また、前記対向部分の長さをLとしたとき、対向部分の両端から0.1L以内の位置において、互いに隣接する島状電源パターンどうしが容量性部材によって接続されていることが好ましい。この場合には、10次共振までの高次共振に基づくノイズを効率的に低減することができる。
【0014】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【0015】
図1は、本発明に係る多層配線基板の実施形態の一例を示した図であり、図1(a)は多層配線基板における電源層及び上層側の信号線層を示した上面透視図であり、図1(b)は図1(a)のA−A′に沿った断面図である。
【0016】
図1に示した多層配線基板は、上層側から下層側に向かって信号線層、電源層、グラウンド層、信号線層が積層された4層構造となっている。
【0017】
電源層は、信号線層に所定の電源電位を与えるための層であり、金属膜からなる複数の島状電源パターン(島状導電パターン)が形成されている。各島状電源パターンの電位は同一でもよいし異なっていてもよい。図面上では、面積の広い島状電源パターン1(B電源パターン)と、面積の狭い二つの島状電源パターン2(C電源パターン)が描かれている。B電源パターン1とC電源パターン2とは、両者の対向部分の両端近傍において容量性部品(容量性部材)によって接続されている。具体的には、容量性部品としてコンデンサ3を用い、B電源パターン1とC電源パターン2とを、電極パッド4及びスルーホール5を介してコンデンサ3によって接続している。B電源パターン1とC電源パターン2とが接続される位置は、両者の対向部分の長さをLとしたとき、対向部分の両端から0.1L以内であることが好ましい。
【0018】
グラウンド層は、信号線層にグラウンド電位を与えるための層であり、ほぼ全面に金属膜からなるグラウンドパターン6が形成されている。信号線層は実際の回路動作が行われる層であり、回路パターン10等が形成されている他、ICや上述したコンデンサ3も搭載されている。電源層、グラウンド層及び信号線層は、FR4や紙フェノールなどの絶縁体層7によって絶縁されている。
【0019】
以下、上述した構造によって放射磁界ノイズが低減される理由について説明する。
【0020】
クロック信号のオン・オフ時に、ICの電源ピン及びグラウンドピンから電源層及びグラウンド層に流れ込む高周波電源ノイズは、クロック周波数の高調波を含んでいる。このような高調波成分が電源層に流れ込むと、電源層とグラウンド層の金属パターンで挟まれた領域で共振が引き起こされ、放射磁界ノイズの原因となる。
【0021】
電源層及びグラウンド層において起こる最も低周波の共振を1次共振と呼び、図2にその周波数での電圧の分布と電流の分布を示す。1次共振は、島状電源パターンの長手方向における端部が電圧の腹、中央部が電流の腹となる。電源パターンの両端で生じている電界が放射磁界ノイズの原因となる。
【0022】
図3は、図1に示したような構造において、コンデンサ3を設けていない場合の共振周波数における高周波電流が流れる主な方向を示したものである。B電源パターン1とC電源パターン2とでは大きさが異なるため、それぞれの共振周波数は異なる値をとり、異なる放射磁界ノイズ特性を示す。
【0023】
図4は、図1に示したような構造において、コンデンサ3を設けた場合の共振周波数における高周波電流が流れる主な方向を示したものである。この場合には、B電源パターン1とC電源パターン2が一体となった共振モードとなる。コンデンサ3を設けていない場合には、電源パターンの端部で高周波電流が最小になると同時に電界が最大となり、大きな放射磁界ノイズが引き起こされていた。コンデンサ3を設けた場合には、電源パターンの端部においてコンデンサ3を介して高周波電流が互いに行き交うようになる。そのため、一方の電源パターンから他方の電源パターンへ高周波ノイズが拡散され、電源パターンの端部での電界が小さくなる。また、共振時の高周波電流は図3の場合よりも長い経路を2種類の経路で通ることになり、電源・グラウンド間の形成する伝送線路において、導体損や誘電体損によって高周波ノイズを減衰させることができる。したがって、電源パターンの端部での電界が小さくなり、放射磁界ノイズを低減させることができる。
【0024】
ここで、隣接する電源パターン間において、高周波電流がどのような周波数依存性を持つかを示す。B電源パターン1とC電源パターン2の間に、図4のようにバイパスコンデンサ(以下、パスコンと呼ぶ)を接続する場合と、図3のように接続しない場合とについて、それぞれ図5〜図7にSパラメータ特性を示す。図5はB電源パターン1のパッド8とC電源パターン2のパッド9との間の通過特性S12を、図6はB電源パターン1のパッド8での反射特性S11を、図7はC電源パターン2のパッド9での反射特性S11を示したものである。
【0025】
図5に示すように、B電源パターン1とC電源パターン2の間にパスコンを接続することにより、B電源パターン1とC電源パターン2の間の高周波電流が特定の周波数で増加していることがわかる。
【0026】
図6に示すように、B電源パターン1とC電源パターン2の間にパスコンを接続すると、B電源パターン1の共振周波数におけるS11の落ち込みが小さくなっている。これは、高周波ノイズのC電源パターン2への拡散が生じ、共振周波数での損失が大きくなったためである。
【0027】
図7に示すように、B電源パターン1とC電源パターン2の間にパスコンを接続すると、C電源パターン2の共振周波数におけるS11の落ち込みが小さくなっている。これは、高周波ノイズのB電源パターン1への拡散が生じ、共振周波数での損失が大きくなったためである。また、図7ではパスコンを接続することで、低周波側に共振周波数が一つ増加している。これは、図6の場合にも同様の共振周波数が現れていることから、B電源パターン1とC電源パターン2の間において高周波電流が最も長く流れる経路で生じた共振であると考えられる。
【0028】
図8は、図3及び図4の構成においてB電源パターン1に励振回路を接続した場合の3m法による放射磁界ノイズを調べた結果を示したものである。B電源パターン1とC電源パターン2との間にコンデンサを接続することで、共振周波数での放射強度が小さくなっている。これは、共振周波数がB電源パターン1及びC電源パターン2一体となったものに変わり、かつ、高周波電源ノイズの隣接電源パターンへの拡散によって導体損や誘電体損が増加したためである。
【0029】
図9は、隣接する電源パターンどうしの対向部分の中央部にのみコンデンサを接続した場合を示した図である。この場合の共振時における高周波電流の経路は、基本的にはコンデンサを接続しない図3と同様であり、電源パターンの端部で大きな電界が生じているので放射磁界ノイズは小さくならない。また、隣接する電源パターンどうしがコンデンサを介して接続されるために新たな共振が起こり、放射磁界ノイズが増大する可能性がある。
【0030】
図10は、本発明の実施形態の他の例を示した図である。図に示すように、コンデンサ3を隣接する島状電源パターンどうしの対向部分の両端近傍に接続するとともに、対向部分の中央近傍にもさらにコンデンサ3を接続している。このコンデンサ3の接続位置は、B電源パターン1とC電源パターン2の対向部分の長さをLとしたとき、対向部分の中央から0.25L以内であることが好ましい。本例でも、図1等に示した例と同様の効果が得られる他、中央近傍のコンデンサ3によって高周波電流をより効率的に拡散させることができる。
【0031】
図11は、本発明の実施形態のさらに他の例を示した図である。図に示すように、隣接する電源パターン間において対向する辺どうしが複数ある場合、辺と辺の交わる角どうしも隣接する。このような場合には、それぞれの辺が交わる角部に2個のコンデンサを必ずしも接続する必要はなく、1個のコンデンサを接続するだけでも十分に放射磁界ノイズの低減をはかることができる。
【0032】
図12は、本発明の実施形態のさらに他の例を示した図である。B電源パターン1及びC電源パターン2が、それぞれの短い辺どうしで対向する場合がある。この場合、対向する短い辺どうしをコンデンサ3で接続すると、コンデンサ3を介して高周波電流が流れ、対向していない他方の端部はそれぞれ開放端となる。その結果、コンデンサ3が配置されている側を電圧の節(電流の腹)、開放端側を電圧の腹(電流の節)とした電源長をλ/4(λ:波長)とする新たな共振が生じ、コンデンサ3を接続しないときに比べて共振周波数が低周波化するため、放射ノイズが増大する可能性がある。
【0033】
そこで、図12に示した例では、B電源パターン1及びC電源パターン2それぞれの端部に電源・グラウンド間を接続するデカップリングコンデンサ12aを配置し、高周波電流ノイズをグラウンドに逃がすようにしている。また、B電源パターン1及びC電源パターン2がA電源パターン11のような大きな島状電源パターンに長い辺方向で対向している場合、B電源パターン1及びC電源パターン2とA電源パターン11が対向する辺の両端をコンデンサ3で接続することで、低周波側の共振を小さくするとともに、開放端がA電源パターン11に接続されるため、端部での電界を小さくすることができ、放射磁界ノイズの低減をはかることができる。
【0034】
また、A電源パターン11のような面積の広い電源パターンは放射強度が大きくなる傾向があるため、A電源パターン11の角部に高周波電流をグラウンドに流すためのデカップリングコンデンサ12bを配置し、放射ノイズを低減するようにしている。
【0035】
このように、図12に示した例では、電源パターンどうしを接続するバイパスコンデンサ3と電源・グラウンド間を接続するデカップリングコンデンサ12a及び12bを併用することにより、より大きな共振低減効果が得られ、放射磁界ノイズの低減に有効である。
【0036】
図13は、本発明の実施形態のさらに他の例を示した図である。図に示すように、隣接する電源パターン1及び2にまたがってIC13を配置する場合がある。このような場合、IC13の貫通電流により隣接する電源パターン間に高周波電流が流れる場合がある。そこで、B電源パターン1とC電源パターン2の対向部分の両端をコンデンサ3で接続することにより、高周波電流のリターン経路ができ、コモンモードノイズの低減をはかることができる。
【0037】
図14は、本発明の実施形態のさらに他の例を示した図である。図に示すように、隣接する電源パターン1及び2間を配線14がまたがる場合がある。従来は、配線14の近くにリターン経路を設けるためにコンデンサを置くことが知られている。しかし、共振の低減を目的とする場合には、本例のように、B電源パターン1とC電源パターン2の対向部分の両端をコンデンサ3で接続することが有効である。
【0038】
図15は、本発明の実施形態のさらに他の例を示した図である。ICが高速化して電源ノイズが高周波化すると、1次共振だけでなく、2次、3次共振等の高次共振を低減する必要も生じてくる。そのような場合には、図に示すように、共振時における電圧の腹に対応する箇所にコンデンサ3を配置して、隣接する電源パターン1及び2間をコンデンサ3を介して接続するようにする。このように共振時における電圧の腹に対応した部分をコンデンサ3を介して接続することにより、有効に高周波電流を隣接する電源パターンに拡散させることができる。その結果、共振の低減効果によって、より高周波まで放射磁界ノイズの低減をはかることができる。
【0039】
図16は、本発明の実施形態のさらに他の例を示した図である。ある箇所にコンデンサを置くことによって著しく共振が増大して放射磁界ノイズが増大するような場合には、そのような箇所にはコンデンサを置かない方が望ましいが、著しく放射磁界ノイズが増大した共振周波数の電流は隣接する電源パターンに流さないようにし、その他の周波数の電流は隣接する電源パターンに流すことで、導体損失及び誘電体損失による共振低減をはかることも可能である。本例はこのような観点に基づくものであり、隣接する電源パターン1及び2間にコンデンサ3と抵抗15の直列接続回路を接続している。このような直列接続回路により、図17に示すようなフィルタ特性が得られ、所望の周波数を選択的に隣接する電源パターン間で通過させることができるため、より効率的に共振低減をはかることができる。なお、コンデンサと抵抗の直列接続の代わりに、同様の特性を備えたフィルタ部品を用いることも可能である。
【0040】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【0041】
【発明の効果】
本発明によれば、島状電源パターンの端部における電界を大幅に弱めることができ、不要輻射ノイズを大幅に低減することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る多層配線基板の一例を示した図。
【図2】1次共振における電圧分布と電流分布を示した図。
【図3】図1に示したような構造においてコンデンサを設けていない場合の高周波電流が流れる主な方向を示した図。
【図4】図1に示したような構造においてコンデンサを設けた場合の高周波電流が流れる主な方向を示した図。
【図5】図3及び図4それぞれの構成における島状電源パターン1と島状電源パターン2との間の通過特性S12について示した図。
【図6】図3及び図4それぞれの構成における島状電源パターン1の反射特性S11について示した図。
【図7】図3及び図4それぞれの構成における島状電源パターン2の反射特性S11について示した図。
【図8】図3及び図4それぞれの構成における3m法による放射磁界強度について示した図。
【図9】隣接する島状電源パターンどうしの対向部分の中央にのみコンデンサを接続した場合について示した図。
【図10】本発明の実施形態に係る多層配線基板の他の例を示した図。
【図11】本発明の実施形態に係る多層配線基板のさらに他の例を示した図。
【図12】本発明の実施形態に係る多層配線基板のさらに他の例を示した図。
【図13】本発明の実施形態に係る多層配線基板のさらに他の例を示した図。
【図14】本発明の実施形態に係る多層配線基板のさらに他の例を示した図。
【図15】本発明の実施形態に係る多層配線基板のさらに他の例を示した図。
【図16】本発明の実施形態に係る多層配線基板のさらに他の例を示した図。
【図17】図16に示したコンデンサと抵抗の直列接続回路の周波数特性をコンデンサのみの場合と対比して示した図。
【図18】従来技術に係る多層配線基板の一例を示した図。
【図19】従来技術に係る多層配線基板の他の例を示した図。
【符号の説明】
1、2、11…島状電源パターン
3、12a、12b…コンデンサ
4…電極パッド
5…スルーホール
6…グラウンドパターン
7…絶縁体層
8、9…パッド
10…回路パターン
13…IC
14…配線
15…抵抗

Claims (3)

  1. 回路動作が行われる信号線層と、前記信号線層にグラウンド電位を与えるグラウンド層と、前記信号線層に電源電位を与える電源層とが積層され、前記電源層に複数の島状電源パターンが設けられた多層配線基板であって、
    互いに隣接する前記島状電源パターンどうしの対向部分の両端近傍において、該互いに隣接する島状電源パターンどうしが容量性部材によって接続されており、前記対向部分は、一方の島状電源パターンの長辺が他方の島状電源パターンに対向している部分であることを特徴とする多層配線基板。
  2. 前記対向部分の中央近傍においてさらに、前記互いに隣接する島状電源パターンどうしが容量性部材によって接続されている
    ことを特徴とする請求項1に記載の多層配線基板。
  3. 前記対向部分の長さをLとしたとき、前記対向部分の両端から0.1L以内の位置において、前記互いに隣接する島状電源パターンどうしが前記容量性部材によって接続されている
    ことを特徴とする請求項1に記載の多層配線基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975978B2 (en) 2010-08-30 2015-03-10 Nec Corporation Interconnect substrate and electronic device

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006186286A (ja) * 2004-12-28 2006-07-13 Nec Toppan Circuit Solutions Inc 電子装置及び印刷配線板
JP2007158243A (ja) * 2005-12-08 2007-06-21 Ricoh Co Ltd 多層プリント回路基板
JP2007258310A (ja) * 2006-03-22 2007-10-04 Toshiba Corp プリント配線板、電子機器およびプリント配線板のemi低減方法
JP2009089129A (ja) * 2007-10-01 2009-04-23 Hitachi Ltd ノイズフィルタおよびプリント基板ならびにケーブル
JP2010109262A (ja) * 2008-10-31 2010-05-13 Nec Access Technica Ltd プリント配線基板
JP2013038451A (ja) * 2012-10-19 2013-02-21 Nagano Oki Denki Kk 多層プリント配線板
JP6602241B2 (ja) * 2016-03-10 2019-11-06 三菱電機株式会社 信号伝送基板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975978B2 (en) 2010-08-30 2015-03-10 Nec Corporation Interconnect substrate and electronic device
US9351393B2 (en) 2010-08-30 2016-05-24 Nec Corporation Interconnect substrate and electronic device

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