JPH09283974A - 低ｅｍｉ多層回路基板、及びこれを用いた電子装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、例えばＩＣ、ＬＳＩ素子等のスイッ
チング時においてグランド層に対する電源層の電位変動
をＥＭＩ対策部品を用いずジュ−ル熱に変換して不要輻
射を抑制する回路基板で、多種電源を使用する場合特に
層数を増加させずに電源層Ｖのベタパタ−ンまたは分割
パタ−ンに対して効率的、効果的に低Ｑ化を実現させる
ことが課題である。 【解決手段】本発明は、層数を増加させずに電源層Ｖの
ベタパタ−ンまたは複数の分割パタ−ンに対して効率
的、効果的に低Ｑ化を実現するため、ベタパタ−ンまた
は複数の分割パタ−ンと、もう一つのグランド層Ｇ２と
の間で形成される層間浮遊容量Ｃ２（Ｃ２j）に対し
て、容量Ｃ２とインダクタンスＬ２に対する低Ｑ化条件
を満足させてチップ容量を並列接続したことを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特にＩＣ、ＬＳＩ
素子や回路の高速化、高密度化で増々重要となるＥＭＣ
対応の電子機器もしくは、それに用いられる回路基板に
関する。

【０００２】

【従来の技術】EMCは、EMI（ノイズを出す側）とイミュ
ニテイ（ノイズを受ける側）との電磁環境を両立させる
ことを目的としている。近年、製品の高性能化に伴う動
作周波数の高速化が、その不要輻射の放射強度を増大さ
せ、そのEMIを厳しい状況へと導いている。またこれら
電子製品の普及も伴い、電子製品等のEMI対策は深刻化
している。

【０００３】今後予想されている不要輻射の増加量は４
dB/年とも言われているが、このように不要輻射が増加
すれば、電磁環境はさらに悪化し、テレビ画面が乱れた
り、航空機の操縦システムがコントロール不能になった
り等の社会的な問題を引き起こすことは間違いない。

【０００４】そのため、ノイズ規制が放射強度、適用対
象製品の範囲等の点でますます強化されており、メーカ
各社は、この規制値をクリアするように設計、シミュレ
ーション予測技術等により製品のEMC性能向上を図って
いるのが現状である。

【０００５】これらに関する技術文献としては、特開平
３−１４２８４号公報が挙げられる。特開平３−１４２
８４号公報では、製品の実装密度や量産性を考慮して、
既存の対策部品であるフェライトコア、フェライトビー
ズの個別部品に代わるプリント基板への組込構造を開示
したものである。

【０００６】製品のEMC性能向上を図るには、従来からI
/O部、電源コードのコモンモードチョークやフィルタ、
バイパスコンデンサ等の各種対策部品が使用されている
が、これらにはコストの上昇、体積の増加による製
品の小型化、薄型化、軽量化等、いわゆる高密度実装へ
の障害、対策部品の高度化、外観デザイン設計の制
約条件等のデメリットもあった。

【０００７】また、このような従来技術では製品の動作
周波数の高速化に伴う今後の不要輻射の増大に対応する
ことにも限界がある。

【０００８】例えばバイパスコンデンサは、アンテナの
駆動源となるグランド系の電位変動の吸収を図るために
設けられているが、バイパスコンデンサも動作周波数が
増加し高調波成分の周波数が高くなると、それ自身がイ
ンダクタンス成分を持つことで本来のコンデンサ特性を
示さなくなり、グランド系の電位変動を吸収できなくな
ってしまう。

【０００９】これ以外の解決手段としては、最近のノー
ト型パソコンに見られるような、プラスチック筺体にメ
ッキ等を施すことで不要輻射を抑制するシールド構造と
しても良いが、このシールド構造についてもコストの
上昇、プラスチック筺体のリサイクル化の障害等か
ら、その製品の付加価値を低下させるといったデメリッ
トがある。

【００１０】

【発明が解決しようとする課題】このようなことから電
子機器に対して付加価値を低下させずに不要輻射を抑制
する新たな解決手段が望まれているが、その不要輻射の
メカニズムはまだまだ解明されていない。学会等でも、
文献：信学技報EMCJ９４‐８８（１９９５‐３）に示さ
れるように、コモンモード放射に対する放射源モデルの
メカニズム解明が遅れており、今後の課題とされている
のが現状である。

【００１１】本発明の第一の目的は、搭載する回路基板
レベルで不要輻射を抑制した電子機器もしくはその回路
基板を提供することにある。

【００１２】本発明の第二の目的は、デイスクリート部
品を用いて、搭載する回路基板レベルで不要輻射を抑制
する場合のそのインダクタンス成分考慮した電子機器も
しくはその回路基板を提供することにある。

【００１３】特に本発明は、複数個の多種電源パターン
を有する電源層を用いた電子機器もしくは回路基板にお
いて、効果的に不要輻射を抑制するのに必要な容量を確
保させることを目的とする。

【００１４】

【課題を解決するための手段】我々は、このような課題
に対して、搭載する回路基板レベルで不要輻射を抑制し
た電子機器等を研究してきた。

【００１５】その不要輻射を回路基板レベルで抑制する
原理について図４、図５を参照して簡単に説明する。

【００１６】現在、コモンモード放射に対する放射源モ
デルのメカニズムは解明されていないが、我々は不要輻
射の原因は電源層とグランド層との間で生ずる電位変動
であると仮定し、この電位変動を抵抗体（抵抗体層）を
設けることで吸収することとした。この電位変動は回路
基板等に搭載される電子部品の駆動周波数に依存してお
り、本発明の構造体もしくは回路基板を集中定数回
路、分布定数回路として作用する場合の大きく２つに
分けて取り扱うこととした。ただし両者とも基本構成は
ほぼ同一である。

【００１７】まず集中定数回路として本発明の構造体も
しくは回路基板が作用する場合について簡単に説明す
る。

【００１８】図４に示す構造体は、電源層（Ｖ）２とグ
ランド層（Ｇ1）３で誘電体層１４（C1）を挟んで容量
Ｃ1を形成し、電源層（Ｖ）２とグランド層（Ｇ2）５で
誘電体層１５（C2）を挟んで容量Ｃ2を形成し、更にグ
ランド層（Ｇ1）３とグランド層（Ｇ2）５で抵抗体層６
を挟んで抵抗Ｒcを形成した。抵抗Ｒcを形成する場合、
同時に抵抗体層６の材料により容量Ｃcを形成しても良
い。この構造体では、電源層（Ｖ）とグランド層（Ｇ）
との間に抵抗Ｒcを回路的に直接接続することが困難な
ため、もう一つのグランド層と誘電体層１５（Ｃ2：εr
2）とを形成し、抵抗Ｒcと容量Ｃ2と直列接続して直流
成分をカットするよう構成している。

【００１９】図５は、図４の構造体を適用した５層回路
基板の断面構造を示す。

【００２０】５層回路基板は、信号層（Ｓ1）１、電源
層（Ｖ）２、グランド層（Ｇ：Ｇ1）３、及び信号層
（Ｓ2）４からなる４層回路基板の構成にもう一つのグ
ランド層（Ｇ2）５と抵抗体層６（６−１、６−２）を
付加し、グランド層（Ｇ1）３とグランド層（Ｇ2）５の
間に電源層（Ｖ）２と抵抗体層６を配置し、かつ抵抗体
層６を電源層（Ｖ）２の周囲に配置する構造をもつ。５
層回路基板が矩形形状の場合、抵抗体層６の形状をグラ
ンド層（Ｇ1）３とグランド層（Ｇ2）５の外形形状に合
わせて額縁形にしても良い。スル−ホ−ル１２は、イン
ダクタンスＬを小さくするため多点のスル−ホ−ル構造
としている。

【００２１】第４図もしくは第５図に示す構造体もしく
は回路基板では、電源層（Ｖ）とグランド層（Ｇ１）と
の間に発生した電位変動Ｖ1を吸収するため、容量Ｃ1
（εr1） に対して基板内部に形成した抵抗Ｒcを接続し
て、容量Ｃ1と抵抗Ｒcの並列回路を形成し、Ｑ値を小さ
くさせる（Ｑ値：理想的には１０以下を実現する）。つ
まり、集中定数回路として本発明の構造体もしくは回路
基板が作用する場合は、抵抗体Ｒcを設けることで低Q化
させて、電位変動を吸収させる。Q値は、蓄積したエネ
ルギーと消費するエネルギーとの比を表す指数である
が、このQ値が小さいほど蓄積したエネルギーを効率よ
く消費することとなる。例えばQ=1の場合、１周期にお
いて発生したエネルギーをその１周期で消費することを
意味する。本構造体のQ値（容量Ｃ1と抵抗Ｒcの並列回
路を実効的に形成した場合）は理想的には次式で与えら
れる。

【００２２】 Ｑ＝ωＣ1Ｒc ……………………………………………（１） 式（１）からQ値を小さくするには抵抗値Rを小さくしな
ければならないことが分かる。つまり低Q化においては
抵抗体は導体であってもかまわないのである。

【００２３】言い換えるならば、本構造体は、容量Ｃ1
１９で半周期毎に交換される振動エネルギ−を同時に抵
抗Ｒc １６で消費させ、電源層（Ｖ）２とグランド層
（Ｇ1）３の間に発生する電位変動Ｖ1 ２０を吸収し、
不要輻射を抑制させる。

【００２４】一方、式（１）が成立するのは、輻射抑制
領域の周波数に対して、容量Ｃ1と抵抗Ｒcの並列回路を
実効的に形成した場合であり、そのためには容量Ｃ2の
インピ−ダンスを抵抗Ｒcに比較して十分小さくする必
要がある。

【００２５】ここで容量Ｃ2のインピーダンスを抵抗Ｒc
に比較して十分小さくする必要性を図２に示す等価回路
を用いて説明する。

【００２６】図２は図４の構造体をその電源層Ｖとグラ
ンド層Ｇ１からみた集中定数回路モデルである。

【００２７】インダクタンスＬo、容量Ｃ１の並列共振
回路に抵抗Ｒを並列接続させる場合、図２（１）の等価
回路で示すように、直流カットの容量Ｃ２に加えて、実
装上インダクタンス成分Ｌ２が形成される。

【００２８】図２（２）の等価回路が成立するには（
Ｌ２を無視するには）、以下の条件が必要である。

【００２９】 Ｒ ≫ ωＬ２ ……………………………………………（２） この条件を満たすには、例えば図２（１）に示す抵抗Ｒ
接続時のスル−ホ−ルインダクタンスＬ２を多点スル−
ホ−ルにすることで低減させれば良い。

【００３０】さらに、容量Ｃ２が以下の条件を満たす場
合（容量Ｃ2のインピ−ダンスを抵抗Ｒcに比較して十分
小さくした場合）に、容量Ｃ1と抵抗Ｒcの並列回路を実
効的に形成することができ、前述の式（１）が成立す
る。

【００３１】 Ｒ ≫ １／（ωＣ２） …………………………………（３） 一方、容量Ｃ２が式（３）の条件を満たさない場合（実
際の製品を考えるとこのような場合があり得る）、その
Ｑ値は、図２（２）の等価回路から、容量Ｃ１に対し
て、 Ｑ＝(ωＣ１)・Ｒ＋｛Ｃ１／（ωＣ２・Ｃ２）｝・（１／Ｒ） ………（４） となる。この場合であっても容量Ｃ2のインピ−ダンス
はできる限り小さい方が好ましい。

【００３２】式（４）によるＲ−Ｑ特性（両対数目盛）
を示す図３からも分かるようにＲ−Ｑ特性は、Ｃ２の値
に依存している。これからＣ２の値を大きくすれば（
Ｃ２のインピーダンスを小さくすれば）、全体の特性を
低Q化できることが理解できる。なお、Ｒ＝１/ω０Ｃ２
のときに最小値Ｑmin＝２Ｃ１/Ｃ２が存在する。

【００３３】以上のように、図３に示すような構造体に
おいては、できる限り容量Ｃ２の値を大きくする必要が
あるが、実際の製品にその構造体を適用した場合、製造
上の条件等から、必要な容量Ｃ２を確保できないことが
ある。

【００３４】これについて以下、説明する。

【００３５】一般に容量を誘電体層により形成する場
合、その容量Ｃは、その誘電体層を挟み込む、グランド
層と電源層のいずれかの表面積S、グランド層と電源層
とのギャップ長D、誘電体層の持つ比誘電率εrの関数に
より以下のように表される。

【００３６】 C=εo・εr ・S / D ……………………………（式５） 式（５）からも分かるように、容量Cを大きくするに
は、表面積S と誘電率ε（＝εo・εr）とをできる限り
大きくし、ギャップ長Dをできる限り小さくすればよい
が、実際には、ギャップ長Dを小さくするには限界があ
り、誘電率εについても実存の誘電材料の持つ誘電率に
限定されてしまう。また高速信号層を設ける場合、誘電
材料は低誘電率が好ましいので容量Ｃ２は大きくできな
い。表面積Sについても製品の小型化に伴って、限定さ
れる場合が多い。

【００３７】特に、電源層Ｖが複数個の分割導体パタ−
ンとなる場合（複数個の電源に対応するように１つの電
源層を分割して利用する場合）、前述の表面積Sも分割
導体パターンを含んだ表面積で考えなければならないの
で、その表面積により必要な容量を確保するのは困難で
ある。さらに本回路基板を多層基板として製造する上で
は、その分割パターン毎に誘電率の異なる誘電層を形成
するのは困難である。

【００３８】従って、低Q化により不要輻射を抑制する
ためには、容量Ｃ２（Ｃ２j）を容易に増加させる手段
もしくは適正化させる手段が必要となる。

【００３９】そこで、我々は前述の第一の目的を達成す
るために、図４もしくは図５に示すような構造体の電源
層Ｖともう一つのグランド層Ｇ２の間にディスクリ−ト
部品による容量Ｃ３を並列接続する構造を提供する。

【００４０】具体的には、電子部品と少なくとも一方が
電気的に接続された第一及び第二のグランド層と、該第
一のグランド層と該第二のグランド層との間に設けられ
る該電子部品と電気的に接続された電源層と、該第一の
グランド層と該第二のグランド層の外側に配置された該
電子部品を実装する第一の表面層と第二の表面層と、該
各層間に配置された誘電体層と、該第一の表面層もしく
は該第二の表面層に形成される、該第一のグランド層と
該第二のグランド層と各々電気的に接続される抵抗体
と、該第一の表面層もしくは該第二の表面層に形成され
る、該電源層と該第二のグランド層と各々電気的に接続
される容量とを備えることにより不要輻射を抑制した基
板となし、該基板を筺体に収容している。もしくは電子
部品と少なくとも一方が電気的に接続された第一及び第
二のグランド層と、該第一のグランド層と該第二のグラ
ンド層との間に設けられる該電子部品と電気的に接続さ
れた電源層と、該第一のグランド層と該第二のグランド
層の外側に配置された該電子部品を実装する第一の表面
層と第二の表面層と、該各層間に配置された誘電体層
と、該第一のグランド層と該第二のグランド層とを電気
的に接続される抵抗体と、該第一の表面層もしくは該第
二の表面層に形成される、該電源層と該第二のグランド
層と各々電気的に接続される容量とを備えることにより
不要輻射を抑制した基板となし、該基板を筺体に収容し
ている。

【００４１】特に、前記電源層が複数個の電源に対応し
て互いに絶縁された平面導体パタ−ンに分割された場合
は、前記電子部品は必要な電源に対応した該平面導体パ
ターンと電気的に接続し、前記容量は、少なくとも１つ
の該平面導体パターンに対応して設ける。

【００４２】このようにすれば、実存する誘電体の誘電
率等の製造上の制限を受けずに、従来通りのプロセスを
利用して不要輻射を抑制する電子機器、回路基板を提供
できる。

【００４３】特に１つの電源層を複数の電源パターンに
分割して利用する場合、電源パターン毎にその電源とグ
ランドとの電位変動を抑制するように容量を設定するこ
とができるので、１つの回路基板として前述の構造体を
製造しておき、適宜に電源パターン毎の容量を設定すれ
ば、製造コストの低減が図れる。

【００４４】一方、前述の容量をデイスクリート部品に
より確保する場合、電源層とグランド層とをそれぞれス
ルーホールを介して接続する。この場合、必要な容量は
確保できるがスルーホール等の影響によるインダクタン
ス成分が問題となる。この等価回路を図２（３）に示
す。

【００４５】そこで、本発明の第２の目的である、図２
（３）に示す容量Ｃ３に直列接続されるインダクタンス
成分Ｌ３の発生を抑制するため、容量Ｃ３を接続する電
極面積、スル−ホ−ル本数の増加や接続箇所を複数個に
する。

【００４６】このように、スルーホール本数を増加させ
れば、スルーホールやデイスクリート部品は並列接続さ
れたこととなるので、誘電体全体としての容量を増加さ
せ、インダクタンスを減少させることができる。

【００４７】これまで本構造体の集中定数回路としての
作用を説明してきたが、分布定数回路として作用する場
合も容量Ｃ２を確保する必要がある。

【００４８】次に、分布定数回路として本発明の構造体
もしくは回路基板が作用する場合について説明する。

【００４９】電源層（Ｖ）とグランド層（Ｇ1）との間
に発生した定在波を吸収するため、更にもう一つのグラ
ンド層（Ｇ2）と抵抗体（抵抗体層）を用い、電源層
（Ｖ）を挟み込む形で配置された２つのグランド層（Ｇ
1、Ｇ2）で平行板線路を形成し、線路端部に配置した抵
抗体（抵抗体層）で整合終端抵抗Ｒoを与える。

【００５０】この場合、電源層（Ｖ）とグランド層（Ｇ
1）、電源層（Ｖ）ともう一つのグランド層（Ｇ2）とで
形成される２つの平行板線路は、線路終端が開放される
状態になるため、特定の周波数領域で端部に大きな電位
変動が発生する。しかし、２つのグランド層（Ｇ1、Ｇ
2）で形成された平行板線路の内部に配置されるため、
電位変動に伴う定在波は整合終端抵抗Ｒoにより吸収さ
れる。

【００５１】つまり、分布定数回路として本発明の構造
体もしくは回路基板が作用する場合は、抵抗体により整
合終端させて、定在波共振による電位変動を吸収させ
る。

【００５２】整合終端させる条件としては、抵抗体の抵
抗値Rは以下の関係を満たすように設定する必要があ
る。

【００５３】

【数１】

【００５４】h : G1‐V間のギャップ長 a : 矩形形状の一辺の長さ ε0 : 真空中（空気中）の誘電率 εr1 : G1‐V間を満たす誘電体の比誘電率 μ0 : 真空中（空気中）の透磁率 μr1 : 誘電体の比透磁率 この場合、電源層Vとグランド層G１との平行板線路とみ
なすためには、電源層Vとグランド層G２とを１つの線路
として扱えるように、VとG２とをできる限り同電位にす
る必要がある。

【００５５】実際にはVとG２との間は直流成分をカット
するために誘電体層C２で満たされるが、前述の如く、
それらを同電位にするにはC２のインピーダンスを小さ
く（C２を大きく）しなければならない。

【００５６】また、平行板線路を整合終端する上でも、
基板全体のQ値を低減させる方が良い。

【００５７】以上のように、分布定数回路として作用す
る場合も容量C２を確保する必要はある。この原理は電
源層を分割して利用する場合も同様である。

【００５８】

【発明の実施の形態】以下、本発明を詳述する。

【００５９】まず、図９を参照しながら、不要輻射を抑
制した電子機器と、その不要輻射を回路基板レベルで抑
制することを説明する。

【００６０】図９は、その電子装置１（パ−ソナルコン
ピュ−タ）の外観図を示す。

【００６１】電子装置１は、高速ＣＰＵ２を搭載した低
ＥＭＩ回路基板３を中心に、Ｉ／Ｏコネクタ４（４−
１、……、４−５）、電源コ−ド５、信号ケ−ブル６、
筐体７、ＬＣＤディスプレイ８、キ−ボ−ド９、フロッ
ピ−ディスクドライブ１０、ハ−ドディスクドライブ１
１、バッテリ−パック１２、ＩＣカ−ド１３、等からな
る各構成要素が電気的、構造的に接続されている。ここ
での低ＥＭＩ回路基板３には、「電子部品と少なくとも
一方が電気的に接続された第一及び第二のグランド層
と、該第一のグランド層と該第二のグランド層との間に
設けられる該電子部品と電気的に接続されたた電源層
と、該第一のグランド層と該第二のグランド層の外側に
配置された該電子部品を実装する第一の表面層と第二の
表面層と、 該各層間に配置された誘電体層と、該第一
の表面層もしくは該第二の表面層に形成される、該第一
のグランド層と該第二のグランド層と各々電気的に接続
される抵抗体」や、「電子部品と少なくとも一方が電気
的に接続された第一及び第二のグランド層と、該第一の
グランド層と該第二のグランド層との間に設けられる該
電子部品と電気的に接続されたた電源層と、該第一のグ
ランド層と該第二のグランド層の外側に配置された該電
子部品を実装する第一の表面層と第二の表面層と、該各
層間に配置された誘電体層と、該第一のグランド層と該
第二のグランド層とを電気的に接続される抵抗体」を基
本構成として備えている。

【００６２】本電子装置１の大きな特徴は以下の２点が
挙げれる。

【００６３】１つは、ノイズ源となる回路基板に低ＥＭ
Ｉ回路基板３を用いることにより、回路基板３と電気的
に接続された他の各構成要素（アンテナ、共振構造体）
からの放射を抑制させており、従来のＥＭＩ対策部品
（フェライトビ−ズ、フィルタ、バイパスコンデンサ
等）を不要とした点である。これにより基板上から殆ど
のEMI対策部品を取り去ることとなり、基板面積を減少
させ電子装置１の小型化、低コスト化を実現する。

【００６４】具体的には、本電子装置１の基板周辺部に
搭載される各種Ｉ／Ｏコネクタ４には、ノイズ対策に用
いる従来のシ−ルドケ−スやフェライトコアは設けてお
らず、その構造を簡易構造、小型軽量としている。

【００６５】また、従来の電源コ−ドや外部装置と接続
される各種信号ケ−ブル６についても、本電子装置１で
は信号グランド（ＳＧ）自体が各種共振を抑制、除去し
て電位変動を取り除くため、基本的にコモンモ−ドコア
挿入やグランド強化の手段等のノイズ対策はされていな
い。これはディスプレイ部と電気的に接続されるケ−ブ
ルの場合も同様である。なお各種信号ケ−ブルでは、通
常回路基板の信号グランド（ＳＧ）に発生する電位変動
により駆動され不要輻射の発生源となる。

【００６６】このように本電子装置１では、放射抑制手
段の一つであるコモンモ−ドコアの挿入や、装置内部で
グランド強化の１つの手段である板金シ−ルドや筐体シ
−ルド（Ｎｉ／Ｃｕめっき、導電蒸着等）構造なしに、
不要輻射を抑制している。なおコモンモ−ドコアは、駆
動源からみたケ−ブルのインピ−ダンスを増加させるこ
とで共振電流を抑制する方法であり、筐体シ−ルド等
は、金属薄板等により信号グランド（ＳＧ）のインピ−
ダンスを低下させ、電位変動（ノイズ源）を抑制する方
法である。

【００６７】一般に、電子装置の動作周波数が増大（５
０MHz〜１０００MHz付近）し、回路基板からの不要輻射
量（強度）が増加すると信号グランド（SG）に発生する
電位変動の抑制が困難になり、その対策として、ノイズ
発生源である基板全体を包囲する筺体シールドする方法
もある。本電子装置１では、回路基板レベルで不要輻射
を抑制するので、原理上動作周波数の増大に関係せず不
要輻射を抑制、除去でき、プラスチック筐体に対して導
電めっきや、薄板の金属板を取り付ける方法も基本的に
不要となる。これまで導電めっき等を筐体に施すことで
不要輻射を抑制していた電子装置に本電子装置１の構造
を適用すれば、筐体にはシ−ルド等を設けなくてすむの
で、筐体材料のリサイクル性の向上、軽量化、組立工数
低減等を実現する製品となる。

【００６８】もう１つの特徴は、電子装置の小型、薄型
化を実現するため、内部に組み込まれたハ−ドディスク
ドライブ、フロッピ−ディスクドライブ、ＩＣカ−ド等
の部品は回路基板に対して近接配置すると、回路基板も
含めた各構成部品間で信号グランド（ＳＧ）を介した電
気的、電磁気的な結合が発生し易く、信号のノイズマ−
ジン低下や誤動作の発生が問題となるが、本発明の電子
装置１では、低ＥＭＩ回路基板３を用いており、原理的
に各種共振に対する電位変動を吸収するため上記の問題
を取り除くことができる点である。従って、小型薄型化
の要求に対して電気的、電磁気的な結合を抑制するため
の新たな手段が不要であり、高密度化に有利な電子装置
１を構成している。

【００６９】以上のように、高性能な低ＥＭＩ回路基板
３を用いた電子装置１は、前記した数多くの問題点を総
合的に解決し、高付加価値を提供する。この技術は、一
般の電子装置に対しても適用展開でき、基本的に高速信
号回路形成と不要輻射抑制とを両立させる。

【００７０】なお、本電子装置１のように、回路基板レ
ベルで不要輻射を抑制すれば、電子機器から発生する不
要輻射を抑制するだけでなく、電子装置１の外部から各
種Ｉ／Ｏコネクタ４、電源コ−ド５、信号ケ−ブル６を
介して入ってくる電磁ノイズも吸収することができ、耐
ノイズ性の向上効果（高イミュニティ性）もある。

【００７１】次に、前述の電子機器に収容される多層回
路基板の一例を図１を参照しながら説明する。

【００７２】図１は、本発明の一実施例であり、多層回
路基板（９層基板） １の断面図を示す。

【００７３】電源層Ｖ ２がグランド層Ｇ（Ｇ１） ３
ともう一つのグランド層Ｇ２ ４で挟まれ、電源層Ｖ
２とグランド層Ｇ１ ３の間に信号層Ｓ３ ５と信号層
Ｓ４６が挟まれる。グランド層Ｇ１ ３、グランド層Ｇ
２ ４の外側には各々信号層Ｓ１ ７、信号層Ｓ２ ８
と信号層Ｓ５ ９、信号層Ｓ６ １０が配置される。

【００７４】表面層となる信号層Ｓ１ ７、信号層Ｓ６
１０には、ＬＳＩ部品 １１を搭載する接続パタ−ン
１２やチップ抵抗 １３（１３−１、１３−２、１３
−３）、チップ容量 １４、１５（１５−１、１５−
２）を搭載する接続パタ−ン１６（１６−１、１６−
２、１６−３）、１７、１８（１８−１、１８−２）が
形成される。

【００７５】各層間の絶縁体は誘電体であり、電源層Ｖ
２とグランド層Ｇ２ ４の間に挟まれた誘電体 １９
の比誘電率εr2を他の誘電体 ２０の比誘電率εr1：
４．７よりも数倍以上高くし、かつグランド層Ｇ１ ３
とグランド層Ｇ２ ４との間にチップ抵抗 １３を多点
スル−ホ−ルや導体壁で電気的に接続して、電源層Ｖ２
とグランド層Ｇ１ ３との層間浮遊容量Ｃ１のＱ値を１
程度（輻射抑制領域）にしている。

【００７６】電源層Ｖ ２に多種電源用の分割導体パタ
−ン ２−１、２−２、２−３を形成するため、チップ
容量 １４、１５（１５−１、１５−２）を電源層Ｖ
２とグランド層Ｇ２ ４との間に１個ないし複数個接続
している。

【００７７】また、接続構造に伴うインダクタンス成分
を低減するため、電極面積を広げた多点のスル−ホ−ル
構造や導体壁で接続している。同様に、グランド層Ｇ１
３とグランド層Ｇ２ ４とで形成される線路の整合終
端化でもチップ抵抗Ｒ １３を基板周辺部に一定ピッチ
で配置し、導体壁や多点のスル−ホ−ル構造としてい
る。チップ抵抗に代わり、印刷抵抗を基板周辺部に形成
し、分布定数回路を効果的にする場合もある。

【００７８】分割導体パタ−ン ２−２等では、導体面
積が減少するため通常層間の浮遊容量のみで容量Ｃ２
（Ｃ２j）を確保し低Ｑ化をすることが困難となる。そ
こで、容量Ｃ２（Ｃ２j）を容易に増加させる手段、あ
るいは多種電源パタ−ンからなる電源層Ｖ（Ｖj）の容
量Ｃ２（Ｃ２j）を適正化する手段として、電源層Ｖ
２とグランド層Ｇ２ ４との間にチップ容量 １５（１
５−１、１５−２）からなるディスクリ−ト部品を用い
て低Ｑ化を実現させている。

【００７９】なお、厚膜基板の場合は表面に厚膜プロセ
スにより容量を形成することができるのは言うまでもな
い。

【００８０】この考え方は、本実施例に限らず、あらゆ
る基板、構造に適用できるのは言うまでもない。

【００８１】

【発明の効果】本発明は、電子機器において搭載する回
路基板レベルで不要輻射を抑制するので、従来からI/O
部、電源コードのコモンモードチョークやフィルタ、バ
イパスコンデンサ等の各種対策部品を不要とし、これら
に伴うコストの上昇、体積の増加による製品の小型
化、薄型化、軽量化等、いわゆる高密度実装への障害、
対策部品の高度化、外観デザイン設計の制約条件等
のデメリットがない電子機器を提供できる。

【００８２】また、プラスチック筺体にメッキ等を施し
たシールド構造とする必要がないので、プラスチック筺
体のリサイクル化にも貢献できる効果がある。

【００８３】本発明の回路基板は、回路基板レベルでの
不要輻射を抑制することを可能とする。特に、本発明
は、電源層Ｖとグランド層Ｇ１を有する多層回路基板に
もう一つのグランド層Ｇ２を追加した構造において、Ｖ
−Ｇ２間浮遊容量Ｃ２にチップ容量を接続させた構造
（好ましくは並列接続させた構造）を与えてＶ−Ｇ１間
浮遊容量Ｃ１を容易に低Ｑ化し、基板からの不要輻射を
抑制、除去する効果がある。

【００８４】また、電源層Ｖが多種電源となる場合、電
源層を特に増加させずに各電源の分割パタ−ンに対して
効率的に低Ｑ化を実現できるためコスト低減の効果もあ
る。

【図面の簡単な説明】

【図１】図１は、本発明の一実施例であり、多層回路基
板（９層基板）１の断面図を示す。

【図２】図２は本発明の集中定数回路による等価回路モ
デルを示す。

【図３】図３は本発明の抵抗ＲとＱ値との関係を示す特
性図を示す。

【図４】図４は本発明の一例を示す。

【図５】図５は本発明の一例を示す。

【図６】図６は本発明の一例を示す。

【符号の説明】

２ ：電源層Ｖ ３ ：グランド層Ｇ（Ｇ１） ４ ：もう一つのグランド層Ｇ２ ５〜１０ ：信号層Ｓ１〜６ １３ ：チップ抵抗 １４、１５：チップ容量

Claims (8)

【特許請求の範囲】
1. 【請求項１】電子部品と少なくとも一方が電気的に接続
   された第一及び第二のグランド層と、 該第一のグランド層と該第二のグランド層との間に設け
   られる該電子部品と電気的に接続された電源層と、 該第一のグランド層と該第二のグランド層の外側に配置
   された該電子部品を実装する第一の表面層と第二の表面
   層と、 該各層間に配置された誘電体層と、 該第一の表面層もしくは該第二の表面層に形成される、
   該第一のグランド層と該第二のグランド層と各々電気的
   に接続される抵抗体と、 該第一の表面層もしくは該第二の表面層に形成される、
   該電源層と該第二のグランド層と各々電気的に接続され
   る容量とを備えることにより不要輻射を抑制した基板と
   なし、 該基板を筺体に収容したことを特徴とする電子機器。
2. 【請求項２】第一のグランド層と第二のグランド層の間
   に配置された電源層と、該第一のグランド層と該第二の
   グランド層の外側に配置された第一の表面層と第二の表
   面層と、該各層間に配置された誘電体層を含む多層回路
   基板であって、 該第一の表面層もしくは該第二の表面層に、該第一のグ
   ランド層と該第二のグランド層と各々電気的に接続され
   る抵抗体を形成し、 該第一の表面層もしくは該第二の表面層に、該電源層と
   該第二のグランド層と各々電気的に接続される容量を形
   成したことを特徴とする低ＥＭＩ多層回路基板。
3. 【請求項３】電子部品と少なくとも一方が電気的に接続
   された第一及び第二のグランド層と、 該第一のグランド層と該第二のグランド層との間に設け
   られる該電子部品と電気的に接続されたた電源層と、 該第一のグランド層と該第二のグランド層の外側に配置
   された該電子部品を実装する第一の表面層と第二の表面
   層と、 該各層間に配置された誘電体層と、 該第一のグランド層と該第二のグランド層とを電気的に
   接続される抵抗体と、 該第一の表面層もしくは該第二の表面層に形成される、
   該電源層と該第二のグランド層と各々電気的に接続され
   る容量とを備えることにより不要輻射を抑制した基板と
   なし、 該基板を筺体に収容したことを特徴とする電子機器。
4. 【請求項４】第一のグランド層と第二のグランド層の間
   に配置された電源層と、該第一のグランド層と該第二の
   グランド層の外側に配置された第一の表面層と第二の表
   面層と、該各層間に配置された誘電体層と、該第一のグ
   ランド層と該第二のグランド層とを電気的に接続される
   抵抗体とを含む多層回路基板であって、 該第一の表面層もしくは該第二の表面層に、該電源層と
   該第二のグランド層と各々電気的に接続される容量を形
   成したことを特徴とする低ＥＭＩ多層回路基板。
5. 【請求項５】前記電源層は複数個の電源に対応して互い
   に絶縁された平面導体パタ−ンに分割され、 前記電子部品は必要な電源に対応した該平面導体パター
   ンと電気的に接続し、 前記容量は、少なくとも１つの該平面導体パターンに対
   応して設けたことを特徴とする請求項１または３記載の
   電子機器。
6. 【請求項６】前記電源層は複数個の電源に対応して互い
   に絶縁された平面導体パタ−ンに分割され、 前記容量は、少なくとも１つの該平面導体パターンに対
   応して設けたことを特徴とする請求項２または４記載の
   低ＥＭＩ多層回路基板。
7. 【請求項７】前記容量を前記電源層もしくは前記平面導
   体パターンに対して複数設けたことを特徴とする請求項
   １、３、５のいずれかに記載の電子機器。
8. 【請求項８】前記容量を前記電源層もしくは前記平面導
   体パターンに対して複数設けたことを特徴とする請求項
   ２、４、６のいずれかに記載の低ＥＭＩ多層回路基板。