JP2002043760A - 多層プリント回路基板 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 多層プリント回路基板において、ＩＣやＬＳ
Ｉのスイッチング時、あるいはこれらが動作している時
に電源層とグランド層からなる電源系から発生する放射
電磁ノイズを抑える。 【解決手段】 電源層とグランド層の間の絶縁材を絶縁
体磁性材料層を含む多層構造とし、電源層を配線状導体
で構成し、かつその電源供給線７の長さを、絶縁体磁性
材料層の磁性損失が電源層およびグランド層からなる電
源系における共振を抑制する長さにした多層プリント基
板、あるいは、電源層とグランド層の間の絶縁材を層状
の絶縁体磁性材料を含む多層構造とし、電源層は平面導
体とし、かつ絶縁体磁性材料の周波数特性に適合するコ
ンデンサを信号層２ａに実装した多層プリント基板を採
用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多層プリント回路
基板に関し、特にＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔ
ｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁干渉）を抑制す
る多層プリント回路基板に関する。

【０００２】

【従来の技術】ＩＣ（集積回路）や、ＬＳＩ（大規模集
積回路）が搭載された多層プリント基板は電磁ノイズを
発生するため、前記多層プリント基板が搭載された電子
機器においては、電磁ノイズのために電子機器自身ある
いは他の電子機器に誤動作を引き起こす可能性がある。
そのため、従来の多層プリント基板においては、ＩＣや
ＬＳＩの動作時に電源層に流れる高周波電流が、電源層
とグランド層からなる電源系に大きな電流ループを形成
しないようにするため、例えば特開平９−１３９５７３
号公報に示されているように、電源デカップリングの強
化を目的として、前記電源層をつづら折り状、交差状、
あるいはスパイラル状のインピーダンス付加回路を含む
配線で構成するとともに、前記電源層の上下両側の絶縁
材料を、磁性体混合絶縁材料としていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来技術には以下のような問題点がある。第１の問題点と
して、多層プリント回路基板におけるＥＭＩを効果的に
抑制するためには前記電源系を適切に設計する必要があ
るが、電源系を適切に設計する事自体が困難であるとい
うことがあげられる。例えば、特開平９−１３９５７３
号公報に示されている多層プリント回路基板の場合、前
記インピーダンス付加回路における所望のインピーダン
ス値を得るための設計条件が見出しにくいという問題点
がある。その理由は、電源系にはグランド層が存在する
という事と、１ＧＨｚまでの広い周波数帯を考慮する必
要があるからである。

【０００４】第２の問題点は、前記電源系で共振が生
じ、共振周波数で強い放射電磁ノイズが発生するという
事である。その理由は、ＩＣやＬＳＩのスイッチング時
にこれらに供給される電源層からの電流が電源系の電圧
変動を引き起こすため、定常状態において共振が生じ、
電源系にその共振周波数に対応する波長を持つ定在波が
立つ結果、電源系がアンテナになるからである。

【０００５】本発明は、上記の課題を解決するためにな
されたものであって、電源系の適切な設計を容易にし、
かつ電源系からの放射電磁ノイズを抑制する事ができる
多層プリント回路基板を提供する事を目的とする。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の多層プリント回路基板は、少なくとも信
号層、電源層、グランド層を有する多層構造であり、前
記電源層と前記グランド層の間に絶縁体磁性材料層を有
し、配線状導体からなる電源層の電源供給線長を、伝送
線路理論に基づいて前記絶縁体磁性材料層の磁性損失
が、前記電源層と前記グランド層からなる電源系におけ
る共振を抑制する長さとする事を特徴とする。

【０００７】あるいは、前記信号層かつ直流電圧供給位
置にビアを介して前記電源層、前記グランド層に接続さ
れるコンデンサを有し、該コンデンサの実装位置から電
子回路近傍に実装されたデカップリングコンデンサまで
の電源供給線長は、前記絶縁体磁性材料層の磁性損失が
前記電源系における共振を抑制する周波数域の下限周波
数に相当する波長の１／２より小さい長さとする事を特
徴とする。

【０００８】あるいは、前記信号層かつ直流電圧供給位
置にビアを介して前記電源層および前記グランド層に接
続されるコンデンサと、電子回路近傍に実装されたデカ
ップリングコンデンサと、前記デカップリングコンデン
サへの電源供給線上に実装された第２のデカップリング
コンデンサとを備え、前記電子回路近傍のデカップリン
グコンデンサ実装位置から前記第２のデカップリングコ
ンデンサ実装位置までの電源供給線長が、前記絶縁体磁
性材料層の磁性損失が前記電源系における共振を抑制す
る周波数域の下限周波数に相当する波長の１／２より小
さい長さである事を特徴とする。

【０００９】あるいは、本発明の多層プリント回路基板
は、信号層、電源層、グランド層がそれぞれ絶縁材を介
在して積層された多層プリント基板において、前記電源
層は平面導体であって、前記電源層と前記グランド層の
間に挟まれた絶縁体磁性材料層を有し、前記信号層に
は、前記絶縁体磁性材料の周波数特性に適合し、かつビ
アを介して前記電源層、前記グランド層に接続されるコ
ンデンサが実装されている事を特徴とする。

【００１０】前記絶縁体磁性材料層は、フェライト粉末
と樹脂の構成とする事ができ、前記フェライト粉末がＮ
ｉ−Ｚｎ系フェライト粉末であり、前記樹脂がエポキシ
樹脂である事が好ましい。さらに、前記絶縁体磁性材料
層中の前記Ｎｉ−Ｚｎ系フェライト粉末の体積率が、４
５％以上であり、かつ電源層とグランド層の間の絶縁層
における前記絶縁体磁性材料層の体積率が、２０％以上
である事がより望ましい。前記絶縁体磁性材料層中のＮ
ｉ−Ｚｎ系フェライト粉末の体積率が４５％未満である
と、絶縁体磁性材料層の磁性損失が前記電源系における
共振を抑制する周波数域の下限周波数が、極めて高い周
波数になってしまうためであり、前記絶縁層中の絶縁体
磁性材料層の体積率が２０％未満であると、前記電源系
における磁性損失による共振抑制効果が小さくなってし
まうからである。

【００１１】本発明に係る多層プリント回路基板におい
ては、電源層を配線状導体とし、電源層とグランド層の
間に絶縁体磁性材料層を備え、かつ電源供給線長あるい
はコンデンサの実装位置を前記のように設計する事によ
り、前記絶縁体磁性材料層の複素比透磁率の虚部（μr*
＝μr’−ｊμr”におけるμr”）によるエネルギー損
失、すなわち磁性損失が前記電源層と前記グランド層か
らなる電源系で生じる共振を抑制する周波数域に前記電
源系の共振周波数を合わせる事ができるため、前記電源
系からの電磁放射ノイズを発生させないようにする事が
できる。

【００１２】また、電源層を平面導体とし、電源層とグ
ランド層の間に層状の絶縁体磁性材料層を備え、かつ信
号層に電子回路近傍のデカップリングコンデンサ以外に
電源層とグランド層に接続されるコンデンサを複数個追
加実装する事によっても、前記磁性損失が前記電源系で
生じる共振を抑制する周波数域に前記電源系の共振周波
数を移行させる事ができるため、前記電源系からの放射
電磁ノイズを発生させないようにする事ができる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して詳細に説明し、発明の効果を明らかにす
る。ただし、本発明は、以下の実施の形態に限定される
ものではない。

【００１４】まず、本発明の多層プリント回路基板の第
１の実施形態の構成を、図１〜図３を用いて説明する。
尚、図１〜図３において、同一の構成要素には同一の符
号を付してその説明を省略若しくは簡単に説明する。

【００１５】図１は、本発明の多層プリント回路基板の
第１の実施形態の部分断面構造を示す図であり、最上層
として設けた信号層２ｂから下向きに順に絶縁層５、グ
ランド層３、絶縁層１５、電源層４、信号層２ａが積層
された構成であって、前記電源層４と前記グランド層３
に挟まれた絶縁層１５は絶縁層５と絶縁体磁性材料層６
の多層構造であり、図１に示す構成では３層の絶縁層５
とそれらに挟まれた２層の絶縁体磁性材料層６が交互に
積層されている。

【００１６】図２は本実施形態の多層プリント回路基板
における電源層４の平面図を示し、電源供給位置のビア
８からそれぞれ電子回路の電源端子８ａ、８ｂ、および
外部の端子（図示せず）に接続された配線状導体からな
る電源供給線７ａ、７ｂ、７が形成されている。

【００１７】図３は本実施形態の多層プリント基板にお
ける信号層２ａの平面図であり、電子回路１０ａ、１０
ｂ、近傍のデカップリングコンデンサ１２ａ、１２ｂ、
および電源供給位置のコンデンサ１１を実装した構成で
ある。図３において、前記電源供給位置１３に実装され
たコンデンサ１１はビア８を介して電源層４、およびビ
ア９を介してグランド層３に接続され、電子回路１０
ａ、１０ｂはそれぞれ電源端子８ａ、８ｂを介してデカ
ップリングコンデンサ１２ａ、１２ｂおよび電源層４の
電源供給線７ａ、７ｂに接続され、前記デカップリング
コンデンサ１２ａ、１２ｂのもう一方の端子は、ビア９
ａ、９ｂを介してグランド層３に接続されている。図２
に示す電源供給線７ａ、７ｂは、いずれも絶縁体磁性材
料層６の磁性損失が前記電源層４と前記グランド層３か
らなる電源系の共振を抑制する長さである。

【００１８】図２に示すような配線状導体からなる電源
層を有する電源系は、図５に示す断面構造を持つストリ
ップ線路と考える事ができ、前記ストリップ線路の単位
長さあたりの抵抗Ｒは、図６のグラフに示すように周波
数の上昇に伴い直線的に増加する特性を有する。前記絶
縁体磁性材料層６の前記複素比透磁率の虚部μr”によ
るエネルギー損失は、ストリップ導体の抵抗をＲｃ、絶
縁層が真空であるときの単位長さあたりのインダクタン
スをＬ₀、角周波数をωとすると、次式に示すように抵
抗Ｒの増加をもたらす。

【００１９】

【数１】

【００２０】前記ストリップ線路の抵抗Ｒの増加は、電
源系におけるエネルギー損失の増加と等価であるため、
前記抵抗Ｒがある抵抗値よりも大きい領域においては、
前記電源系において生じる共振を抑制する事ができる。

【００２１】図６において、前記共振を抑制する最小の
抵抗をＲ₁とすると、抵抗Ｒ₁に対応する周波数ｆ₁が共
振を抑制する周波数域の下限周波数である。一方、配線
状導体を有する電源系の共振周波数は前記配線状導体の
長さに依存し、配線状導体を長くすると電源系の共振周
波数は低周波側に移行する。これらより、前記電源系に
おける共振を抑制するためには、前記電源系の共振周波
数が前記絶縁体磁性材料層の磁性損失が共振を抑制する
周波数域に位置するように電源供給線長を調整すればよ
い。すなわち、共振の起こらない最大配線長ｌ_maxは、
前記周波数ｆ₁に相当する波長の１／２の長さであり、
光速をｃ、前記ストリップ線路における絶縁層全体の実
効的な比誘電率、比透磁率をそれぞれε_eff’、
μ_eff’、前記ストリップ線路の単位長さあたりのイン
ダクタンス、キャパシタンスをそれぞれＬ、Ｃとすると
次式から求まる。

【００２２】

【数２】

【００２３】図３において、直流電圧供給位置１３から
ＩＣ近傍の各デカップリングコンデンサ１２ａ、１２ｂ
実装位置までの各電源供給線７ａ、７ｂは、上記の理由
から、前記最大配線長ｌ_maxより小さい長さとなるよう
設計されており、前記複素比透磁率の虚部μr”による
エネルギー損失の効果により前記電源系における共振は
抑制され、前記電源系からの強い放射電磁ノイズは発生
しない。

【００２４】次に、図４に示す信号層１０２ａ、図４に
破線で示す配線状導体からなる電源供給線１０７、１０
７ａ、１０７ｂを有する電源層、グランド層、絶縁層を
有する構成であって、図１に示す上記第１の実施形態の
部分断面構造と同一の部分断面構造を有する多層プリン
ト基板を本発明の第２の実施形態として、図面を参照し
て以下に説明する。

【００２５】図４は、本実施形態の多層プリント基板に
おける信号層１０２ａの平面図を示し、直流電源供給位
置のコンデンサ１１１、電子回路１１０ａ、１１０ｂお
よび近傍のデカップリングコンデンサ１１２ａ、１１２
ｂ、電源供給線上の第２のデカップリングコンデンサ１
１４ａ、１１４ｂを実装した構成である。尚、本実施形
態の多層プリント回路基板における電源層は、図４に破
線で示す配線状導体１０７、１０７ａ、１０７ｂ、１０
７ｃ、１０７ｄが形成された構成であり、電源供給線１
０７は電源供給位置１１３のビア１０８から外部の端子
（図示せず）へ接続され、電源供給線１０７ｃは前記電
源供給位置のビア１０８からビア１０８ｃへ、電源供給
線１０７ｄは前記電源供給位置のビア１０８からビア１
０８ｄへそれぞれ接続されている。電源供給線１０７ａ
はビア１０８ｃと信号層１０２ａの電子回路１１０ａの
電源端子１０８ａを接続し、電源供給線１０７ｂはビア
１０８ｄと信号層１０２ａの電子回路１１０ｂの電源端
子１０８ｂを接続している。

【００２６】図４に示す信号層１０２ａにおいて、電源
供給位置のコンデンサ１１１はビア１０８を介して電源
層の電源供給線１０７、１０７ｃ、１０７ｄと接続さ
れ、ビア１０９を介してグランド層に接続されている。
また、電子回路１１０ａ、１１０ｂはそれぞれ電源端子
１０８ａ、１０８ｂを介して近傍のデカップリングコン
デンサ１１２ａ、１１２ｂ、および電源層の電源供給線
１０７ａ、１０７ｂとそれぞれ接続され、前記デカップ
リングコンデンサ１１２ａ、１１２ｂのもう一方の端子
はそれぞれビア１０９ａ、１０９ｂを介してグランド層
と接続されている。デカップリングコンデンサ１１４ａ
はビア１０８ｃを介して電源層の電源供給線１０７ａお
よび１０７ｃと接続され、デカップリングコンデンサ１
１４ｂはビア１０８ｄを介して電源層の電源供給線１０
７ｂおよび１０７ｄと接続されている。デカップリング
コンデンサ１１４ａ、１１４ｂのもう一方の端子はそれ
ぞれビア１０９ｃ、１０９ｄを介してグランド層に接続
されている。

【００２７】前記第２のデカップリングコンデンサ１１
４ａ、１１４ｂと前記電子回路近傍のデカップリングコ
ンデンサ１１２ａ、１１２ｂを結ぶ電源供給線１０７ａ
および１０７ｂの長さは前記ｌ_maxより小さい長さ、す
なわち前記絶縁体磁性材料の磁性損失が前記電源系にお
ける共振を抑制する周波数域の下限周波数に相当する波
長の１／２より小さい長さである。

【００２８】本実施形態のように電子回路近傍のデカッ
プリングコンデンサ１１２ａ、１１２ｂへの電源供給線
上に、第２のデカップリングコンデンサ１１４ａ、１１
４ｂを実装する構成の場合、前記電源供給線上の第２の
デカップリングコンデンサ１１４ａ、１１４ｂが終端に
近い存在となり、電源供給線上の第２のでカップリング
コンデンサ１１４ａ、１１４ｂから、電源供給位置１１
３のコンデンサ１１１までの電源供給線１０７ｃ、１０
７ｄには電子回路からの高周波電流、電圧が、極めて流
入されにくくなるため、電源供給線上の第２のデカップ
リングコンデンサ１１４ａ、１１４ｂから電源供給位置
１１３のコンデンサ１１１までの電源供給線１０７ｃ、
１０７ｄは共振系と見なされない。そのため、前記デカ
ップリングコンデンサ間の電源供給線１０７ａ、１０７
ｂの長さが前記ｌ_maxより小さい場合には、前記複素比
透磁率の虚部μr”によるエネルギー損失の効果により
共振は抑制され、前記電源系からの強い放射電磁ノイズ
は発生しない。

【００２９】

【実施例】（実施例１）図７に示す層構成であって、図
８に示す信号層、図９に示す電源層を有する多層プリン
ト回路基板を本発明の実施例１とし、図面を参照して以
下に詳細に説明する。尚、図７〜９において、同一の構
成要素にはそれぞれ同一の符号を付け、その説明を省
略、若しくは簡単に説明する。図７は実施例１の多層プ
リント回路基板２０１の部分断面構造を示し、本実施例
１の多層プリント回路基板は、最上層として設けた厚さ
１８μｍの信号層２０２ａから下向きに厚さ０．３ｍｍ
の絶縁層２０５、厚さ７０μｍのグランド層２０３、厚
さ０．９ｍｍの絶縁層２１５、厚さ７０μｍの電源層２
０４、厚さ０．３ｍｍの絶縁層２０５、厚さ１８μｍの
信号層２０２ｂを順次形成した４層プリント回路基板で
ある。

【００３０】信号層２０２ｂ−グランド層２０３間、信
号層２０２ａ−電源層２０４間の絶縁層２０５はガラス
エポキシ樹脂からなり、電源層２０４−グランド層２０
３間の絶縁層２１５は、ガラスエポキシ樹脂からなる３
層の絶縁層２０５とそれらに挟まれた２層の絶縁体磁性
材料層２０６が交互に積層された構造である。前記電源
層２０４とグランド層２０３に挟まれた絶縁層２１５
は、グランド層２０３側から順に、厚さ０．３ｍｍのガ
ラスエポキシ樹脂からなる絶縁層２０５、厚さ０．１ｍ
ｍの絶縁体磁性材料層２０６、厚さ０．１ｍｍのガラス
エポキシ樹脂からなる絶縁層２０５、厚さ０．１ｍｍの
絶縁体磁性材料層２０６、厚さ０．３ｍｍのガラスエポ
キシ樹脂からなる絶縁層２０５から構成される。

【００３１】前記絶縁層２１５中に占める前記絶縁体磁
性材料層２０６の体積割合は約２２％であり、前記絶縁
体磁性材料層２０６は、ニッケル亜鉛系フェライト粉末
とエポキシ樹脂から構成され、前記ニッケル亜鉛系フェ
ライト粉末を体積割合にして約５０％含有する。

【００３２】図８は実施例１の多層プリント回路基板２
０１における信号層２０２ａの平面図を示し、信号層２
０２ａは、信号配線２１６により接続された送信ＩＣ２
１７と受信ＩＣ２１８、０．１μＦの前記送信ＩＣ２１
７、受信ＩＣ２１８近傍のデカップリングコンデンサ２
１９ａ、２１９ｂ、信号配線により受信ＩＣ２１８に接
続された５１ｐＦの終端用コンデンサ２２０、電源供給
位置のコンデンサ２１９、水晶発振器２２１および近傍
のコンデンサ２１９ｃが実装された構成である。

【００３３】前記送信ＩＣ２１７、受信ＩＣ２１８、水
晶発振器２２１は長さ１０ｍｍの電源配線２２２ａ、２
２２ｂ、２２２ｃにより電源層２０４に通じる電源端子
２０８ａ、２０８ｂ、２０８ｃに接続されている。ま
た、前記電源配線２２２ａ上にはデカップリングコンデ
ンサ２１９ａが接続され、電源配線２２２ｂ上にはデカ
ップリングコンデンサ２１９ｂが接続され、電源配線２
２２ｃ上にはコンデンサ２１９ｃが接続されている。前
記デカップリングコンデンサ２１９ａ、２１９ｂの一端
はビア２０９ａ、２０９ｂを介してグランド層２０３に
接続され、前記終端用コンデンサ２２０実装用パッドの
一端もビアを介してグランド層２０３に接続されてい
る。直流電圧供給位置２１３のコンデンサ２１９は、ビ
ア２０８を介して電源層２０４と、ビア２０９を介して
グランド層２０３と接続されている。

【００３４】図９は本実施例１の多層プリント回路基板
２０１の電源層２０４を示す平面図であり、信号層２０
２ａへ接続される直流電圧供給位置のビア２０８と電源
端子２０８ａ、２０８ｂ、２０８ｃを接続する配線状導
体からなる電源供給線２２３ａ、２２３ｂ、２２３ｃが
形成されており、前記配線状導体はいずれも幅１ｍｍで
ある。前記電源供給線２２３ａは電源端子２０８ａを介
して信号層２０２ａの電源配線２２２ａに接続され、前
記電源供給線２２３ｂは電源端子２０８ｂを介して信号
層２０２ａの電源配線２２２ｂに接続され、前記電源供
給線２２３ｃは電源端子２０８ｃを介して信号層２０２
ａの電源配線２２２ｃに接続されている。また、上記電
源供給線２２３ｃの長さは４９ｍｍであり、電源供給線
２２３ａの長さは６９ｍｍ、電源供給線２２３ｂの長さ
は１７７ｍｍである。

【００３５】図８および図９より、直流電圧供給位置２
１３から送信ＩＣ２１７近傍のデカップリングコンデン
サ２１９ａ実装位置までの電源供給線の長さは電源層２
０４の電源供給線２２３ａと信号層２０２ａの電源配線
２２２ａとの和であって、約７９ｍｍである。同様に、
直流電圧供給位置２１３から受信ＩＣ２１８近傍のデカ
ップリングコンデンサ２１９ｂ実装位置までの電源供給
線の長さは電源層２０４の電源供給線２２３ｂと信号層
２０２ａの電源配線２２２ｂとの和であって約１８７ｍ
ｍである。

【００３６】本実施例１に示される多層プリント回路基
板の電源系は、前記第１の実施形態の多層プリント回路
基板と同様にストリップ線路と考える事ができる。前記
電源系をストリップ線路とみなしたとき、前記絶縁体磁
性材料層の複素比透磁率の虚部μr”によるエネルギー
損失がストリップ線路で生ずる共振を抑制する下限周波
数ｆ₁は約３２０ＭＨｚであり、ストリップ線路の単位
長さあたりのインダクタンスＬ、キャパシタンスＣはそ
れぞれ約６×１０^-7Ｈ／ｍ、約１×１０^-10Ｆ／ｍであ
る。これらの値を［数２］に示す式に代入して前記ｌ
_maxを見積ると、約２００ｍｍとなる。

【００３７】前記より図８および図９に示す直流電圧供
給位置２１３から送信ＩＣ２１７近傍のデカップリング
コンデンサ２１９ａ実装位置までの電源供給線の長さは
約７９ｍｍ、直流電圧供給位置２１３から受信ＩＣ２１
８近傍のデカップリングコンデンサ２１９ｂ実装位置ま
での電源供給線の長さは約１８７ｍｍであり、どちらも
前記最大配線長ｌ_maxより小さい。従って、上記実施例
１の多層プリント回路基板の電源系においては、前記複
素比透磁率の虚部μr”によるエネルギー損失の効果に
より共振は抑制され、前記電源系からの強い放射電磁ノ
イズは発生しない。

【００３８】次に、比較例として、図１３に示す断面構
造を有する以外は前記実施例１の多層プリント回路基板
と同一の構成である多層プリント回路基板を作製し、前
記実施例１の多層プリント回路基板と本比較例の多層プ
リント回路基板の電源系の｜Ｓ１１｜特性を比較した結
果を図１２に示す。前記実施例１の多層プリント回路基
板の部分断面構造（図７）と上記比較例の多層プリント
回路基板の部分断面構造（図１３）は、絶縁体磁性材料
層の有無の点で異なる。図１４に前記実施例１の多層プ
リント回路基板における電源系の簡易的な等価回路を示
した。｜Ｓ１１｜は、ネットワークアナライザを用いて
測定したＳ１１パラメータの絶対値である。図１２によ
ると、電源系に絶縁体磁性材料が存在しない比較例の電
源系においては、４００ＭＨｚ付近、８００ＭＨｚ付
近、９５０ＭＨｚ付近にディップが存在するのに対し、
電源系に絶縁体磁性材料層が存在する実施例１の電源系
においてはディップは存在しない。電源系に前記絶縁体
磁性材料層が存在する場合にディップが存在しないの
は、前記複素比透磁率の虚部μr”によるエネルギー損
失の効果が共振を抑制したためである。

【００３９】（実施例２）次に、上記実施例１と同一の
断面構造であって、図１０に示す信号層３０２ａと図１
１に示す電源層３０４を有する多層プリント回路基板を
本発明の実施例２とする。尚、図１１に示す構成要素に
ついて、図１０と同一の構成要素を示すものには同一の
符号を付して説明を省略若しくは簡単に説明する。

【００４０】まず、図１０に示す実施例２の多層プリン
ト回路基板の信号層３０２ａは、信号配線３１６により
接続された送信ＩＣ３１７および受信ＩＣ３１８、０．
１μＦの送信ＩＣ３１７、受信ＩＣ３１８近傍のデカッ
プリングコンデンサ３１９ａ、３１９ｂ、信号配線によ
り前記受信ＩＣ３１８に接続された５１ｐＦの４つの終
端用コンデンサ３２０、水晶発振器３２１および近傍の
コンデンサ３１９ｃ、０．１μＦの電源供給位置のコン
デンサ３１９、および０．１μＦのデカップリングコン
デンサ３２５ａ、３２５ｂが実装された構成である。

【００４１】前記送信ＩＣ３１７、受信ＩＣ３１８は、
電源端子３０８ａ、３０８ｂを介して近傍のデカップリ
ングコンデンサ３１９ａ、３１９ｂおよび電源層３０４
と接続され、前記終端用コンデンサ３２０実装用パッド
の一方は、ビア３０９を介してグランド層に接続されて
いる。水晶発振器３２１は電源端子３０８ｃを介して近
傍のコンデンサ３１９ｃおよび電源層３０４と接続さ
れ、直流電圧供給位置３１３のコンデンサ３１９は、ビ
ア３０８を介して電源層３０４と、ビア３０９を介して
グランド層とそれぞれ接続されている。

【００４２】送信ＩＣ３１７近傍のデカップリングコン
デンサ３１９ａの一端は、パッドとビア３０８ａを介し
て電源層３０４と接続され、もう一端はパッドとビア３
０９を介してグランド層にそれぞれ接続されている。ま
た、受信ＩＣ３１８近傍のデカップリングコンデンサ３
１９ｂの一端は、パッドとビア３０８を介して電源層３
０４と接続され、もう一端はパッドとビア３０９を介し
てグランド層にそれぞれ接続されている。前記デカップ
リングコンデンサ３２５ａ、３２５ｂの一端はビア３２
４ａ、３２４ｂを介して電源層３０４と接続され、もう
一端はグランド層に接続されている。

【００４３】図１１は、本実施例２の多層プリント回路
基板の電源層３０４を示す平面図であって、前記電源層
３０４は前記直流電圧供給位置３１３のビア３０８と送
信ＩＣ３１７、受信ＩＣ３１８、水晶発振器３２１を接
続する幅１ｍｍの電源供給線３２３ａ、３２３ｂ、３２
３ｃが形成された構成であり、前記電源供給線３２３ａ
の長さは２２０ｍｍ、電源供給線３２３ｂの長さは３５
０ｍｍ、電源供給線３２３ｃの長さは１００ｍｍであ
る。

【００４４】次に、前記信号層３０２と前記電源層３０
４の接続関係を図１０および図１１を用いて以下に説明
する。前記電源層３０４の電源供給線３２３ａ、３２３
ｂ、３２３ｃの一端はそれぞれ電源端子３０８ａ、３０
８ｂ、３０８ｃを介して信号層３０２ａに接続されてお
り、前記電源供給線３２３ａは電源端子３０８ａを介し
て信号層３２０ａの送信ＩＣ３１７近傍のデカップリン
グコンデンサ３１９ａに、電源供給線３２３ｂは電源端
子３０８ｂを介して信号層３０２ａの受信ＩＣ３１８近
傍のデカップリングコンデンサ３１９ｂに、電源供給線
３２３ｃは電源端子３０８ｃを介して信号層３０２ａの
水晶発振器３２１近傍のコンデンサ３１９ｃに、それぞ
れ接続されている。

【００４５】前記電源供給線３２３ａ上のビア３２４ａ
はパッドを介して信号層３０２ａのデカップリングコン
デンサ３２５ａに、電源供給線３２３ｂ上のビア３２４
ｂはパッドを介して信号層３０２ａのデカップリングコ
ンデンサ３２５ｂにそれぞれ接続されている。前記送信
ＩＣ３１７の電源端子３０８ａとビア３２４ａは電源供
給線の長さで１００ｍｍ離れており、前記受信ＩＣ３１
８の電源端子３０８ｂとビア３２４ｂは電源供給線の長
さで１５０ｍｍ離れている。

【００４６】すなわち、図１０に示す前記デカップリン
グコンデンサ３２５ａは、送信ＩＣ３１７近傍のデカッ
プリングコンデンサ３１９ａ実装位置から、電源供給線
の長さにして約１００ｍｍ離れた電源供給線上に実装さ
れた送信ＩＣ３１７に対する第２のデカップリングコン
デンサであり、前記デカップリングコンデンサ３２５ｂ
は、受信ＩＣ３１８近傍のデカップリングコンデンサ３
１９ｂ実装位置から、電源供給線の長さにして約１５０
ｍｍ離れた電源供給線上に実装された受信ＩＣ３１８に
対する第２のデカップリングコンデンサである。

【００４７】前記第２の実施形態の説明より、第２のデ
カップリングコンデンサが実装されている場合、ＩＣ側
からは、第２のデカップリングコンデンサが存在してい
る位置以降の電源系は、共振系とみなさずにすむ。すな
わち、本実施例においては、送信ＩＣ３１７から第２の
デカップリングコンデンサ３２５ａの実装位置まで、あ
るいは受信ＩＣ３１８から第２のデカップリングコンデ
ンサ３２５ｂの実装位置までの電源系において共振が生
じる。前記実施例２の構成から、送信ＩＣ３１７、受信
ＩＣ３１８近傍の各デカップリングコンデンサ３１９
ａ、３１９ｂの実装位置から電源供給線上の第２のデカ
ップリングコンデンサ３２５ａ、３２５ｂ実装位置まで
の距離は、それぞれ１００ｍｍ、１５０ｍｍであり、前
記最大配線長ｌ_maxよりいずれも小さい長さである。

【００４８】従って、実施例２の多層プリント回路基板
の前記電源系においても、前記μr”によるエネルギー
損失の効果が共振を抑制し、電源系からの強い放射電磁
ノイズは発生しない。

【００４９】上記第１、第２の実施形態、実施例１、２
では、４層構成の多層プリント回路基板を例に挙げた
が、本発明の実施形態は層数を制限するものではなく、
少なくとも信号層、電源層、グランド層を含む多層プリ
ント回路基板であれば問題ない。例えば、電源層の上下
にグランド層が存在するような多層プリント回路基板の
ように、電源系が、電源層、電源層の上下のグランド
層、および２層のグランド層に挟まれた絶縁層からなる
系である場合においても、本発明を利用する事が可能で
ある。

【００５０】次に、本発明の第３の実施形態について、
図面を参照して説明する。図１に示す第１実施形態の多
層プリント回路基板の部分断面構造と同一の部分断面構
造を有する多層プリント基板であって、電源層、および
グランド層は平面導体からなり、図１５に示す信号層を
有する多層プリント基板を本発明の第３の実施形態とす
る。図１５は、第３の実施形態の多層プリント回路基板
の信号層５０２ａを示す平面図であり、ＩＣ５１０およ
び近傍のデカップリングコンデンサ５１２、信号層縁の
コンデンサ５１１ａ〜５１１ｄなどが実装された構成で
ある。

【００５１】前記ＩＣ５１０は電源端子５０８を介して
近傍のデカップリングコンデンサ５１２および電源層と
接続され、前記デカップリングコンデンサのもう一端は
ビア５０９を介してグランド層と接続されている。前記
信号層縁のコンデンサ５１１ａ〜５１１ｄの一端はビア
５０８ａ〜５０８ｄを介して電源層に接続され、もう一
端はビア５０９ａ〜５０９ｄを介してグランド層に接続
されている。

【００５２】電源層が平面導体の場合、電源層およびグ
ランド層からなる電源系は平行平板伝送線路とみなせ、
電源系の特性インピーダンスが小さいため、信号層に実
装されているコンデンサが電子回路の近傍のデカップリ
ングコンデンサのみの場合、前記電源系の共振周波数
は、前記絶縁体磁性材料層の複素比透磁率の虚部μr”
によるエネルギー損失が共振を抑制する周波数域より低
い周波数となるため、電源系の共振は抑制されず、強い
放射電磁ノイズの原因となる。

【００５３】本実施形態の多層プリント基板において
は、前記電源層とグランド層に接続されるコンデンサ５
１１ａ〜５１１ｄを図１５に示すように信号層５０２の
縁に複数個追加実装してあるが、このように信号層５０
２にコンデンサを追加実装する場合、その数量に応じて
前記電源系の共振周波数が高周波側に移行する。すなわ
ち、コンデンサの追加実装数を調整する事により、前記
電源系の共振周波数を前記複素比透磁率の虚部μr”に
よるエネルギー損失が共振を抑制する周波数域に移行さ
せる事ができるため、前記電源系における共振を抑制
し、強い放射電磁ノイズを発生させないように多層プリ
ント基板を設計することができる。

【００５４】上記第３実施形態についての説明では、コ
ンデンサを追加実装する位置を信号層の縁としたが、電
源系における共振周波数が前記複素比透磁率の虚部μ
r”によるエネルギー損失が共振を抑制する周波数域に
位置するように追加実装すれば、コンデンサの実装位置
は信号層の縁に限らず、適宜変更する事ができる。

【００５５】また、上記第３の実施形態の説明では、４
層構成の多層プリント回路基板を例に挙げたが、前記第
１、第２の実施形態と同様、層数を制限するものではな
く、少なくとも信号層、電源層、グランド層を含む多層
プリント回路基板であれば問題ない。例えば、電源層の
上下にグランド層が存在するような多層プリント回路基
板のように、電源系が電源層、電源層の上下のグランド
層、および２層のグランド層に挟まれた絶縁層からなる
系である場合においても、本発明を利用する事が可能で
ある。

【００５６】

【発明の効果】以上詳細に説明したように、本発明によ
れば、電源層を配線状導体で構成し、電源系に絶縁体磁
性材料層を存在させ、直流電圧供給位置から電子回路近
傍のデカップリングコンデンサ実装位置までの電源供給
線長を前記［数２］で表される長さｌ_maxより小さい長
さにする、あるいは電子回路近傍のデカップリングコン
デンサ実装位置から、電源供給線の距離にして［数２］
で表される長さｌ_maxより小さい長さ離れた電源供給線
上に第２のデカップリングコンデンサを実装する事によ
り、電源系で生じる共振を抑制する事ができるため、電
源系からの強い放射電磁ノイズが発生しない多層プリン
ト回路基板を提供する事ができる。

【００５７】すなわち、本発明に係る多層プリント回路
基板にあっては、上記のように電源配線長を決定すれ
ば、電源系からの強い放射電磁ノイズが発生しなくなる
ため、設計者はある程度の自由度を持って多層プリント
回路基板を設計する事ができる。

【００５８】また、本発明によれば、電源層が平面導体
である場合においても、電源系に絶縁体磁性材料層を存
在させ、かつ電源層とグランド層に接続されるコンデン
サを信号層に複数個追加実装する事により、電源系の共
振周波数を前記絶縁体磁性材料の磁性損失が電源系で生
じる共振を抑制する周波数域に移行させる事ができるた
め、電源系の共振を抑制する事ができる。従って、本発
明によれば、電源系からの強い放射電磁ノイズが発生し
ない多層プリント回路基板を提供する事ができる。

【図面の簡単な説明】

【図１】 図１は本発明の第１の実施形態の多層プリン
ト回路基板の部分断面構造を示す図である。

【図２】 図２は本発明の第１の実施形態の多層プリン
ト回路基板の電源層を示す平面図である。

【図３】 図３は本発明の第１の実施形態の多層プリン
ト回路基板の信号層を示す平面図である。

【図４】 図４は本発明の第２の実施形態の多層プリン
ト回路基板の信号層を示す平面図である。

【図５】 図５は本発明の第１の実施形態の多層プリン
ト回路基板のストリップ線路の断面図である。

【図６】 図６はストリップ線路の単位長さあたりの抵
抗Ｒの周波数特性を示す図である。

【図７】 図７は本発明の実施例１の多層プリント回路
基板の部分断面構造を示す図である。

【図８】 図８は本発明の実施例１の多層プリント回路
基板における信号層の平面図である。

【図９】 図９は本発明の実施例１の多層プリント回路
基板における電源層の平面図である。

【図１０】 図１０は本発明の実施例２の多層プリント
回路基板における信号層の平面図である。

【図１１】 図１１は本発明の実施例２の多層プリント
回路基板における電源層の平面図である。

【図１２】 図１２は多層プリント回路基板の電源系の
｜Ｓ１１｜特性を示す図である。

【図１３】 図１３は比較例の多層プリント回路基板の
部分断面構造を示す図である。

【図１４】 図１４は本発明の実施例１の多層プリント
回路基板における電源系の簡易的な等価回路を示す平面
図である。

【図１５】 図１５は本発明の第３の実施形態の多層プ
リント回路基板の信号層を示す平面図である。

【符号の説明】

１、２０１…多層プリント回路基板 ２ａ、２ｂ、２０２ａ、５０２ａ…信号層 ３、２０３…グランド層 ４、２０４、３０４…電源層 ５、１５、２０５、２１５…絶縁層 ６、２０６…絶縁体磁性材料層 ７、７ａ〜７ｂ、１０７ａ〜１０７ｂ、２２３ａ〜２２
３ｃ、３２３ａ〜３２３ｃ…電源供給線 ８、１０８、１０８ｃ〜１０８ｄ、２０８、３０８、３
２４ａ〜３２４ｂ、５０８ａ〜５０８ｄ…電源層と信号
層をつなぐビア ８ａ〜８ｃ、１０８ａ〜１０８ｂ、２０８ａ〜２０８
ｃ、３０８ａ〜３０８ｃ、５０８…電源端子 ９、９ａ〜９ｂ、１０９ａ〜１０９ｄ、２０９、２０９
ａ〜２０９ｃ、３０９、３０９ａ〜３０９ｃ…グランド
層と信号層をつなぐビア １０ａ〜１０ｂ、１１０ａ〜１１０ｂ、２１７、２１
８、２２１、３１７、３１８、３２１、５１０…電子回
路 １１、１１１、５１１ａ〜５１１ｄ、２１９、２２０、
３２０…コンデンサ １２ａ〜１２ｂ、１１２ａ〜１１２ｂ、１１４ａ〜１１
４ｂ、２１９ａ〜２１９ｃ、３１９ａ〜３１９ｃ、３２
５ａ〜３２５ｂ、５１２…デカップリングコンデンサ １３、２１３、３１３…直流電圧供給位置 ２１６、３１６…信号配線 ２２１、３２１…水晶発振器

Claims (6)

【特許請求の範囲】
1. 【請求項１】 信号層、電源層、グランド層がそれぞれ
   絶縁層を介在して積層された多層プリント基板におい
   て、前記電源層と前記グランド層とその間に挟まれた絶
   縁体磁性材料層からなる電源系を有し、前記電源層は配
   線状導体からなり、その電源供給線長は、前記絶縁体磁
   性材料層の磁性損失が前記電源系の共振を抑制する長さ
   である事を特徴とする多層プリント回路基板。
2. 【請求項２】 前記信号層かつ直流電圧供給位置にビア
   を介して前記電源層および前記グランド層に接続される
   コンデンサを有し、該コンデンサの実装位置から電子回
   路近傍に実装されたデカップリングコンデンサまでの電
   源供給線長が、前記絶縁体磁性材料層の磁性損失が前記
   電源系の共振を抑制する周波数域の下限周波数に相当す
   る波長の１／２より小さい長さである事を特徴とする前
   記請求項１記載の多層プリント回路基板。
3. 【請求項３】 前記信号層かつ直流電圧供給位置にビア
   を介して前記電源層および前記グランド層に接続される
   コンデンサと、電子回路近傍に実装されたデカップリン
   グコンデンサと、前記デカップリングコンデンサへの電
   源供給線上に実装された第２のデカップリングコンデン
   サとを備え、前記電子回路近傍のデカップリングコンデ
   ンサ実装位置から前記第２のデカップリングコンデンサ
   実装位置までの電源供給線長が、前記絶縁体磁性材料層
   の磁性損失が前記電源系における共振を抑制する周波数
   域の下限周波数に相当する波長の１／２より小さい長さ
   である事を特徴とする前記請求項１記載の多層プリント
   回路基板。
4. 【請求項４】 信号層、電源層、グランド層がそれぞれ
   絶縁層を介在して積層された多層プリント基板におい
   て、前記電源層は平面導体であって、前記電源層と前記
   グランド層とその間に挟まれた絶縁体磁性材料層からな
   る電源系を有し、前記信号層には、前記絶縁体磁性材料
   層の周波数特性に適合し、かつビアを介して前記電源層
   およびグランド層に接続されるコンデンサが実装されて
   いる事を特徴とする多層プリント基板。
5. 【請求項５】 前記絶縁体磁性材料層がフェライト粉末
   と樹脂から構成されている事を特徴とする前記請求項１
   〜４のいずれか１項に記載の多層プリント回路基板。
6. 【請求項６】 前記絶縁体磁性材料層がＮｉ−Ｚｎ系フ
   ェライト粉末とエポキシ樹脂から構成されており、該絶
   縁体磁性材料層中のＮｉ−Ｚｎ系フェライト粉末の体積
   占有率が４５％以上であり、かつ前記電源層と前記グラ
   ンド層の間の絶縁層における該絶縁体磁性材料層の体積
   占有率が２０％以上である事を特徴とする前記請求項５
   記載の多層プリント回路基板。