JP4599678B2 - 多層プリント回路基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、多層プリント回路基板に関し、特にＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁干渉）を抑制する多層プリント回路基板に関する。
【０００２】
【従来の技術】
ＩＣ（集積回路）や、ＬＳＩ（大規模集積回路）が搭載された多層プリント基板は電磁ノイズを発生するため、前記多層プリント基板が搭載された電子機器においては、電磁ノイズのために電子機器自身あるいは他の電子機器に誤動作を引き起こす可能性がある。
そのため、従来の多層プリント基板においては、ＩＣやＬＳＩの動作時に電源層に流れる高周波電流が、電源層とグランド層からなる電源系に大きな電流ループを形成しないようにするため、例えば特開平９−１３９５７３号公報に示されているように、電源デカップリングの強化を目的として、前記電源層をつづら折り状、交差状、あるいはスパイラル状のインピーダンス付加回路を含む配線で構成するとともに、前記電源層の上下両側の絶縁材料を、磁性体混合絶縁材料としていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来技術には以下のような問題点がある。
第１の問題点として、多層プリント回路基板におけるＥＭＩを効果的に抑制するためには前記電源系を適切に設計する必要があるが、電源系を適切に設計する事自体が困難であるということがあげられる。
例えば、特開平９−１３９５７３号公報に示されている多層プリント回路基板の場合、前記インピーダンス付加回路における所望のインピーダンス値を得るための設計条件が見出しにくいという問題点がある。その理由は、電源系にはグランド層が存在するという事と、１ＧＨｚまでの広い周波数帯を考慮する必要があるからである。
【０００４】
第２の問題点は、前記電源系で共振が生じ、共振周波数で強い放射電磁ノイズが発生するという事である。その理由は、ＩＣやＬＳＩのスイッチング時にこれらに供給される電源層からの電流が電源系の電圧変動を引き起こすため、定常状態において共振が生じ、電源系にその共振周波数に対応する波長を持つ定在波が立つ結果、電源系がアンテナになるからである。
【０００５】
本発明は、上記の課題を解決するためになされたものであって、電源系の適切な設計を容易にし、かつ電源系からの放射電磁ノイズを抑制する事ができる多層プリント回路基板を提供する事を目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明の多層プリント回路基板は、少なくとも信号層、電源層、グランド層を有する多層構造であり、前記電源層と前記グランド層の間に絶縁体磁性材料層を有し、配線状導体からなる電源層の電源供給線長を、伝送線路理論に基づいて前記絶縁体磁性材料層の磁性損失が、前記電源層と前記グランド層からなる電源系における共振を抑制する長さとする事を特徴とする。
【０００７】
あるいは、前記信号層かつ直流電圧供給位置にビアを介して前記電源層、前記グランド層に接続されるコンデンサを有し、該コンデンサの実装位置から電子回路近傍に実装されたデカップリングコンデンサまでの電源供給線長は、前記絶縁体磁性材料層の磁性損失が前記電源系における共振を抑制する周波数域の下限周波数に相当する波長の１／２より小さい長さとする事を特徴とする。
【０００８】
あるいは、前記信号層かつ直流電圧供給位置にビアを介して前記電源層および前記グランド層に接続されるコンデンサと、電子回路近傍に実装されたデカップリングコンデンサと、前記デカップリングコンデンサへの電源供給線上に実装された第２のデカップリングコンデンサとを備え、前記電子回路近傍のデカップリングコンデンサ実装位置から前記第２のデカップリングコンデンサ実装位置までの電源供給線長が、前記絶縁体磁性材料層の磁性損失が前記電源系における共振を抑制する周波数域の下限周波数に相当する波長の１／２より小さい長さである事を特徴とする。
【０００９】
あるいは、本発明の多層プリント回路基板は、信号層、電源層、グランド層がそれぞれ絶縁材を介在して積層された多層プリント基板において、前記電源層は平面導体であって、前記電源層と前記グランド層の間に挟まれた絶縁体磁性材料層を有し、前記信号層には、前記絶縁体磁性材料の周波数特性に適合し、かつビアを介して前記電源層、前記グランド層に接続されるコンデンサが実装されている事を特徴とする。
【００１０】
前記絶縁体磁性材料層は、フェライト粉末と樹脂の構成とする事ができ、前記フェライト粉末がＮｉ−Ｚｎ系フェライト粉末であり、前記樹脂がエポキシ樹脂である事が好ましい。
さらに、前記絶縁体磁性材料層中の前記Ｎｉ−Ｚｎ系フェライト粉末の体積率が、４５％以上であり、かつ電源層とグランド層の間の絶縁層における前記絶縁体磁性材料層の体積率が、２０％以上である事がより望ましい。
前記絶縁体磁性材料層中のＮｉ−Ｚｎ系フェライト粉末の体積率が４５％未満であると、絶縁体磁性材料層の磁性損失が前記電源系における共振を抑制する周波数域の下限周波数が、極めて高い周波数になってしまうためであり、前記絶縁層中の絶縁体磁性材料層の体積率が２０％未満であると、前記電源系における磁性損失による共振抑制効果が小さくなってしまうからである。
【００１１】
本発明に係る多層プリント回路基板においては、電源層を配線状導体とし、電源層とグランド層の間に絶縁体磁性材料層を備え、かつ電源供給線長あるいはコンデンサの実装位置を前記のように設計する事により、前記絶縁体磁性材料層の複素比透磁率の虚部（μr*＝μr’−ｊμr”におけるμr”）によるエネルギー損失、すなわち磁性損失が前記電源層と前記グランド層からなる電源系で生じる共振を抑制する周波数域に前記電源系の共振周波数を合わせる事ができるため、前記電源系からの電磁放射ノイズを発生させないようにする事ができる。
【００１２】
また、電源層を平面導体とし、電源層とグランド層の間に層状の絶縁体磁性材料層を備え、かつ信号層に電子回路近傍のデカップリングコンデンサ以外に電源層とグランド層に接続されるコンデンサを複数個追加実装する事によっても、前記磁性損失が前記電源系で生じる共振を抑制する周波数域に前記電源系の共振周波数を移行させる事ができるため、前記電源系からの放射電磁ノイズを発生させないようにする事ができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明し、発明の効果を明らかにする。ただし、本発明は、以下の実施の形態に限定されるものではない。
【００１４】
まず、本発明の多層プリント回路基板の第１の実施形態の構成を、図１〜図３を用いて説明する。尚、図１〜図３において、同一の構成要素には同一の符号を付してその説明を省略若しくは簡単に説明する。
【００１５】
図１は、本発明の多層プリント回路基板の第１の実施形態の部分断面構造を示す図であり、最上層として設けた信号層２ｂから下向きに順に絶縁層５、グランド層３、絶縁層１５、電源層４、信号層２ａが積層された構成であって、前記電源層４と前記グランド層３に挟まれた絶縁層１５は絶縁層５と絶縁体磁性材料層６の多層構造であり、図１に示す構成では３層の絶縁層５とそれらに挟まれた２層の絶縁体磁性材料層６が交互に積層されている。
【００１６】
図２は本実施形態の多層プリント回路基板における電源層４の平面図を示し、電源供給位置のビア８からそれぞれ電子回路の電源端子８ａ、８ｂ、および外部の端子（図示せず）に接続された配線状導体からなる電源供給線７ａ、７ｂ、７が形成されている。
【００１７】
図３は本実施形態の多層プリント基板における信号層２ａの平面図であり、電子回路１０ａ、１０ｂ、近傍のデカップリングコンデンサ１２ａ、１２ｂ、および電源供給位置のコンデンサ１１を実装した構成である。
図３において、前記電源供給位置１３に実装されたコンデンサ１１はビア８を介して電源層４、およびビア９を介してグランド層３に接続され、電子回路１０ａ、１０ｂはそれぞれ電源端子８ａ、８ｂを介してデカップリングコンデンサ１２ａ、１２ｂおよび電源層４の電源供給線７ａ、７ｂに接続され、前記デカップリングコンデンサ１２ａ、１２ｂのもう一方の端子は、ビア９ａ、９ｂを介してグランド層３に接続されている。
図２に示す電源供給線７ａ、７ｂは、いずれも絶縁体磁性材料層６の磁性損失が前記電源層４と前記グランド層３からなる電源系の共振を抑制する長さである。
【００１８】
図２に示すような配線状導体からなる電源層を有する電源系は、図５に示す断面構造を持つストリップ線路と考える事ができ、前記ストリップ線路の単位長さあたりの抵抗Ｒは、図６のグラフに示すように周波数の上昇に伴い直線的に増加する特性を有する。
前記絶縁体磁性材料層６の前記複素比透磁率の虚部μr”によるエネルギー損失は、ストリップ導体の抵抗をＲｃ、絶縁層が真空であるときの単位長さあたりのインダクタンスをＬ0、角周波数をωとすると、次式に示すように抵抗Ｒの増加をもたらす。
【００１９】
【数１】
【００２０】
前記ストリップ線路の抵抗Ｒの増加は、電源系におけるエネルギー損失の増加と等価であるため、前記抵抗Ｒがある抵抗値よりも大きい領域においては、前記電源系において生じる共振を抑制する事ができる。
【００２１】
図６において、前記共振を抑制する最小の抵抗をＲ1とすると、抵抗Ｒ1に対応する周波数ｆ1が共振を抑制する周波数域の下限周波数である。
一方、配線状導体を有する電源系の共振周波数は前記配線状導体の長さに依存し、配線状導体を長くすると電源系の共振周波数は低周波側に移行する。
これらより、前記電源系における共振を抑制するためには、前記電源系の共振周波数が前記絶縁体磁性材料層の磁性損失が共振を抑制する周波数域に位置するように電源供給線長を調整すればよい。
すなわち、共振の起こらない最大配線長ｌmaxは、前記周波数ｆ1に相当する波長の１／２の長さであり、光速をｃ、前記ストリップ線路における絶縁層全体の実効的な比誘電率、比透磁率をそれぞれεeff’、μeff’、前記ストリップ線路の単位長さあたりのインダクタンス、キャパシタンスをそれぞれＬ、Ｃとすると次式から求まる。
【００２２】
【数２】
【００２３】
図３において、直流電圧供給位置１３からＩＣ近傍の各デカップリングコンデンサ１２ａ、１２ｂ実装位置までの各電源供給線７ａ、７ｂは、上記の理由から、前記最大配線長ｌmaxより小さい長さとなるよう設計されており、前記複素比透磁率の虚部μr”によるエネルギー損失の効果により前記電源系における共振は抑制され、前記電源系からの強い放射電磁ノイズは発生しない。
【００２４】
次に、図４に示す信号層１０２ａ、図４に破線で示す配線状導体からなる電源供給線１０７、１０７ａ、１０７ｂを有する電源層、グランド層、絶縁層を有する構成であって、図１に示す上記第１の実施形態の部分断面構造と同一の部分断面構造を有する多層プリント基板を本発明の第２の実施形態として、図面を参照して以下に説明する。
【００２５】
図４は、本実施形態の多層プリント基板における信号層１０２ａの平面図を示し、直流電源供給位置のコンデンサ１１１、電子回路１１０ａ、１１０ｂおよび近傍のデカップリングコンデンサ１１２ａ、１１２ｂ、電源供給線上の第２のデカップリングコンデンサ１１４ａ、１１４ｂを実装した構成である。
尚、本実施形態の多層プリント回路基板における電源層は、図４に破線で示す配線状導体１０７、１０７ａ、１０７ｂ、１０７ｃ、１０７ｄが形成された構成であり、電源供給線１０７は電源供給位置１１３のビア１０８から外部の端子（図示せず）へ接続され、電源供給線１０７ｃは前記電源供給位置のビア１０８からビア１０８ｃへ、電源供給線１０７ｄは前記電源供給位置のビア１０８からビア１０８ｄへそれぞれ接続されている。
電源供給線１０７ａはビア１０８ｃと信号層１０２ａの電子回路１１０ａの電源端子１０８ａを接続し、電源供給線１０７ｂはビア１０８ｄと信号層１０２ａの電子回路１１０ｂの電源端子１０８ｂを接続している。
【００２６】
図４に示す信号層１０２ａにおいて、電源供給位置のコンデンサ１１１はビア１０８を介して電源層の電源供給線１０７、１０７ｃ、１０７ｄと接続され、ビア１０９を介してグランド層に接続されている。
また、電子回路１１０ａ、１１０ｂはそれぞれ電源端子１０８ａ、１０８ｂを介して近傍のデカップリングコンデンサ１１２ａ、１１２ｂ、および電源層の電源供給線１０７ａ、１０７ｂとそれぞれ接続され、前記デカップリングコンデンサ１１２ａ、１１２ｂのもう一方の端子はそれぞれビア１０９ａ、１０９ｂを介してグランド層と接続されている。
デカップリングコンデンサ１１４ａはビア１０８ｃを介して電源層の電源供給線１０７ａおよび１０７ｃと接続され、デカップリングコンデンサ１１４ｂはビア１０８ｄを介して電源層の電源供給線１０７ｂおよび１０７ｄと接続されている。デカップリングコンデンサ１１４ａ、１１４ｂのもう一方の端子はそれぞれビア１０９ｃ、１０９ｄを介してグランド層に接続されている。
【００２７】
前記第２のデカップリングコンデンサ１１４ａ、１１４ｂと前記電子回路近傍のデカップリングコンデンサ１１２ａ、１１２ｂを結ぶ電源供給線１０７ａおよび１０７ｂの長さは前記ｌmaxより小さい長さ、すなわち前記絶縁体磁性材料の磁性損失が前記電源系における共振を抑制する周波数域の下限周波数に相当する波長の１／２より小さい長さである。
【００２８】
本実施形態のように電子回路近傍のデカップリングコンデンサ１１２ａ、１１２ｂへの電源供給線上に、第２のデカップリングコンデンサ１１４ａ、１１４ｂを実装する構成の場合、前記電源供給線上の第２のデカップリングコンデンサ１１４ａ、１１４ｂが終端に近い存在となり、電源供給線上の第２のでカップリングコンデンサ１１４ａ、１１４ｂから、電源供給位置１１３のコンデンサ１１１までの電源供給線１０７ｃ、１０７ｄには電子回路からの高周波電流、電圧が、極めて流入されにくくなるため、電源供給線上の第２のデカップリングコンデンサ１１４ａ、１１４ｂから電源供給位置１１３のコンデンサ１１１までの電源供給線１０７ｃ、１０７ｄは共振系と見なされない。
そのため、前記デカップリングコンデンサ間の電源供給線１０７ａ、１０７ｂの長さが前記ｌmaxより小さい場合には、前記複素比透磁率の虚部μr”によるエネルギー損失の効果により共振は抑制され、前記電源系からの強い放射電磁ノイズは発生しない。
【００２９】
【実施例】
（実施例１）
図７に示す層構成であって、図８に示す信号層、図９に示す電源層を有する多層プリント回路基板を本発明の実施例１とし、図面を参照して以下に詳細に説明する。尚、図７〜９において、同一の構成要素にはそれぞれ同一の符号を付け、その説明を省略、若しくは簡単に説明する。
図７は実施例１の多層プリント回路基板２０１の部分断面構造を示し、本実施例１の多層プリント回路基板は、最上層として設けた厚さ１８μｍの信号層２０２ａから下向きに厚さ０．３ｍｍの絶縁層２０５、厚さ７０μｍのグランド層２０３、厚さ０．９ｍｍの絶縁層２１５、厚さ７０μｍの電源層２０４、厚さ０．３ｍｍの絶縁層２０５、厚さ１８μｍの信号層２０２ｂを順次形成した４層プリント回路基板である。
【００３０】
信号層２０２ｂ−グランド層２０３間、信号層２０２ａ−電源層２０４間の絶縁層２０５はガラスエポキシ樹脂からなり、電源層２０４−グランド層２０３間の絶縁層２１５は、ガラスエポキシ樹脂からなる３層の絶縁層２０５とそれらに挟まれた２層の絶縁体磁性材料層２０６が交互に積層された構造である。
前記電源層２０４とグランド層２０３に挟まれた絶縁層２１５は、グランド層２０３側から順に、厚さ０．３ｍｍのガラスエポキシ樹脂からなる絶縁層２０５、厚さ０．１ｍｍの絶縁体磁性材料層２０６、厚さ０．１ｍｍのガラスエポキシ樹脂からなる絶縁層２０５、厚さ０．１ｍｍの絶縁体磁性材料層２０６、厚さ０．３ｍｍのガラスエポキシ樹脂からなる絶縁層２０５から構成される。
【００３１】
前記絶縁層２１５中に占める前記絶縁体磁性材料層２０６の体積割合は約２２％であり、前記絶縁体磁性材料層２０６は、ニッケル亜鉛系フェライト粉末とエポキシ樹脂から構成され、前記ニッケル亜鉛系フェライト粉末を体積割合にして約５０％含有する。
【００３２】
図８は実施例１の多層プリント回路基板２０１における信号層２０２ａの平面図を示し、信号層２０２ａは、信号配線２１６により接続された送信ＩＣ２１７と受信ＩＣ２１８、０．１μＦの前記送信ＩＣ２１７、受信ＩＣ２１８近傍のデカップリングコンデンサ２１９ａ、２１９ｂ、信号配線により受信ＩＣ２１８に接続された５１ｐＦの終端用コンデンサ２２０、電源供給位置のコンデンサ２１９、水晶発振器２２１および近傍のコンデンサ２１９ｃが実装された構成である。
【００３３】
前記送信ＩＣ２１７、受信ＩＣ２１８、水晶発振器２２１は長さ１０ｍｍの電源配線２２２ａ、２２２ｂ、２２２ｃにより電源層２０４に通じる電源端子２０８ａ、２０８ｂ、２０８ｃに接続されている。
また、前記電源配線２２２ａ上にはデカップリングコンデンサ２１９ａが接続され、電源配線２２２ｂ上にはデカップリングコンデンサ２１９ｂが接続され、電源配線２２２ｃ上にはコンデンサ２１９ｃが接続されている。
前記デカップリングコンデンサ２１９ａ、２１９ｂの一端はビア２０９ａ、２０９ｂを介してグランド層２０３に接続され、前記終端用コンデンサ２２０実装用パッドの一端もビアを介してグランド層２０３に接続されている。
直流電圧供給位置２１３のコンデンサ２１９は、ビア２０８を介して電源層２０４と、ビア２０９を介してグランド層２０３と接続されている。
【００３４】
図９は本実施例１の多層プリント回路基板２０１の電源層２０４を示す平面図であり、信号層２０２ａへ接続される直流電圧供給位置のビア２０８と電源端子２０８ａ、２０８ｂ、２０８ｃを接続する配線状導体からなる電源供給線２２３ａ、２２３ｂ、２２３ｃが形成されており、前記配線状導体はいずれも幅１ｍｍである。
前記電源供給線２２３ａは電源端子２０８ａを介して信号層２０２ａの電源配線２２２ａに接続され、前記電源供給線２２３ｂは電源端子２０８ｂを介して信号層２０２ａの電源配線２２２ｂに接続され、前記電源供給線２２３ｃは電源端子２０８ｃを介して信号層２０２ａの電源配線２２２ｃに接続されている。
また、上記電源供給線２２３ｃの長さは４９ｍｍであり、電源供給線２２３ａの長さは６９ｍｍ、電源供給線２２３ｂの長さは１７７ｍｍである。
【００３５】
図８および図９より、直流電圧供給位置２１３から送信ＩＣ２１７近傍のデカップリングコンデンサ２１９ａ実装位置までの電源供給線の長さは電源層２０４の電源供給線２２３ａと信号層２０２ａの電源配線２２２ａとの和であって、約７９ｍｍである。
同様に、直流電圧供給位置２１３から受信ＩＣ２１８近傍のデカップリングコンデンサ２１９ｂ実装位置までの電源供給線の長さは電源層２０４の電源供給線２２３ｂと信号層２０２ａの電源配線２２２ｂとの和であって約１８７ｍｍである。
【００３６】
本実施例１に示される多層プリント回路基板の電源系は、前記第１の実施形態の多層プリント回路基板と同様にストリップ線路と考える事ができる。
前記電源系をストリップ線路とみなしたとき、前記絶縁体磁性材料層の複素比透磁率の虚部μr”によるエネルギー損失がストリップ線路で生ずる共振を抑制する下限周波数ｆ1は約３２０ＭＨｚであり、ストリップ線路の単位長さあたりのインダクタンスＬ、キャパシタンスＣはそれぞれ約６×１０-7Ｈ／ｍ、約１×１０-10Ｆ／ｍである。これらの値を［数２］に示す式に代入して前記ｌmaxを見積ると、約２００ｍｍとなる。
【００３７】
前記より図８および図９に示す直流電圧供給位置２１３から送信ＩＣ２１７近傍のデカップリングコンデンサ２１９ａ実装位置までの電源供給線の長さは約７９ｍｍ、直流電圧供給位置２１３から受信ＩＣ２１８近傍のデカップリングコンデンサ２１９ｂ実装位置までの電源供給線の長さは約１８７ｍｍであり、どちらも前記最大配線長ｌmaxより小さい。
従って、上記実施例１の多層プリント回路基板の電源系においては、前記複素比透磁率の虚部μr”によるエネルギー損失の効果により共振は抑制され、前記電源系からの強い放射電磁ノイズは発生しない。
【００３８】
次に、比較例として、図１３に示す断面構造を有する以外は前記実施例１の多層プリント回路基板と同一の構成である多層プリント回路基板を作製し、前記実施例１の多層プリント回路基板と本比較例の多層プリント回路基板の電源系の｜Ｓ１１｜特性を比較した結果を図１２に示す。
前記実施例１の多層プリント回路基板の部分断面構造（図７）と上記比較例の多層プリント回路基板の部分断面構造（図１３）は、絶縁体磁性材料層の有無の点で異なる。図１４に前記実施例１の多層プリント回路基板における電源系の簡易的な等価回路を示した。
｜Ｓ１１｜は、ネットワークアナライザを用いて測定したＳ１１パラメータの絶対値である。
図１２によると、電源系に絶縁体磁性材料が存在しない比較例の電源系においては、４００ＭＨｚ付近、８００ＭＨｚ付近、９５０ＭＨｚ付近にディップが存在するのに対し、電源系に絶縁体磁性材料層が存在する実施例１の電源系においてはディップは存在しない。
電源系に前記絶縁体磁性材料層が存在する場合にディップが存在しないのは、前記複素比透磁率の虚部μr”によるエネルギー損失の効果が共振を抑制したためである。
【００３９】
（実施例２）
次に、上記実施例１と同一の断面構造であって、図１０に示す信号層３０２ａと図１１に示す電源層３０４を有する多層プリント回路基板を本発明の実施例２とする。尚、図１１に示す構成要素について、図１０と同一の構成要素を示すものには同一の符号を付して説明を省略若しくは簡単に説明する。
【００４０】
まず、図１０に示す実施例２の多層プリント回路基板の信号層３０２ａは、信号配線３１６により接続された送信ＩＣ３１７および受信ＩＣ３１８、０．１μＦの送信ＩＣ３１７、受信ＩＣ３１８近傍のデカップリングコンデンサ３１９ａ、３１９ｂ、信号配線により前記受信ＩＣ３１８に接続された５１ｐＦの４つの終端用コンデンサ３２０、水晶発振器３２１および近傍のコンデンサ３１９ｃ、０．１μＦの電源供給位置のコンデンサ３１９、および０．１μＦのデカップリングコンデンサ３２５ａ、３２５ｂが実装された構成である。
【００４１】
前記送信ＩＣ３１７、受信ＩＣ３１８は、電源端子３０８ａ、３０８ｂを介して近傍のデカップリングコンデンサ３１９ａ、３１９ｂおよび電源層３０４と接続され、前記終端用コンデンサ３２０実装用パッドの一方は、ビア３０９を介してグランド層に接続されている。
水晶発振器３２１は電源端子３０８ｃを介して近傍のコンデンサ３１９ｃおよび電源層３０４と接続され、直流電圧供給位置３１３のコンデンサ３１９は、ビア３０８を介して電源層３０４と、ビア３０９を介してグランド層とそれぞれ接続されている。
【００４２】
送信ＩＣ３１７近傍のデカップリングコンデンサ３１９ａの一端は、パッドとビア３０８ａを介して電源層３０４と接続され、もう一端はパッドとビア３０９を介してグランド層にそれぞれ接続されている。
また、受信ＩＣ３１８近傍のデカップリングコンデンサ３１９ｂの一端は、パッドとビア３０８を介して電源層３０４と接続され、もう一端はパッドとビア３０９を介してグランド層にそれぞれ接続されている。
前記デカップリングコンデンサ３２５ａ、３２５ｂの一端はビア３２４ａ、３２４ｂを介して電源層３０４と接続され、もう一端はグランド層に接続されている。
【００４３】
図１１は、本実施例２の多層プリント回路基板の電源層３０４を示す平面図であって、前記電源層３０４は前記直流電圧供給位置３１３のビア３０８と送信ＩＣ３１７、受信ＩＣ３１８、水晶発振器３２１を接続する幅１ｍｍの電源供給線３２３ａ、３２３ｂ、３２３ｃが形成された構成であり、前記電源供給線３２３ａの長さは２２０ｍｍ、電源供給線３２３ｂの長さは３５０ｍｍ、電源供給線３２３ｃの長さは１００ｍｍである。
【００４４】
次に、前記信号層３０２と前記電源層３０４の接続関係を図１０および図１１を用いて以下に説明する。
前記電源層３０４の電源供給線３２３ａ、３２３ｂ、３２３ｃの一端はそれぞれ電源端子３０８ａ、３０８ｂ、３０８ｃを介して信号層３０２ａに接続されており、前記電源供給線３２３ａは電源端子３０８ａを介して信号層３２０ａの送信ＩＣ３１７近傍のデカップリングコンデンサ３１９ａに、電源供給線３２３ｂは電源端子３０８ｂを介して信号層３０２ａの受信ＩＣ３１８近傍のデカップリングコンデンサ３１９ｂに、電源供給線３２３ｃは電源端子３０８ｃを介して信号層３０２ａの水晶発振器３２１近傍のコンデンサ３１９ｃに、それぞれ接続されている。
【００４５】
前記電源供給線３２３ａ上のビア３２４ａはパッドを介して信号層３０２ａのデカップリングコンデンサ３２５ａに、電源供給線３２３ｂ上のビア３２４ｂはパッドを介して信号層３０２ａのデカップリングコンデンサ３２５ｂにそれぞれ接続されている。
前記送信ＩＣ３１７の電源端子３０８ａとビア３２４ａは電源供給線の長さで１００ｍｍ離れており、前記受信ＩＣ３１８の電源端子３０８ｂとビア３２４ｂは電源供給線の長さで１５０ｍｍ離れている。
【００４６】
すなわち、図１０に示す前記デカップリングコンデンサ３２５ａは、送信ＩＣ３１７近傍のデカップリングコンデンサ３１９ａ実装位置から、電源供給線の長さにして約１００ｍｍ離れた電源供給線上に実装された送信ＩＣ３１７に対する第２のデカップリングコンデンサであり、前記デカップリングコンデンサ３２５ｂは、受信ＩＣ３１８近傍のデカップリングコンデンサ３１９ｂ実装位置から、電源供給線の長さにして約１５０ｍｍ離れた電源供給線上に実装された受信ＩＣ３１８に対する第２のデカップリングコンデンサである。
【００４７】
前記第２の実施形態の説明より、第２のデカップリングコンデンサが実装されている場合、ＩＣ側からは、第２のデカップリングコンデンサが存在している位置以降の電源系は、共振系とみなさずにすむ。
すなわち、本実施例においては、送信ＩＣ３１７から第２のデカップリングコンデンサ３２５ａの実装位置まで、あるいは受信ＩＣ３１８から第２のデカップリングコンデンサ３２５ｂの実装位置までの電源系において共振が生じる。
前記実施例２の構成から、送信ＩＣ３１７、受信ＩＣ３１８近傍の各デカップリングコンデンサ３１９ａ、３１９ｂの実装位置から電源供給線上の第２のデカップリングコンデンサ３２５ａ、３２５ｂ実装位置までの距離は、それぞれ１００ｍｍ、１５０ｍｍであり、前記最大配線長ｌmaxよりいずれも小さい長さである。
【００４８】
従って、実施例２の多層プリント回路基板の前記電源系においても、前記μr”によるエネルギー損失の効果が共振を抑制し、電源系からの強い放射電磁ノイズは発生しない。
【００４９】
上記第１、第２の実施形態、実施例１、２では、４層構成の多層プリント回路基板を例に挙げたが、本発明の実施形態は層数を制限するものではなく、少なくとも信号層、電源層、グランド層を含む多層プリント回路基板であれば問題ない。
例えば、電源層の上下にグランド層が存在するような多層プリント回路基板のように、電源系が、電源層、電源層の上下のグランド層、および２層のグランド層に挟まれた絶縁層からなる系である場合においても、本発明を利用する事が可能である。
【００５０】
次に、本発明の第３の実施形態について、図面を参照して説明する。
図１に示す第１実施形態の多層プリント回路基板の部分断面構造と同一の部分断面構造を有する多層プリント基板であって、電源層、およびグランド層は平面導体からなり、図１５に示す信号層を有する多層プリント基板を本発明の第３の実施形態とする。
図１５は、第３の実施形態の多層プリント回路基板の信号層５０２ａを示す平面図であり、ＩＣ５１０および近傍のデカップリングコンデンサ５１２、信号層縁のコンデンサ５１１ａ〜５１１ｄなどが実装された構成である。
【００５１】
前記ＩＣ５１０は電源端子５０８を介して近傍のデカップリングコンデンサ５１２および電源層と接続され、前記デカップリングコンデンサのもう一端はビア５０９を介してグランド層と接続されている。
前記信号層縁のコンデンサ５１１ａ〜５１１ｄの一端はビア５０８ａ〜５０８ｄを介して電源層に接続され、もう一端はビア５０９ａ〜５０９ｄを介してグランド層に接続されている。
【００５２】
電源層が平面導体の場合、電源層およびグランド層からなる電源系は平行平板伝送線路とみなせ、電源系の特性インピーダンスが小さいため、信号層に実装されているコンデンサが電子回路の近傍のデカップリングコンデンサのみの場合、前記電源系の共振周波数は、前記絶縁体磁性材料層の複素比透磁率の虚部μr”によるエネルギー損失が共振を抑制する周波数域より低い周波数となるため、電源系の共振は抑制されず、強い放射電磁ノイズの原因となる。
【００５３】
本実施形態の多層プリント基板においては、前記電源層とグランド層に接続されるコンデンサ５１１ａ〜５１１ｄを図１５に示すように信号層５０２の縁に複数個追加実装してあるが、このように信号層５０２にコンデンサを追加実装する場合、その数量に応じて前記電源系の共振周波数が高周波側に移行する。
すなわち、コンデンサの追加実装数を調整する事により、前記電源系の共振周波数を前記複素比透磁率の虚部μr”によるエネルギー損失が共振を抑制する周波数域に移行させる事ができるため、前記電源系における共振を抑制し、強い放射電磁ノイズを発生させないように多層プリント基板を設計することができる。
【００５４】
上記第３実施形態についての説明では、コンデンサを追加実装する位置を信号層の縁としたが、電源系における共振周波数が前記複素比透磁率の虚部μr”によるエネルギー損失が共振を抑制する周波数域に位置するように追加実装すれば、コンデンサの実装位置は信号層の縁に限らず、適宜変更する事ができる。
【００５５】
また、上記第３の実施形態の説明では、４層構成の多層プリント回路基板を例に挙げたが、前記第１、第２の実施形態と同様、層数を制限するものではなく、少なくとも信号層、電源層、グランド層を含む多層プリント回路基板であれば問題ない。
例えば、電源層の上下にグランド層が存在するような多層プリント回路基板のように、電源系が電源層、電源層の上下のグランド層、および２層のグランド層に挟まれた絶縁層からなる系である場合においても、本発明を利用する事が可能である。
【００５６】
【発明の効果】
以上詳細に説明したように、本発明によれば、電源層を配線状導体で構成し、電源系に絶縁体磁性材料層を存在させ、直流電圧供給位置から電子回路近傍のデカップリングコンデンサ実装位置までの電源供給線長を前記［数２］で表される長さｌmaxより小さい長さにする、あるいは電子回路近傍のデカップリングコンデンサ実装位置から、電源供給線の距離にして［数２］で表される長さｌmaxより小さい長さ離れた電源供給線上に第２のデカップリングコンデンサを実装する事により、電源系で生じる共振を抑制する事ができるため、電源系からの強い放射電磁ノイズが発生しない多層プリント回路基板を提供する事ができる。
【００５７】
すなわち、本発明に係る多層プリント回路基板にあっては、上記のように電源配線長を決定すれば、電源系からの強い放射電磁ノイズが発生しなくなるため、設計者はある程度の自由度を持って多層プリント回路基板を設計する事ができる。
【００５８】
また、本発明によれば、電源層が平面導体である場合においても、電源系に絶縁体磁性材料層を存在させ、かつ電源層とグランド層に接続されるコンデンサを信号層に複数個追加実装する事により、電源系の共振周波数を前記絶縁体磁性材料の磁性損失が電源系で生じる共振を抑制する周波数域に移行させる事ができるため、電源系の共振を抑制する事ができる。
従って、本発明によれば、電源系からの強い放射電磁ノイズが発生しない多層プリント回路基板を提供する事ができる。
【図面の簡単な説明】
【図１】 図１は本発明の第１の実施形態の多層プリント回路基板の部分断面構造を示す図である。
【図２】 図２は本発明の第１の実施形態の多層プリント回路基板の電源層を示す平面図である。
【図３】 図３は本発明の第１の実施形態の多層プリント回路基板の信号層を示す平面図である。
【図４】 図４は本発明の第２の実施形態の多層プリント回路基板の信号層を示す平面図である。
【図５】 図５は本発明の第１の実施形態の多層プリント回路基板のストリップ線路の断面図である。
【図６】 図６はストリップ線路の単位長さあたりの抵抗Ｒの周波数特性を示す図である。
【図７】 図７は本発明の実施例１の多層プリント回路基板の部分断面構造を示す図である。
【図８】 図８は本発明の実施例１の多層プリント回路基板における信号層の平面図である。
【図９】 図９は本発明の実施例１の多層プリント回路基板における電源層の平面図である。
【図１０】 図１０は本発明の実施例２の多層プリント回路基板における信号層の平面図である。
【図１１】 図１１は本発明の実施例２の多層プリント回路基板における電源層の平面図である。
【図１２】 図１２は多層プリント回路基板の電源系の｜Ｓ１１｜特性を示す図である。
【図１３】 図１３は比較例の多層プリント回路基板の部分断面構造を示す図である。
【図１４】 図１４は本発明の実施例１の多層プリント回路基板における電源系の簡易的な等価回路を示す平面図である。
【図１５】 図１５は本発明の第３の実施形態の多層プリント回路基板の信号層を示す平面図である。
【符号の説明】
１、２０１…多層プリント回路基板
２ａ、２ｂ、２０２ａ、５０２ａ…信号層
３、２０３…グランド層
４、２０４、３０４…電源層
５、１５、２０５、２１５…絶縁層
６、２０６…絶縁体磁性材料層
７、７ａ〜７ｂ、１０７ａ〜１０７ｂ、２２３ａ〜２２３ｃ、３２３ａ〜３２３ｃ…電源供給線
８、１０８、１０８ｃ〜１０８ｄ、２０８、３０８、３２４ａ〜３２４ｂ、５０８ａ〜５０８ｄ…電源層と信号層をつなぐビア
８ａ〜８ｃ、１０８ａ〜１０８ｂ、２０８ａ〜２０８ｃ、３０８ａ〜３０８ｃ、５０８…電源端子
９、９ａ〜９ｂ、１０９ａ〜１０９ｄ、２０９、２０９ａ〜２０９ｃ、３０９、３０９ａ〜３０９ｃ…グランド層と信号層をつなぐビア
１０ａ〜１０ｂ、１１０ａ〜１１０ｂ、２１７、２１８、２２１、３１７、３１８、３２１、５１０…電子回路
１１、１１１、５１１ａ〜５１１ｄ、２１９、２２０、３２０…コンデンサ
１２ａ〜１２ｂ、１１２ａ〜１１２ｂ、１１４ａ〜１１４ｂ、２１９ａ〜２１９ｃ、３１９ａ〜３１９ｃ、３２５ａ〜３２５ｂ、５１２…デカップリングコンデンサ
１３、２１３、３１３…直流電圧供給位置
２１６、３１６…信号配線
２２１、３２１…水晶発振器
【発明の属する技術分野】
本発明は、多層プリント回路基板に関し、特にＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁干渉）を抑制する多層プリント回路基板に関する。
【０００２】
【従来の技術】
ＩＣ（集積回路）や、ＬＳＩ（大規模集積回路）が搭載された多層プリント基板は電磁ノイズを発生するため、前記多層プリント基板が搭載された電子機器においては、電磁ノイズのために電子機器自身あるいは他の電子機器に誤動作を引き起こす可能性がある。
そのため、従来の多層プリント基板においては、ＩＣやＬＳＩの動作時に電源層に流れる高周波電流が、電源層とグランド層からなる電源系に大きな電流ループを形成しないようにするため、例えば特開平９−１３９５７３号公報に示されているように、電源デカップリングの強化を目的として、前記電源層をつづら折り状、交差状、あるいはスパイラル状のインピーダンス付加回路を含む配線で構成するとともに、前記電源層の上下両側の絶縁材料を、磁性体混合絶縁材料としていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来技術には以下のような問題点がある。
第１の問題点として、多層プリント回路基板におけるＥＭＩを効果的に抑制するためには前記電源系を適切に設計する必要があるが、電源系を適切に設計する事自体が困難であるということがあげられる。
例えば、特開平９−１３９５７３号公報に示されている多層プリント回路基板の場合、前記インピーダンス付加回路における所望のインピーダンス値を得るための設計条件が見出しにくいという問題点がある。その理由は、電源系にはグランド層が存在するという事と、１ＧＨｚまでの広い周波数帯を考慮する必要があるからである。
【０００４】
第２の問題点は、前記電源系で共振が生じ、共振周波数で強い放射電磁ノイズが発生するという事である。その理由は、ＩＣやＬＳＩのスイッチング時にこれらに供給される電源層からの電流が電源系の電圧変動を引き起こすため、定常状態において共振が生じ、電源系にその共振周波数に対応する波長を持つ定在波が立つ結果、電源系がアンテナになるからである。
【０００５】
本発明は、上記の課題を解決するためになされたものであって、電源系の適切な設計を容易にし、かつ電源系からの放射電磁ノイズを抑制する事ができる多層プリント回路基板を提供する事を目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明の多層プリント回路基板は、少なくとも信号層、電源層、グランド層を有する多層構造であり、前記電源層と前記グランド層の間に絶縁体磁性材料層を有し、配線状導体からなる電源層の電源供給線長を、伝送線路理論に基づいて前記絶縁体磁性材料層の磁性損失が、前記電源層と前記グランド層からなる電源系における共振を抑制する長さとする事を特徴とする。
【０００７】
あるいは、前記信号層かつ直流電圧供給位置にビアを介して前記電源層、前記グランド層に接続されるコンデンサを有し、該コンデンサの実装位置から電子回路近傍に実装されたデカップリングコンデンサまでの電源供給線長は、前記絶縁体磁性材料層の磁性損失が前記電源系における共振を抑制する周波数域の下限周波数に相当する波長の１／２より小さい長さとする事を特徴とする。
【０００８】
あるいは、前記信号層かつ直流電圧供給位置にビアを介して前記電源層および前記グランド層に接続されるコンデンサと、電子回路近傍に実装されたデカップリングコンデンサと、前記デカップリングコンデンサへの電源供給線上に実装された第２のデカップリングコンデンサとを備え、前記電子回路近傍のデカップリングコンデンサ実装位置から前記第２のデカップリングコンデンサ実装位置までの電源供給線長が、前記絶縁体磁性材料層の磁性損失が前記電源系における共振を抑制する周波数域の下限周波数に相当する波長の１／２より小さい長さである事を特徴とする。
【０００９】
あるいは、本発明の多層プリント回路基板は、信号層、電源層、グランド層がそれぞれ絶縁材を介在して積層された多層プリント基板において、前記電源層は平面導体であって、前記電源層と前記グランド層の間に挟まれた絶縁体磁性材料層を有し、前記信号層には、前記絶縁体磁性材料の周波数特性に適合し、かつビアを介して前記電源層、前記グランド層に接続されるコンデンサが実装されている事を特徴とする。
【００１０】
前記絶縁体磁性材料層は、フェライト粉末と樹脂の構成とする事ができ、前記フェライト粉末がＮｉ−Ｚｎ系フェライト粉末であり、前記樹脂がエポキシ樹脂である事が好ましい。
さらに、前記絶縁体磁性材料層中の前記Ｎｉ−Ｚｎ系フェライト粉末の体積率が、４５％以上であり、かつ電源層とグランド層の間の絶縁層における前記絶縁体磁性材料層の体積率が、２０％以上である事がより望ましい。
前記絶縁体磁性材料層中のＮｉ−Ｚｎ系フェライト粉末の体積率が４５％未満であると、絶縁体磁性材料層の磁性損失が前記電源系における共振を抑制する周波数域の下限周波数が、極めて高い周波数になってしまうためであり、前記絶縁層中の絶縁体磁性材料層の体積率が２０％未満であると、前記電源系における磁性損失による共振抑制効果が小さくなってしまうからである。
【００１１】
本発明に係る多層プリント回路基板においては、電源層を配線状導体とし、電源層とグランド層の間に絶縁体磁性材料層を備え、かつ電源供給線長あるいはコンデンサの実装位置を前記のように設計する事により、前記絶縁体磁性材料層の複素比透磁率の虚部（μr*＝μr’−ｊμr”におけるμr”）によるエネルギー損失、すなわち磁性損失が前記電源層と前記グランド層からなる電源系で生じる共振を抑制する周波数域に前記電源系の共振周波数を合わせる事ができるため、前記電源系からの電磁放射ノイズを発生させないようにする事ができる。
【００１２】
また、電源層を平面導体とし、電源層とグランド層の間に層状の絶縁体磁性材料層を備え、かつ信号層に電子回路近傍のデカップリングコンデンサ以外に電源層とグランド層に接続されるコンデンサを複数個追加実装する事によっても、前記磁性損失が前記電源系で生じる共振を抑制する周波数域に前記電源系の共振周波数を移行させる事ができるため、前記電源系からの放射電磁ノイズを発生させないようにする事ができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明し、発明の効果を明らかにする。ただし、本発明は、以下の実施の形態に限定されるものではない。
【００１４】
まず、本発明の多層プリント回路基板の第１の実施形態の構成を、図１〜図３を用いて説明する。尚、図１〜図３において、同一の構成要素には同一の符号を付してその説明を省略若しくは簡単に説明する。
【００１５】
図１は、本発明の多層プリント回路基板の第１の実施形態の部分断面構造を示す図であり、最上層として設けた信号層２ｂから下向きに順に絶縁層５、グランド層３、絶縁層１５、電源層４、信号層２ａが積層された構成であって、前記電源層４と前記グランド層３に挟まれた絶縁層１５は絶縁層５と絶縁体磁性材料層６の多層構造であり、図１に示す構成では３層の絶縁層５とそれらに挟まれた２層の絶縁体磁性材料層６が交互に積層されている。
【００１６】
図２は本実施形態の多層プリント回路基板における電源層４の平面図を示し、電源供給位置のビア８からそれぞれ電子回路の電源端子８ａ、８ｂ、および外部の端子（図示せず）に接続された配線状導体からなる電源供給線７ａ、７ｂ、７が形成されている。
【００１７】
図３は本実施形態の多層プリント基板における信号層２ａの平面図であり、電子回路１０ａ、１０ｂ、近傍のデカップリングコンデンサ１２ａ、１２ｂ、および電源供給位置のコンデンサ１１を実装した構成である。
図３において、前記電源供給位置１３に実装されたコンデンサ１１はビア８を介して電源層４、およびビア９を介してグランド層３に接続され、電子回路１０ａ、１０ｂはそれぞれ電源端子８ａ、８ｂを介してデカップリングコンデンサ１２ａ、１２ｂおよび電源層４の電源供給線７ａ、７ｂに接続され、前記デカップリングコンデンサ１２ａ、１２ｂのもう一方の端子は、ビア９ａ、９ｂを介してグランド層３に接続されている。
図２に示す電源供給線７ａ、７ｂは、いずれも絶縁体磁性材料層６の磁性損失が前記電源層４と前記グランド層３からなる電源系の共振を抑制する長さである。
【００１８】
図２に示すような配線状導体からなる電源層を有する電源系は、図５に示す断面構造を持つストリップ線路と考える事ができ、前記ストリップ線路の単位長さあたりの抵抗Ｒは、図６のグラフに示すように周波数の上昇に伴い直線的に増加する特性を有する。
前記絶縁体磁性材料層６の前記複素比透磁率の虚部μr”によるエネルギー損失は、ストリップ導体の抵抗をＲｃ、絶縁層が真空であるときの単位長さあたりのインダクタンスをＬ0、角周波数をωとすると、次式に示すように抵抗Ｒの増加をもたらす。
【００１９】
【数１】
前記ストリップ線路の抵抗Ｒの増加は、電源系におけるエネルギー損失の増加と等価であるため、前記抵抗Ｒがある抵抗値よりも大きい領域においては、前記電源系において生じる共振を抑制する事ができる。
【００２１】
図６において、前記共振を抑制する最小の抵抗をＲ1とすると、抵抗Ｒ1に対応する周波数ｆ1が共振を抑制する周波数域の下限周波数である。
一方、配線状導体を有する電源系の共振周波数は前記配線状導体の長さに依存し、配線状導体を長くすると電源系の共振周波数は低周波側に移行する。
これらより、前記電源系における共振を抑制するためには、前記電源系の共振周波数が前記絶縁体磁性材料層の磁性損失が共振を抑制する周波数域に位置するように電源供給線長を調整すればよい。
すなわち、共振の起こらない最大配線長ｌmaxは、前記周波数ｆ1に相当する波長の１／２の長さであり、光速をｃ、前記ストリップ線路における絶縁層全体の実効的な比誘電率、比透磁率をそれぞれεeff’、μeff’、前記ストリップ線路の単位長さあたりのインダクタンス、キャパシタンスをそれぞれＬ、Ｃとすると次式から求まる。
【００２２】
【数２】
図３において、直流電圧供給位置１３からＩＣ近傍の各デカップリングコンデンサ１２ａ、１２ｂ実装位置までの各電源供給線７ａ、７ｂは、上記の理由から、前記最大配線長ｌmaxより小さい長さとなるよう設計されており、前記複素比透磁率の虚部μr”によるエネルギー損失の効果により前記電源系における共振は抑制され、前記電源系からの強い放射電磁ノイズは発生しない。
【００２４】
次に、図４に示す信号層１０２ａ、図４に破線で示す配線状導体からなる電源供給線１０７、１０７ａ、１０７ｂを有する電源層、グランド層、絶縁層を有する構成であって、図１に示す上記第１の実施形態の部分断面構造と同一の部分断面構造を有する多層プリント基板を本発明の第２の実施形態として、図面を参照して以下に説明する。
【００２５】
図４は、本実施形態の多層プリント基板における信号層１０２ａの平面図を示し、直流電源供給位置のコンデンサ１１１、電子回路１１０ａ、１１０ｂおよび近傍のデカップリングコンデンサ１１２ａ、１１２ｂ、電源供給線上の第２のデカップリングコンデンサ１１４ａ、１１４ｂを実装した構成である。
尚、本実施形態の多層プリント回路基板における電源層は、図４に破線で示す配線状導体１０７、１０７ａ、１０７ｂ、１０７ｃ、１０７ｄが形成された構成であり、電源供給線１０７は電源供給位置１１３のビア１０８から外部の端子（図示せず）へ接続され、電源供給線１０７ｃは前記電源供給位置のビア１０８からビア１０８ｃへ、電源供給線１０７ｄは前記電源供給位置のビア１０８からビア１０８ｄへそれぞれ接続されている。
電源供給線１０７ａはビア１０８ｃと信号層１０２ａの電子回路１１０ａの電源端子１０８ａを接続し、電源供給線１０７ｂはビア１０８ｄと信号層１０２ａの電子回路１１０ｂの電源端子１０８ｂを接続している。
【００２６】
図４に示す信号層１０２ａにおいて、電源供給位置のコンデンサ１１１はビア１０８を介して電源層の電源供給線１０７、１０７ｃ、１０７ｄと接続され、ビア１０９を介してグランド層に接続されている。
また、電子回路１１０ａ、１１０ｂはそれぞれ電源端子１０８ａ、１０８ｂを介して近傍のデカップリングコンデンサ１１２ａ、１１２ｂ、および電源層の電源供給線１０７ａ、１０７ｂとそれぞれ接続され、前記デカップリングコンデンサ１１２ａ、１１２ｂのもう一方の端子はそれぞれビア１０９ａ、１０９ｂを介してグランド層と接続されている。
デカップリングコンデンサ１１４ａはビア１０８ｃを介して電源層の電源供給線１０７ａおよび１０７ｃと接続され、デカップリングコンデンサ１１４ｂはビア１０８ｄを介して電源層の電源供給線１０７ｂおよび１０７ｄと接続されている。デカップリングコンデンサ１１４ａ、１１４ｂのもう一方の端子はそれぞれビア１０９ｃ、１０９ｄを介してグランド層に接続されている。
【００２７】
前記第２のデカップリングコンデンサ１１４ａ、１１４ｂと前記電子回路近傍のデカップリングコンデンサ１１２ａ、１１２ｂを結ぶ電源供給線１０７ａおよび１０７ｂの長さは前記ｌmaxより小さい長さ、すなわち前記絶縁体磁性材料の磁性損失が前記電源系における共振を抑制する周波数域の下限周波数に相当する波長の１／２より小さい長さである。
【００２８】
本実施形態のように電子回路近傍のデカップリングコンデンサ１１２ａ、１１２ｂへの電源供給線上に、第２のデカップリングコンデンサ１１４ａ、１１４ｂを実装する構成の場合、前記電源供給線上の第２のデカップリングコンデンサ１１４ａ、１１４ｂが終端に近い存在となり、電源供給線上の第２のでカップリングコンデンサ１１４ａ、１１４ｂから、電源供給位置１１３のコンデンサ１１１までの電源供給線１０７ｃ、１０７ｄには電子回路からの高周波電流、電圧が、極めて流入されにくくなるため、電源供給線上の第２のデカップリングコンデンサ１１４ａ、１１４ｂから電源供給位置１１３のコンデンサ１１１までの電源供給線１０７ｃ、１０７ｄは共振系と見なされない。
そのため、前記デカップリングコンデンサ間の電源供給線１０７ａ、１０７ｂの長さが前記ｌmaxより小さい場合には、前記複素比透磁率の虚部μr”によるエネルギー損失の効果により共振は抑制され、前記電源系からの強い放射電磁ノイズは発生しない。
【００２９】
【実施例】
（実施例１）
図７に示す層構成であって、図８に示す信号層、図９に示す電源層を有する多層プリント回路基板を本発明の実施例１とし、図面を参照して以下に詳細に説明する。尚、図７〜９において、同一の構成要素にはそれぞれ同一の符号を付け、その説明を省略、若しくは簡単に説明する。
図７は実施例１の多層プリント回路基板２０１の部分断面構造を示し、本実施例１の多層プリント回路基板は、最上層として設けた厚さ１８μｍの信号層２０２ａから下向きに厚さ０．３ｍｍの絶縁層２０５、厚さ７０μｍのグランド層２０３、厚さ０．９ｍｍの絶縁層２１５、厚さ７０μｍの電源層２０４、厚さ０．３ｍｍの絶縁層２０５、厚さ１８μｍの信号層２０２ｂを順次形成した４層プリント回路基板である。
【００３０】
信号層２０２ｂ−グランド層２０３間、信号層２０２ａ−電源層２０４間の絶縁層２０５はガラスエポキシ樹脂からなり、電源層２０４−グランド層２０３間の絶縁層２１５は、ガラスエポキシ樹脂からなる３層の絶縁層２０５とそれらに挟まれた２層の絶縁体磁性材料層２０６が交互に積層された構造である。
前記電源層２０４とグランド層２０３に挟まれた絶縁層２１５は、グランド層２０３側から順に、厚さ０．３ｍｍのガラスエポキシ樹脂からなる絶縁層２０５、厚さ０．１ｍｍの絶縁体磁性材料層２０６、厚さ０．１ｍｍのガラスエポキシ樹脂からなる絶縁層２０５、厚さ０．１ｍｍの絶縁体磁性材料層２０６、厚さ０．３ｍｍのガラスエポキシ樹脂からなる絶縁層２０５から構成される。
【００３１】
前記絶縁層２１５中に占める前記絶縁体磁性材料層２０６の体積割合は約２２％であり、前記絶縁体磁性材料層２０６は、ニッケル亜鉛系フェライト粉末とエポキシ樹脂から構成され、前記ニッケル亜鉛系フェライト粉末を体積割合にして約５０％含有する。
【００３２】
図８は実施例１の多層プリント回路基板２０１における信号層２０２ａの平面図を示し、信号層２０２ａは、信号配線２１６により接続された送信ＩＣ２１７と受信ＩＣ２１８、０．１μＦの前記送信ＩＣ２１７、受信ＩＣ２１８近傍のデカップリングコンデンサ２１９ａ、２１９ｂ、信号配線により受信ＩＣ２１８に接続された５１ｐＦの終端用コンデンサ２２０、電源供給位置のコンデンサ２１９、水晶発振器２２１および近傍のコンデンサ２１９ｃが実装された構成である。
【００３３】
前記送信ＩＣ２１７、受信ＩＣ２１８、水晶発振器２２１は長さ１０ｍｍの電源配線２２２ａ、２２２ｂ、２２２ｃにより電源層２０４に通じる電源端子２０８ａ、２０８ｂ、２０８ｃに接続されている。
また、前記電源配線２２２ａ上にはデカップリングコンデンサ２１９ａが接続され、電源配線２２２ｂ上にはデカップリングコンデンサ２１９ｂが接続され、電源配線２２２ｃ上にはコンデンサ２１９ｃが接続されている。
前記デカップリングコンデンサ２１９ａ、２１９ｂの一端はビア２０９ａ、２０９ｂを介してグランド層２０３に接続され、前記終端用コンデンサ２２０実装用パッドの一端もビアを介してグランド層２０３に接続されている。
直流電圧供給位置２１３のコンデンサ２１９は、ビア２０８を介して電源層２０４と、ビア２０９を介してグランド層２０３と接続されている。
【００３４】
図９は本実施例１の多層プリント回路基板２０１の電源層２０４を示す平面図であり、信号層２０２ａへ接続される直流電圧供給位置のビア２０８と電源端子２０８ａ、２０８ｂ、２０８ｃを接続する配線状導体からなる電源供給線２２３ａ、２２３ｂ、２２３ｃが形成されており、前記配線状導体はいずれも幅１ｍｍである。
前記電源供給線２２３ａは電源端子２０８ａを介して信号層２０２ａの電源配線２２２ａに接続され、前記電源供給線２２３ｂは電源端子２０８ｂを介して信号層２０２ａの電源配線２２２ｂに接続され、前記電源供給線２２３ｃは電源端子２０８ｃを介して信号層２０２ａの電源配線２２２ｃに接続されている。
また、上記電源供給線２２３ｃの長さは４９ｍｍであり、電源供給線２２３ａの長さは６９ｍｍ、電源供給線２２３ｂの長さは１７７ｍｍである。
【００３５】
図８および図９より、直流電圧供給位置２１３から送信ＩＣ２１７近傍のデカップリングコンデンサ２１９ａ実装位置までの電源供給線の長さは電源層２０４の電源供給線２２３ａと信号層２０２ａの電源配線２２２ａとの和であって、約７９ｍｍである。
同様に、直流電圧供給位置２１３から受信ＩＣ２１８近傍のデカップリングコンデンサ２１９ｂ実装位置までの電源供給線の長さは電源層２０４の電源供給線２２３ｂと信号層２０２ａの電源配線２２２ｂとの和であって約１８７ｍｍである。
【００３６】
本実施例１に示される多層プリント回路基板の電源系は、前記第１の実施形態の多層プリント回路基板と同様にストリップ線路と考える事ができる。
前記電源系をストリップ線路とみなしたとき、前記絶縁体磁性材料層の複素比透磁率の虚部μr”によるエネルギー損失がストリップ線路で生ずる共振を抑制する下限周波数ｆ1は約３２０ＭＨｚであり、ストリップ線路の単位長さあたりのインダクタンスＬ、キャパシタンスＣはそれぞれ約６×１０-7Ｈ／ｍ、約１×１０-10Ｆ／ｍである。これらの値を［数２］に示す式に代入して前記ｌmaxを見積ると、約２００ｍｍとなる。
【００３７】
前記より図８および図９に示す直流電圧供給位置２１３から送信ＩＣ２１７近傍のデカップリングコンデンサ２１９ａ実装位置までの電源供給線の長さは約７９ｍｍ、直流電圧供給位置２１３から受信ＩＣ２１８近傍のデカップリングコンデンサ２１９ｂ実装位置までの電源供給線の長さは約１８７ｍｍであり、どちらも前記最大配線長ｌmaxより小さい。
従って、上記実施例１の多層プリント回路基板の電源系においては、前記複素比透磁率の虚部μr”によるエネルギー損失の効果により共振は抑制され、前記電源系からの強い放射電磁ノイズは発生しない。
【００３８】
次に、比較例として、図１３に示す断面構造を有する以外は前記実施例１の多層プリント回路基板と同一の構成である多層プリント回路基板を作製し、前記実施例１の多層プリント回路基板と本比較例の多層プリント回路基板の電源系の｜Ｓ１１｜特性を比較した結果を図１２に示す。
前記実施例１の多層プリント回路基板の部分断面構造（図７）と上記比較例の多層プリント回路基板の部分断面構造（図１３）は、絶縁体磁性材料層の有無の点で異なる。図１４に前記実施例１の多層プリント回路基板における電源系の簡易的な等価回路を示した。
｜Ｓ１１｜は、ネットワークアナライザを用いて測定したＳ１１パラメータの絶対値である。
図１２によると、電源系に絶縁体磁性材料が存在しない比較例の電源系においては、４００ＭＨｚ付近、８００ＭＨｚ付近、９５０ＭＨｚ付近にディップが存在するのに対し、電源系に絶縁体磁性材料層が存在する実施例１の電源系においてはディップは存在しない。
電源系に前記絶縁体磁性材料層が存在する場合にディップが存在しないのは、前記複素比透磁率の虚部μr”によるエネルギー損失の効果が共振を抑制したためである。
【００３９】
（実施例２）
次に、上記実施例１と同一の断面構造であって、図１０に示す信号層３０２ａと図１１に示す電源層３０４を有する多層プリント回路基板を本発明の実施例２とする。尚、図１１に示す構成要素について、図１０と同一の構成要素を示すものには同一の符号を付して説明を省略若しくは簡単に説明する。
【００４０】
まず、図１０に示す実施例２の多層プリント回路基板の信号層３０２ａは、信号配線３１６により接続された送信ＩＣ３１７および受信ＩＣ３１８、０．１μＦの送信ＩＣ３１７、受信ＩＣ３１８近傍のデカップリングコンデンサ３１９ａ、３１９ｂ、信号配線により前記受信ＩＣ３１８に接続された５１ｐＦの４つの終端用コンデンサ３２０、水晶発振器３２１および近傍のコンデンサ３１９ｃ、０．１μＦの電源供給位置のコンデンサ３１９、および０．１μＦのデカップリングコンデンサ３２５ａ、３２５ｂが実装された構成である。
【００４１】
前記送信ＩＣ３１７、受信ＩＣ３１８は、電源端子３０８ａ、３０８ｂを介して近傍のデカップリングコンデンサ３１９ａ、３１９ｂおよび電源層３０４と接続され、前記終端用コンデンサ３２０実装用パッドの一方は、ビア３０９を介してグランド層に接続されている。
水晶発振器３２１は電源端子３０８ｃを介して近傍のコンデンサ３１９ｃおよび電源層３０４と接続され、直流電圧供給位置３１３のコンデンサ３１９は、ビア３０８を介して電源層３０４と、ビア３０９を介してグランド層とそれぞれ接続されている。
【００４２】
送信ＩＣ３１７近傍のデカップリングコンデンサ３１９ａの一端は、パッドとビア３０８ａを介して電源層３０４と接続され、もう一端はパッドとビア３０９を介してグランド層にそれぞれ接続されている。
また、受信ＩＣ３１８近傍のデカップリングコンデンサ３１９ｂの一端は、パッドとビア３０８を介して電源層３０４と接続され、もう一端はパッドとビア３０９を介してグランド層にそれぞれ接続されている。
前記デカップリングコンデンサ３２５ａ、３２５ｂの一端はビア３２４ａ、３２４ｂを介して電源層３０４と接続され、もう一端はグランド層に接続されている。
【００４３】
図１１は、本実施例２の多層プリント回路基板の電源層３０４を示す平面図であって、前記電源層３０４は前記直流電圧供給位置３１３のビア３０８と送信ＩＣ３１７、受信ＩＣ３１８、水晶発振器３２１を接続する幅１ｍｍの電源供給線３２３ａ、３２３ｂ、３２３ｃが形成された構成であり、前記電源供給線３２３ａの長さは２２０ｍｍ、電源供給線３２３ｂの長さは３５０ｍｍ、電源供給線３２３ｃの長さは１００ｍｍである。
【００４４】
次に、前記信号層３０２と前記電源層３０４の接続関係を図１０および図１１を用いて以下に説明する。
前記電源層３０４の電源供給線３２３ａ、３２３ｂ、３２３ｃの一端はそれぞれ電源端子３０８ａ、３０８ｂ、３０８ｃを介して信号層３０２ａに接続されており、前記電源供給線３２３ａは電源端子３０８ａを介して信号層３２０ａの送信ＩＣ３１７近傍のデカップリングコンデンサ３１９ａに、電源供給線３２３ｂは電源端子３０８ｂを介して信号層３０２ａの受信ＩＣ３１８近傍のデカップリングコンデンサ３１９ｂに、電源供給線３２３ｃは電源端子３０８ｃを介して信号層３０２ａの水晶発振器３２１近傍のコンデンサ３１９ｃに、それぞれ接続されている。
【００４５】
前記電源供給線３２３ａ上のビア３２４ａはパッドを介して信号層３０２ａのデカップリングコンデンサ３２５ａに、電源供給線３２３ｂ上のビア３２４ｂはパッドを介して信号層３０２ａのデカップリングコンデンサ３２５ｂにそれぞれ接続されている。
前記送信ＩＣ３１７の電源端子３０８ａとビア３２４ａは電源供給線の長さで１００ｍｍ離れており、前記受信ＩＣ３１８の電源端子３０８ｂとビア３２４ｂは電源供給線の長さで１５０ｍｍ離れている。
【００４６】
すなわち、図１０に示す前記デカップリングコンデンサ３２５ａは、送信ＩＣ３１７近傍のデカップリングコンデンサ３１９ａ実装位置から、電源供給線の長さにして約１００ｍｍ離れた電源供給線上に実装された送信ＩＣ３１７に対する第２のデカップリングコンデンサであり、前記デカップリングコンデンサ３２５ｂは、受信ＩＣ３１８近傍のデカップリングコンデンサ３１９ｂ実装位置から、電源供給線の長さにして約１５０ｍｍ離れた電源供給線上に実装された受信ＩＣ３１８に対する第２のデカップリングコンデンサである。
【００４７】
前記第２の実施形態の説明より、第２のデカップリングコンデンサが実装されている場合、ＩＣ側からは、第２のデカップリングコンデンサが存在している位置以降の電源系は、共振系とみなさずにすむ。
すなわち、本実施例においては、送信ＩＣ３１７から第２のデカップリングコンデンサ３２５ａの実装位置まで、あるいは受信ＩＣ３１８から第２のデカップリングコンデンサ３２５ｂの実装位置までの電源系において共振が生じる。
前記実施例２の構成から、送信ＩＣ３１７、受信ＩＣ３１８近傍の各デカップリングコンデンサ３１９ａ、３１９ｂの実装位置から電源供給線上の第２のデカップリングコンデンサ３２５ａ、３２５ｂ実装位置までの距離は、それぞれ１００ｍｍ、１５０ｍｍであり、前記最大配線長ｌmaxよりいずれも小さい長さである。
【００４８】
従って、実施例２の多層プリント回路基板の前記電源系においても、前記μr”によるエネルギー損失の効果が共振を抑制し、電源系からの強い放射電磁ノイズは発生しない。
【００４９】
上記第１、第２の実施形態、実施例１、２では、４層構成の多層プリント回路基板を例に挙げたが、本発明の実施形態は層数を制限するものではなく、少なくとも信号層、電源層、グランド層を含む多層プリント回路基板であれば問題ない。
例えば、電源層の上下にグランド層が存在するような多層プリント回路基板のように、電源系が、電源層、電源層の上下のグランド層、および２層のグランド層に挟まれた絶縁層からなる系である場合においても、本発明を利用する事が可能である。
【００５０】
次に、本発明の第３の実施形態について、図面を参照して説明する。
図１に示す第１実施形態の多層プリント回路基板の部分断面構造と同一の部分断面構造を有する多層プリント基板であって、電源層、およびグランド層は平面導体からなり、図１５に示す信号層を有する多層プリント基板を本発明の第３の実施形態とする。
図１５は、第３の実施形態の多層プリント回路基板の信号層５０２ａを示す平面図であり、ＩＣ５１０および近傍のデカップリングコンデンサ５１２、信号層縁のコンデンサ５１１ａ〜５１１ｄなどが実装された構成である。
【００５１】
前記ＩＣ５１０は電源端子５０８を介して近傍のデカップリングコンデンサ５１２および電源層と接続され、前記デカップリングコンデンサのもう一端はビア５０９を介してグランド層と接続されている。
前記信号層縁のコンデンサ５１１ａ〜５１１ｄの一端はビア５０８ａ〜５０８ｄを介して電源層に接続され、もう一端はビア５０９ａ〜５０９ｄを介してグランド層に接続されている。
【００５２】
電源層が平面導体の場合、電源層およびグランド層からなる電源系は平行平板伝送線路とみなせ、電源系の特性インピーダンスが小さいため、信号層に実装されているコンデンサが電子回路の近傍のデカップリングコンデンサのみの場合、前記電源系の共振周波数は、前記絶縁体磁性材料層の複素比透磁率の虚部μr”によるエネルギー損失が共振を抑制する周波数域より低い周波数となるため、電源系の共振は抑制されず、強い放射電磁ノイズの原因となる。
【００５３】
本実施形態の多層プリント基板においては、前記電源層とグランド層に接続されるコンデンサ５１１ａ〜５１１ｄを図１５に示すように信号層５０２の縁に複数個追加実装してあるが、このように信号層５０２にコンデンサを追加実装する場合、その数量に応じて前記電源系の共振周波数が高周波側に移行する。
すなわち、コンデンサの追加実装数を調整する事により、前記電源系の共振周波数を前記複素比透磁率の虚部μr”によるエネルギー損失が共振を抑制する周波数域に移行させる事ができるため、前記電源系における共振を抑制し、強い放射電磁ノイズを発生させないように多層プリント基板を設計することができる。
【００５４】
上記第３実施形態についての説明では、コンデンサを追加実装する位置を信号層の縁としたが、電源系における共振周波数が前記複素比透磁率の虚部μr”によるエネルギー損失が共振を抑制する周波数域に位置するように追加実装すれば、コンデンサの実装位置は信号層の縁に限らず、適宜変更する事ができる。
【００５５】
また、上記第３の実施形態の説明では、４層構成の多層プリント回路基板を例に挙げたが、前記第１、第２の実施形態と同様、層数を制限するものではなく、少なくとも信号層、電源層、グランド層を含む多層プリント回路基板であれば問題ない。
例えば、電源層の上下にグランド層が存在するような多層プリント回路基板のように、電源系が電源層、電源層の上下のグランド層、および２層のグランド層に挟まれた絶縁層からなる系である場合においても、本発明を利用する事が可能である。
【００５６】
【発明の効果】
以上詳細に説明したように、本発明によれば、電源層を配線状導体で構成し、電源系に絶縁体磁性材料層を存在させ、直流電圧供給位置から電子回路近傍のデカップリングコンデンサ実装位置までの電源供給線長を前記［数２］で表される長さｌmaxより小さい長さにする、あるいは電子回路近傍のデカップリングコンデンサ実装位置から、電源供給線の距離にして［数２］で表される長さｌmaxより小さい長さ離れた電源供給線上に第２のデカップリングコンデンサを実装する事により、電源系で生じる共振を抑制する事ができるため、電源系からの強い放射電磁ノイズが発生しない多層プリント回路基板を提供する事ができる。
【００５７】
すなわち、本発明に係る多層プリント回路基板にあっては、上記のように電源配線長を決定すれば、電源系からの強い放射電磁ノイズが発生しなくなるため、設計者はある程度の自由度を持って多層プリント回路基板を設計する事ができる。
【００５８】
また、本発明によれば、電源層が平面導体である場合においても、電源系に絶縁体磁性材料層を存在させ、かつ電源層とグランド層に接続されるコンデンサを信号層に複数個追加実装する事により、電源系の共振周波数を前記絶縁体磁性材料の磁性損失が電源系で生じる共振を抑制する周波数域に移行させる事ができるため、電源系の共振を抑制する事ができる。
従って、本発明によれば、電源系からの強い放射電磁ノイズが発生しない多層プリント回路基板を提供する事ができる。
【図面の簡単な説明】
【図１】 図１は本発明の第１の実施形態の多層プリント回路基板の部分断面構造を示す図である。
【図２】 図２は本発明の第１の実施形態の多層プリント回路基板の電源層を示す平面図である。
【図３】 図３は本発明の第１の実施形態の多層プリント回路基板の信号層を示す平面図である。
【図４】 図４は本発明の第２の実施形態の多層プリント回路基板の信号層を示す平面図である。
【図５】 図５は本発明の第１の実施形態の多層プリント回路基板のストリップ線路の断面図である。
【図６】 図６はストリップ線路の単位長さあたりの抵抗Ｒの周波数特性を示す図である。
【図７】 図７は本発明の実施例１の多層プリント回路基板の部分断面構造を示す図である。
【図８】 図８は本発明の実施例１の多層プリント回路基板における信号層の平面図である。
【図９】 図９は本発明の実施例１の多層プリント回路基板における電源層の平面図である。
【図１０】 図１０は本発明の実施例２の多層プリント回路基板における信号層の平面図である。
【図１１】 図１１は本発明の実施例２の多層プリント回路基板における電源層の平面図である。
【図１２】 図１２は多層プリント回路基板の電源系の｜Ｓ１１｜特性を示す図である。
【図１３】 図１３は比較例の多層プリント回路基板の部分断面構造を示す図である。
【図１４】 図１４は本発明の実施例１の多層プリント回路基板における電源系の簡易的な等価回路を示す平面図である。
【図１５】 図１５は本発明の第３の実施形態の多層プリント回路基板の信号層を示す平面図である。
【符号の説明】
１、２０１…多層プリント回路基板
２ａ、２ｂ、２０２ａ、５０２ａ…信号層
３、２０３…グランド層
４、２０４、３０４…電源層
５、１５、２０５、２１５…絶縁層
６、２０６…絶縁体磁性材料層
７、７ａ〜７ｂ、１０７ａ〜１０７ｂ、２２３ａ〜２２３ｃ、３２３ａ〜３２３ｃ…電源供給線
８、１０８、１０８ｃ〜１０８ｄ、２０８、３０８、３２４ａ〜３２４ｂ、５０８ａ〜５０８ｄ…電源層と信号層をつなぐビア
８ａ〜８ｃ、１０８ａ〜１０８ｂ、２０８ａ〜２０８ｃ、３０８ａ〜３０８ｃ、５０８…電源端子
９、９ａ〜９ｂ、１０９ａ〜１０９ｄ、２０９、２０９ａ〜２０９ｃ、３０９、３０９ａ〜３０９ｃ…グランド層と信号層をつなぐビア
１０ａ〜１０ｂ、１１０ａ〜１１０ｂ、２１７、２１８、２２１、３１７、３１８、３２１、５１０…電子回路
１１、１１１、５１１ａ〜５１１ｄ、２１９、２２０、３２０…コンデンサ
１２ａ〜１２ｂ、１１２ａ〜１１２ｂ、１１４ａ〜１１４ｂ、２１９ａ〜２１９ｃ、３１９ａ〜３１９ｃ、３２５ａ〜３２５ｂ、５１２…デカップリングコンデンサ
１３、２１３、３１３…直流電圧供給位置
２１６、３１６…信号配線
２２１、３２１…水晶発振器
Claims (6)
- 信号層、電源層、グランド層がそれぞれ絶縁層を介在して積層された多層プリント基板において、前記電源層と前記グランド層とその間に挟まれた絶縁体磁性材料層からなる電源系を有し、前記電源層は配線状導体からなり、その電源供給線長は、前記絶縁体磁性材料層の磁性損失が前記電源系の共振を抑制する長さである事を特徴とする多層プリント回路基板。
- 前記信号層かつ直流電圧供給位置にビアを介して前記電源層および前記グランド層に接続されるコンデンサを有し、該コンデンサの実装位置から電子回路近傍に実装されたデカップリングコンデンサまでの電源供給線長が、前記絶縁体磁性材料層の磁性損失が前記電源系の共振を抑制する周波数域の下限周波数に相当する波長の１／２より小さい長さである事を特徴とする前記請求項１記載の多層プリント回路基板。
- 前記信号層かつ直流電圧供給位置にビアを介して前記電源層および前記グランド層に接続されるコンデンサと、電子回路近傍に実装されたデカップリングコンデンサと、前記デカップリングコンデンサへの電源供給線上に実装された第２のデカップリングコンデンサとを備え、前記電子回路近傍のデカップリングコンデンサ実装位置から前記第２のデカップリングコンデンサ実装位置までの電源供給線長が、前記絶縁体磁性材料層の磁性損失が前記電源系における共振を抑制する周波数域の下限周波数に相当する波長の１／２より小さい長さである事を特徴とする前記請求項１記載の多層プリント回路基板。
- 信号層、電源層、グランド層がそれぞれ絶縁層を介在して積層された多層プリント基板において、前記電源層は平面導体であって、前記電源層と前記グランド層とその間に挟まれた絶縁体磁性材料層からなる電源系を有し、前記信号層には、前記絶縁体磁性材料層の周波数特性に適合し、かつビアを介して前記電源層およびグランド層に接続されるコンデンサが実装されている事を特徴とする多層プリント基板。
- 前記絶縁体磁性材料層がフェライト粉末と樹脂から構成されている事を特徴とする前記請求項１〜４のいずれか１項に記載の多層プリント回路基板。
- 前記絶縁体磁性材料層がＮｉ−Ｚｎ系フェライト粉末とエポキシ樹脂から構成されており、該絶縁体磁性材料層中のＮｉ−Ｚｎ系フェライト粉末の体積占有率が４５％以上であり、かつ前記電源層と前記グランド層の間の絶縁層における該絶縁体磁性材料層の体積占有率が２０％以上である事を特徴とする前記請求項５記載の多層プリント回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000219230A JP4599678B2 (ja) | 2000-07-19 | 2000-07-19 | 多層プリント回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000219230A JP4599678B2 (ja) | 2000-07-19 | 2000-07-19 | 多層プリント回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043760A JP2002043760A (ja) | 2002-02-08 |
| JP4599678B2 true JP4599678B2 (ja) | 2010-12-15 |
Family
ID=18714046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000219230A Expired - Fee Related JP4599678B2 (ja) | 2000-07-19 | 2000-07-19 | 多層プリント回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4599678B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002335107A (ja) | 2001-05-08 | 2002-11-22 | Nec Corp | 伝送線路型コンポーネント |
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| JPH10242602A (ja) * | 1997-03-03 | 1998-09-11 | Nec Corp | 多層プリント基板及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2002043760A (ja) | 2002-02-08 |
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Legal Events
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| A621 | Written request for application examination |
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|
| RD03 | Notification of appointment of power of attorney |
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| RD04 | Notification of resignation of power of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
| RD04 | Notification of resignation of power of attorney |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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