KR101385167B1

KR101385167B1 - 프린트 회로판

Info

Publication number: KR101385167B1
Application number: KR1020110135164A
Authority: KR
Inventors: 진 미야사카
Original assignee: 캐논 가부시끼가이샤
Priority date: 2010-12-17
Filing date: 2011-12-15
Publication date: 2014-04-14
Also published as: EP2466999A1; CN102548185A; KR20120068716A; CN102548185B; JP2012129443A; US20120155043A1

Abstract

프린트 배선판은, 전원층, 접지층, 제1 신호 배선층 및 제2 신호 배선층이 각각 절연층을 사이에 두고서 적층하여 형성된다. 한쪽의 ＩＣ와 다른쪽의 ＩＣ는, 신호용 비어 홀을 통해 신호 배선으로 전기적으로 접속되어 있다. 프린트 배선판에는, 전원층에 전기적으로 접속되는 전원용 스루홀과, 접지층에 전기적으로 접속되는 접지용 스루홀이 형성되어 있다. 프린트 배선판의 표면층에는, 일단이 전원용 스루홀에 전기적으로 접속되고 타단이 접지용 스루홀에 전기적으로 접속된, 커패시터들이 실장되어 있다.

Description

프린트 회로판{PRINTED CIRCUIT BOARD}

본 발명은, 공간을 절약하고 적은 수의 부품을 사용하여 효율적으로 신호용 비어(via) 홀부분 주위에 있어서의 전원 임피던스를 저감해서 신호 전류의 리턴(return) 경로를 확보함으로써, 방사 노이즈를 저감하는 프린트 회로판에 관한 것이다.

최근의 전자기기의 고속화 및 고기능화에 따라, 프린트 회로판에 있어서의 회로 기기간의 배선을 통해 전송된 신호의 고주파화가 진행하고, 상기 프린트 회로판으로부터 방사된 전자파 노이즈(방사 노이즈)는 증가 경향에 있다. 이 방사 노이즈는, 전자기기 내부와 다른 전자기기와의 전자파 간섭에 의한 오동작의 문제를 일으키기도 한다.

방사 노이즈가 발생하는 하나의 요인은, 신호 배선층을 변경하는데 사용된 신호용 비어 홀에 있어서의 리턴 경로길이(신호 배선과 리턴 전류의 경로에 의해 형성된 루프 면적)의 증대이다. 리턴 전류는, 4층이상의 다층 프린트 회로판에서는, 신호 배선에 인접한 도체층에 주로 발생한다. 예를 들면, 신호 배선층에 인접한 도체층이 접지(GND)층이었을 경우에, 그 접지층에서 리턴 전류가 발생한다. 그리고, 신호 배선이 복수의 층에 형성되는 경우에, 신호 배선의 변화부(신호용 비어 홀)에 있어서 2개의 층의 신호 배선의 리턴 전류 경로가 불연속이다. 이에 따라, 리턴 전류의 우회가 발생하여서, 방사 노이즈가 발생한다.

그러므로, 신호용 비어 홀, 즉 적어도 2층 사이에 연장되는 신호 배선부의 리턴 경로가 분단하지 않도록, 양층의 리턴 경로의 결합을 강화하고, 가능한 한 리턴 경로길이를 짧게 하는 것이 필요하다.

이 문제를 해결하기 위해서, 국제공개 WO 제2004/111890호에는,커패시터가, 전원 플레인과 접지 플레인에 접속되고, 또한, 상기 전원 플레인과 접지 플레인 위에 연장되는 신호용 비어 홀의 주위에 배치된, 프린트 회로판이 개시되어 있다. 전원 플레인과 커패시터의 일단은, 비어 홀(전원용 스루홀(through-hole)을 거쳐서 접속되고, 접지 플레인과 상기 커패시터의 타단은, 다른 비어 홀(접지용 스루홀)을 거쳐서 접속된다.

그렇지만, 상기 구조에서는, 전원용 스루홀 및 접지용 스루홀의 인덕턴스가 높기 때문에, 전자파 장해 자주 규제 협의회(ＶＣＣＩ)등의 각종 노이즈 규격에 정해진 30MHz이상의 고주파대역에서 원하는 방사 노이즈 특성을 얻지 못하는 경우가 때때로 있다. 그 경우에, 값싼 노이즈 저감 대책으로서, 커패시터를 프린트 회로판에 추가로 배치하는 것이 바람직하다. 그렇지만, 상기한 종래기술은, 전원 플레인과 접지 플레인을 전기적으로 접속하는 커패시터를 여러개 필요로 하는 경우의 구체적인 배치 방법을 규정하지 않고 있다. 간단히 커패시터를 복수개 배치하는 것으로, 전원용 스루홀, 접지용 스루홀 및 커패시터의 수의 증가로 인한 실장 면적의 증대의 문제와, 스루홀의 인덕턴스로 인한 방사 노이즈를 효율적으로 저감할 수 없는 문제가 있다.

본 발명은, 상기 문제들을 고려하여, 신호용 비어 홀 부분 주위에 있어서의 전원 임피던스를 저감해서 신호 전류의 리턴 경로를 확보 함으로써, 방사 노이즈를 저감하는 프린트 회로판을 제공하는 것을 목적으로 한다.

본 발명에 따른 프린트 회로판은, 내층으로서 설치된 전원층, 내층으로서 설치된 접지층, 상기 접지층에 인접하게 설치된 제1 신호 배선층 및 상기 전원층에 인접하게 설치된 제2 신호 배선층이, 각각 절연층을 사이에 두고서 적층하여 형성된 프린트 배선판을 구비한다. 상기 프린트 배선판에는, 상기 제1 신호 배선층에 설치된 제1 신호 배선과, 상기 제2 신호 배선층에 설치된 제2 신호 배선을 전기적으로 접속하기 위한 신호용 비어 홀이 형성되어 있다. 상기 프린트 회로판은, 상기 프린트 배선판의 한쪽의 표면층(outer layer)에 실장된 제1 커패시터; 및 상기 프린트 배선판의 다른쪽의 표면층에 실장된 제2 커패시터를 더 구비한다. 상기 프린트 배선판에는, 상기 전원층에 전기적으로 접속된 전원용 스루홀과, 상기 접지층에 전기적으로 접속된 접지용 스루홀이 형성되어 있다. 상기 제1 커패시터 및 상기 제2 커패시터 각각의 일단은 같은 전원용 스루홀에 전기적으로 접속되고, 또한 상기 제1 커패시터 및 상기 제2 커패시터 각각의 타단은 같은 접지용 스루홀에 전기적으로 접속된다.

본 발명에 의하면, 한쪽의 표면층에 제1 커패시터를 실장함과 아울러, 다른쪽의 표면층에 제2 커패시터를 실장하고, 상기 커패시터들의 단자를 동일한 스루홀을 거쳐서 각각 접속하고 있다. 따라서, 전원용 스루홀 및 접지용 스루홀의 인덕턴스가 저감된다. 이에 따라 전원층과 접지층간의 전원의 임피던스의 주파수 특성이 양호하게 된 결과, 방사 노이즈가 저감한다.

본 발명의 또 다른 특징들은, 첨부도면을 참조하여 아래의 예시적 실시예들의 설명으로부터 명백해질 것이다.

도 1은 실시예 1에 따른 프린트 회로판의 사시도다.
도 2는 실시예 1에 따른 커패시터의 배치를 나타내는 평면도다.
도 3a, 3b, 3c, 3d는 실시예 1에 따른 다른 구성을 나타낸다.
도 4는 실시예 2에 따른 회로판의 평면도다.
도 5는 실시예 3에 따른 회로판의 평면도다.
도 6은 실시예 4에 따른 회로판의 평면도다.
도 7은 예시에 따른 전원의 임피던스의 주파수 특성을 나타내는 그래프다.

이하, 본 발명의 실시예들을 도면들을 참조하여 상세하게 설명한다. 도 1은, 본 발명의 실시예 1에 따른 프린트 회로판의 사시도다. 프린트 회로판(100)은, 프린트 배선판(101)과, 그 프린트 배선판(101)에 실장된 반도체소자로서의 집적회로(ＩＣ)(111,112)를 구비한다.

프린트 배선판(101)은, 전원 플레인 도체(11a)가 설치된 전원층(11)과, 접지 플레인 도체(12a)가 설치된 접지층(12)과, 이 접지층(12)에 인접한 제1 신호 배선층(13)과, 전원층(11)에 인접한 제2 신호 배선층(14)을 구비한다. 또한, 프린트 배선판(101)은, 이것들 도체층(11,12,13,14)이 절연층(31,32,33)을 통해 적층되어서 형성된, 4층의 프린트 배선판이다. 이 프린트 배선판(101)에 있어서, 한쪽의 표면층이 제1 신호 배선층(13)이며, 다른쪽의 표면층이 제2 신호 배선층(14)이다. 또한, 쌍으로 된 표면층의 내측에 배치된 내층이 전원층(11) 및 접지층(12)이다. 또한, 프린트 배선판(101)에는, 전원층(11)에 전기적으로 접속된 전원용 스루홀(3)과, 접지층(12)에 전기적으로 접속된 접지용 스루홀(4)이 형성되어 있다. 각 스루홀(3,4)은, 내주에 도체가 형성된 스루홀이다.

이때, 본 발명의 전원층은, 그의 층이 항상 전체적으로 전원 플레인 도체로 이루어질 필요가 없고, 접지 도체와 신호 배선이 상기 층의 일부에 형성되어도 된다. 마찬가지로, 접지층은, 그의 층이 항상 전체적으로 접지 플레인 도체로 이루어질 필요는 없고, 전원 도체와 신호 배선이 상기 층의 일부에 형성되어도 된다. 마찬가지로, 상기 신호 배선층은, 그의 층이 항상 전체적으로 신호 배선만으로 이루어질 필요는 없고, 전원 도체와 접지 도체가 상기 층의 일부에 형성되어도 된다.

제1 신호 배선층(13) 위에는, 제1 반도체소자로서의 ＩＣ111이 실장되어 있고, 제2 신호 배선층(14) 위에는, 제2 반도체소자로서의 ＩＣ112가 실장되어 있다. 또한, 프린트 배선판(101)에는, ＩＣ111과 ＩＣ112를 전기적으로 접속하기 위한 신호용 비어 홀(신호용 스루홀)(21)이 형성되어 있다. 구체적으로는, ＩＣ111과 신호용 비어 홀(21)이 제1 신호 배선층(13)에 설치된 제1 신호 배선(22)에 의해 전기적으로 접속되고, ＩＣ112와 신호용 비어 홀(21)이 제2 신호 배선층(14)에 설치된 제2 신호 배선(23)에 의해 전기적으로 접속되어 있다. 즉, ＩＣ(111)는, 제1 신호 배선(22)에 직접 접속되어서 제1 신호 배선(22)과 전기적으로 도통하고 있다. 또한, ＩＣ(112)는, 제2 신호 배선(23)에 직접 접속되어서 제2 신호 배선(23)과 전기적으로 도통하고 있다. 이에 따라, ＩＣ111과 ＩＣ112는, 신호용 비어 홀(21)을 통해 신호 배선(22,23)에 의해 전기적으로 도통한 상태가 된다.

본 실시예에 의하면, 프린트 회로판(100)은, 제1 신호 배선층(13)에 실장되고, 일단이 전원용 스루홀(3)에 전기적으로 접속되고, 타단이 접지용 스루홀(4)에 전기적으로 접속된 제1 커패시터(1)를 구비한다. 한층 더, 프린트 회로판(100)은, 제2 신호 배선층(14)에 실장되고, 일단이 전원용 스루홀(3)에 전기적으로 접속되고, 타단이 접지용 스루홀(4)에 전기적으로 접속된 제2 커패시터(2)를 구비한다. 이때, 도 1에 있어서, 제2 신호 배선층(14)에 실장된 ＩＣ(112), 제2 커패시터(2)등은, 설명을 쉽게 하기 위해서, 제2 신호 배선층(14)의 투시도로 보이고 있다.

도 2는, 프린트 회로판의 커패시터가 배치되어 있는 부분을 기판면에 수직한 방향에서 본 평면도다. 도 2에서는, 한쪽의 표면층에 배치된 제1 커패시터(1)와 다른쪽의 표면층에 배치된 제2 커패시터(2)간의 위치 관계만을 나타내 보이기 위해서, 전원층(11)의 전원 플레인 도체(11a) 및 접지층(12)의 접지 플레인 도체(12a)는, 도시되지 않는다.

도 2에 나타나 있는 바와 같이, 제1 신호 배선층(13)에는, 제1 커패시터 탑재용의 두개의 랜드 6,6이 설치된다. 또한, 두개의 랜드 6, 6 중 한쪽의 랜드 6이 배선 패턴(5)으로 전원용 스루홀(3)에 전기적으로 접속되고, 다른쪽의 랜드 6이 배선 패턴(5)으로 접지용 스루홀(4)에 전기적으로 접속되어 있다. 또한, 상기 랜드 6, 6 중 한쪽의 랜드에 제1 커패시터(1)의 한쪽의 전극단자가 땜납 등으로 전기적으로 접속되고, 다른쪽의 랜드6에 제1 커패시터(1)의 다른쪽의 전극단자가 땜납 등으로 전기적으로 접속되어 있다.

마찬가지로, 제2 신호 배선층(14) 위에는, 제2 커패시터(2) 탑재용의 두개의 랜드(6)가 설치된다. 그리고, 두개의 랜드 6,6 중 한쪽의 랜드6이 배선 패턴(5)으로 전원용 스루홀(3)에 전기적으로 접속되고, 다른쪽의 랜드6이 배선 패턴(5)으로 접지용 스루홀(4)에 전기적으로 접속되어 있다. 또한, 상기 랜드 6, 6 중 한쪽의 랜드에 제2 커패시터(2)의 한쪽의 전극단자가 땜납등으로 전기적으로 접속되고, 다른쪽의 랜드6에 제2 커패시터(2)의 다른쪽의 전극단자가 땜납등으로 전기적으로 접속되어 있다.

이렇게, 본 실시예에서는, 제1 커패시터(1)와 제2 커패시터(2)가 각각 동일한 전원용 스루홀(3)과 동일한 접지용 스루홀(4)에 전기적으로 접속되어 있다. 즉, 각 커패시터(1,2)에 대해 서로 다른 전원용 스루홀 및 접지용 스루홀을 설치할 필요가 없다.

상기의 구조를 이용함으로써, 신호용 비어 홀(21)을 통해 ＩＣ111과 ＩＣ112와의 사이에서 전송된 신호 전류의 리턴 경로는 다음의 두개가 생성된다. 하나의 리턴 경로는, 전원용 스루홀(3)을 통과하고, 한쪽의 표면층의 제1 커패시터(1)를 통과해서 접지용 스루홀(4)을 통과하는 경로다. 또 하나의 리턴 경로는, 전원용 스루홀(3)을 통과하고, 다른쪽의 표면층의 제2 커패시터(2)를 통과해서 접지용 스루홀(4)을 통과하는 경로다.

그 결과, 전원용 스루홀(3) 및 접지용 스루홀(4)의 인덕턴스는, 한쪽의 표면층에만 커패시터가 배치되어 있는 경우에 비교해서 절반정도가 되어, 전원의 임피던스가 저감하게 된다. 이에 따라 프린트 배선판(101)으로부터 방사되는 방사 노이즈가 저감한다.

또한, 도 1에 나타나 있는 바와 같이, 제1 커패시터(1) 및 제2 커패시터(2) 중, 적어도 한쪽의 커패시터(본 실시예에 의하면 양쪽의 커패시터(1,2))가 신호용 비어 홀(21)에 인접하게 배치되어 있다. 여기에서, "커패시터(1,2)가 신호용 비어 홀(21)에 인접하다"는 것은, 신호용 비어 홀(21)과 커패시터(1,2)와의 사이에 커패시터(1,2)에 접속된 배선을 제외한 기타의 배선부재와 소자가 없는 상태를 말한다. 이렇게, 커패시터(1,2)를 상기 신호용 비어 홀(21)에 인접하게 배치함으로써, 방사 노이즈를 더 효과적으로 저감할 수 있다.

또한, 도 2를 참조하면, 제1 커패시터(1)를 프린트 배선판(101)의 도체가 배치된 기판면에 대하여 수직방향으로 제2 신호 배선층(14)에 투영했을 때에, 제1 커패시터(1)의 투영 상이 제2 커패시터(2)의 적어도 일부에 겹치도록 상기 커패시터(1,2)가 배치되어 있다. 즉, 제1 커패시터(1)를 다른쪽의 표면층인 제2 신호 배선층(14)에 투영하여 생성된 투영 상과 제2 커패시터(2)와의 적어도 일부가 서로 겹치도록, 각 커패시터(1, 2)가 각각 신호 배선층(13,14)에 배치되어 있다.

상기의 구조를 이용함으로써, 각 커패시터(1,2)와, 전원용 스루홀(3)과, 접지용 스루홀(4)이 서로 인접하게 배치되어, 배선 패턴(5)을 짧게 할 수 있다. 따라서, 방사 노이즈 대책에 필요한 배선 면적을 저감하는 것이 가능하여, 공간을 절약한다. 한층 더, 배선 패턴(5)의 인덕턴스를 저감하여서, 방사 노이즈 특성을 개선하는 것이 가능해진다.

여기에서, 커패시터(1,2)의 용량값은, 커패시터(1,2)의 주변에 배치된 신호 배선(22,23)의 신호 주파수와 상승 시간을 고려해서 결정된다.

구체적으로는, 다음 식(1)에 따라, 커패시턴스 C와 인덕턴스L을 사용하여 주파수f에 있어서의 임피던스Z를 근사화하고, 문제가 되는 방사 노이즈 주파수대역(30MHz 이상)에서 저 임피던스를 유지하도록 커패시터(1,2)의 용량값을 결정한다.

|Z｜≒｜1/2πｆＣ-2πｆＬ| 식(1)

이때, 커패시터1과 2의 위치 관계는, 프린트 배선판(101)에 탑재되는 커패시터 주위의 배선 상황에 따라 이상적인 위치 관계로 하는 것이 바람직하다. 예를 들면, 한쪽의 표면층의 신호 배선 방향과 다른쪽의 표면층의 신호 배선 방향이 직교하게 설치되는 경우에는, 도 2에 나타나 있는 바와 같이, 커패시터(1,2)는 서로 직교하도록 배치되는 것이 바람직하다.

아울러, 양쪽 표면층의 신호 배선의 방향에 따라서는, 도시되지 않지만, 프린트 배선판의 도체가 배치된 기판면에 대하여 수직방향으로 제1 커패시터를 투영했을 때에, 제1 커패시터의 투영 상과 제2 커패시터가 전체적으로 서로 겹치는 위치 관계가 되는 것이 이상적인 위치 관계다.

또한, 상기 실시예에 있어서, 한쪽의 표면층은 반드시 주요 부품의 실장면을 의미하는 것이 아니다. 한쪽의 표면층 및 다른쪽의 표면층에 특별한 정의는 없고, 프린트 배선판의 어느 한쪽의 표면층이 상기 한쪽의 표면이어도 된다. 추가로, 도 1에서는, 제1 반도체소자와 제2 반도체소자는, 다른 층에 배치되어 있지만, 두개 이상의 신호용 비어 홀 및 두 개 이상의 신호 배선을 사용하는 경우에 동일한 층에 배치되어도 좋다.

또한, 도 1은 4층 구조의 예로 나타낸 프린트 배선판(101)을 나타내지만, 그 프린트 배선판(101)은 5층이상을 포함하여도 된다. 5층이상의 경우, 제1 신호 배선과 제2 신호 배선은, 한쪽 또는 양쪽이 내층 배선이어도 된다. 예를 들면, 6층의 프린트 배선판의 경우에는, 도 3a, 도 3b, 도 3c, 도 3d에 나타낸 4개의 구성의 어떤 구성을 사용하여도 된다. 도 3a, 도 3b, 도 3c, 도 3d에 있어서, 각 층의 사이에는 (도면에 나타내지 않은) 절연층이 설치된다. 이때, 제1 신호 배선과 제2 신호 배선은, 한쪽 또는 양쪽이 내층 배선일 경우, 제1 신호 배선층과 제2 신호 배선층을 접속하는 신호용 비어 홀은 스루홀이 아니고, 논(non) 비어 홀이어도 된다.

도 3a는, 제1 신호 배선층(113), 접지층(112), 제3 신호 배선층(115), 제4 신호 배선층(116), 전원층(111), 제2 신호 배선층(114)의 순으로, 절연층을 사이에 두고서 적층된 6층의 다층 프린트 배선판을 나타낸다. 이 경우, 접지층(112)에 접속하기 위한 접지용 스루홀과 전원층(111)에 접속하기 위한 전원용 스루홀 각각은, 제1 신호 배선층(113)과 제2 신호 배선층(114)을 접속하는 신호용 비어 홀(신호용 스루홀)에 인접하게 형성된다.

도 3b는, 제1 신호 배선층(113), 접지층(112), 제3 신호 배선층(115), 제2 신호 배선층(114), 전원층(111), 제4 신호 배선층(116)의 순으로, 절연층을 사이에 두고서 적층된 6층의 다층 프린트 배선판을 나타낸다.

이 경우, 접지층(112)에 접속하기 위한 접지용 스루홀과 전원층(111)에 접속하기 위한 전원용 스루홀 각각은, 제1 신호 배선층(113)과 제2 신호 배선층(114)을 접속하는 신호용 비어 홀(신호용 스루홀)에 인접하게 형성된다.

도 3c는, 제3 신호 배선층(115), 접지층(112), 제1 신호 배선층(113), 제4 신호 배선층(116), 전원층(111), 제2 신호 배선층(114)의 순으로, 절연층을 사이에 두고서 적층된 6층의 다층 프린트 배선판을 나타낸다. 이 경우, 접지층(112)에 접속하기 위한 접지용 스루홀과 전원층(111)에 접속하기 위한 전원용 스루홀 각각은, 제1 신호 배선층(113)과 제2 신호 배선층(114)을 접속하는 신호용 비어 홀(신호용 스루홀)에 인접하게 형성된다.

도 3d는, 제3 신호 배선층(115), 접지층(112), 제1 신호 배선층(113), 제2 신호 배선층(114), 전원층(111), 제4 신호 배선층(116)의 순으로, 절연층을 사이에 두고서 적층된 6층의 다층 프린트 배선판을 나타낸다. 이 경우, 접지층(112)에 접속하기 위한 접지용 스루홀과 전원층(111)에 접속하기 위한 전원용 스루홀 각각은, 제1 신호 배선층(113)과 제2 신호 배선층(114)을 접속하는 신호용 비어 홀(신호용 스루홀)에 인접하게 형성된다.

이때, 프린트 배선판의 층의 수에 상관없이, 제1 신호 배선층(113)은 항상 상기 접지층(112)에 인접하게 배치되고, 제2 신호 배선층(114)은 항상 상기 전원층(111)에 인접하게 배치되어 있다.

또한, 도 1은 배선 패턴, 커패시터 탑재용 랜드, 및 스루홀을 따로따로 도시하고 있지만, 탑재용 랜드로부터 스루홀까지 연장되는 배선 패턴을 설치하지 않고, 커패시터 탑재용 랜드와 스루홀이 일체로 형성되어도 된다.

또한, 반공진을 최소화하기 위해서, 양쪽 표면층에 쌍으로 배치된 커패시터의 용량값은 동등하고, 다른 용량값의 커패시터와는 저항이나 인덕터등에서 전원층 및 접지층의 한쪽 또는 양쪽을 전기적으로 분리하는 것이 바람직하다.

도 4는, 본 발명의 실시예 2에 따른 프린트 회로판의 평면도다. 프린트 회로판(200)은, 프린트 배선판(201)과, 프린트 배선판(201)의 동일면(한쪽의 표면층)에 실장된 반도체소자로서의 ＩＣ 211, 212를 구비하고 있다. 또한, ＩＣ211과 ＩＣ212를 전기적으로 접속하기 위한 신호 배선(222, 223, 224)은, 2개의 신호용 비어 홀(221a, 22lb)을 거쳐서 접속된다. 신호용 비어 홀(221a)에 인접하고, 제1 커패시터(205a)와 제2 커패시터(206a)가, 동일한 전원용 스루홀(203a)과 동일한 접지용 스루홀(204a)에 전기적으로 접속되어 있다. 또한, 신호용 비어 홀(22lb)에 인접하고, 제1 커패시터(205b)와 제2 커패시터(206b)가, 동일한 전원용 스루홀(203b)과 동일한 접지용 스루홀(204b)에 전기적으로 접속되어 있다.

이렇게, ＩＣ(211)는, 신호 배선 222에 직접 접속되어서, 신호 배선222와 전기적으로 도통되어 있고, 신호 배선 223에, 신호 배선 222 및 신호용 비어 홀(221a)을 거쳐서 접속되어서, 신호 배선 223과 전기적으로 도통되어 있다. 또한, ＩＣ(212)는, 신호 배선 224에 직접 접속되어서, 신호 배선 224와 전기적으로 도통되어 있고, 신호 배선 223에, 신호 배선 224 및 신호용 비어 홀(22lb)을 거쳐서 접속되어서, 신호 배선 223과 전기적으로 도통되어 있다. 즉, ＩＣ211과 ＩＣ212는, 신호 배선 222, 신호용 비어 홀(신호용 스루홀) 221a, 신호 배선 223, 신호용 비어 홀(신호용 스루홀) 22lb 및 신호 배선 224를 통해 전기적으로 도통되어 있다.

여기에서, ＩＣ211을 제1 반도체소자라고 하고, ＩＣ212를 제2 반도체소자라고 해서, ＩＣ 211,212가 실장되어 있는 표면층을 제1 신호 배선층이라고 한다. 아울러, 신호 배선 222를 제1 신호 배선층에 설치한 제1 신호 배선이라고 하고, 신호 배선 223을 제2 신호 배선층에 설치한 제2 신호 배선이라고 한다. 이 경우, 신호용 비어 홀(221a)에 인접하게 배치된 2개의 커패시터 205a와 206a 중, 제1 신호 배선층에 실장된 제1 커패시터는, 커패시터 205a다. 추가로, 제2 신호 배선층에 실장된 제2 커패시터는, 커패시터 206a다.

한편, ＩＣ212를 제1 반도체소자라고 하고, ＩＣ211을 제2 반도체소자라고 해서, ＩＣ 211,212가 실장되어 있는 표면층을, 제1 신호 배선층이라고 한다. 아울러, 신호 배선 224를 제1 신호 배선층에 설치한 제1 신호 배선이라고 하고, 신호 배선 223을 제2 신호 배선층에 설치한 제2 신호 배선이라고 한다. 이 경우, 신호용 비어 홀(22lb)에 인접하게 배치된 2개의 커패시터 205b와 206b 중, 제1 신호 배선층에 실장된 제1 커패시터는, 커패시터 205b다. 또한, 제2 신호 배선층에 실장된 제2 커패시터는, 커패시터 206b다.

즉, 제1 신호 배선인 신호 배선 222와, 제2 신호 배선인 신호 배선 223이, 신호용 비어 홀(221a)에 의해 전기적으로 접속되어 있다. 또한, 상기 신호용 비어 홀(221a)에 인접하고, 전원용 스루홀(203a) 및 접지용 스루홀(204a)이 프린트 배선판(201)에 형성됨과 아울러, 커패시터(205a,206a)도 프린트 배선판(201)에 실장되어 있다.

마찬가지로, 제1 신호 배선인 신호 배선 224와, 제2 신호 배선인 신호 배선 223이, 신호용 비어 홀(22lb)에 의해 전기적으로 접속되어 있다. 또한, 이 신호용 비어 홀(22lb)에 인접하고, 전원용 스루홀(203b) 및 접지용 스루홀(204b)이 프린트 배선판(201)에 형성됨과 아울러, 커패시터(205b,206b)도 프린트 배선판(201)에 실장되어 있다.

상기의 구조를 이용함으로써, ＩＣ211과 ＩＣ212가 내열성과 중량의 관점에서 동일 탑재면에 배치하는 구조와, 인접하는 신호 배선과 신호 배선의 순서를 교체하는 구조에 있어서, 전원 임피던스를 충분히 저감해서 방사 노이즈 특성을 개선하는 것이 가능하다.

이때, 본 실시예에서는 신호용 비어 홀이 2개가 설치되어 있지만, 2개이상의 신호용 비어 홀이 설치되어도 된다. 그리고, 각 신호용 비어 홀에 인접하고, 전원용 스루홀 및 접지용 스루홀이 프린트 배선판에 형성되고, 제1 커패시터 및 제2 커패시터가 프린트 배선판에 실장된다.

또한, 도 4에서는, 상기 커패시터 205a, 205b가 프린트 배선판(201)의 면에 대하여 수직방향으로 제2 신호 배선층에 투영될 때에 형성된 상기 커패시터 205a, 205b의 투영 상이 커패시터 206a, 206b에 중첩되지 않도록, 각각의 커패시터(205a, 206a, 205b, 206b)가 배치되어 있지만, 본 발명은 이 경우에 한정되지 않는다. 커패시터 205a의 투영 상의 일부가 커패시터206a에 중첩되도록 각 커패시터 205a, 206a를 배치함으로써, 더 효과적으로 방사 노이즈가 저감된다. 또한, 커패시터 205b의 투영 상의 일부가 커패시터 206b에 중첩되도록 각 커패시터 205b, 206b를 배치함으로써, 더 효과적으로 방사 노이즈가 저감된다.

도 5는, 본 발명의 실시예 3에 따른 프린트 회로판의 평면도다. 실시예 3에 따른 프린트 회로판(300)에는, 프린트 회로판(332, 334)이 각각 커넥터(330, 331)를 통해서 접속되어 있다. 프린트 회로판 332의 프린트 배선판 333에는, 반도체소자로서의 ＩＣ311이 실장되고, 프린트 회로판 334의 프린트 배선판 335에는, 반도체소자로서의 ＩＣ312가 실장되어 있다. 또한, ＩＣ311과 ＩＣ312를 전기적으로 접속하기 위한 신호 배선(322, 323, 325, 326)은 프린트 회로판(300)의 프린트 배선판(301)에 형성된 신호용 비어 홀(신호용 스루홀)(321) 및 커넥터(330, 331)를 통해서 전기적으로 접속된다. 즉, 신호 배선 322가 제1 신호 배선층에 설치된 제1 신호 배선이고, 신호 배선 323이 제2 신호 배선층에 설치된 제2 신호 배선이며, 신호 배선 322와 신호 배선 323이 신호용 비어 홀(321)에 의해 전기적으로 접속되어 있다. 또한, 신호용 비어 홀(321)에 인접하고, 제1 커패시터(305)와 제2 커패시터(306)가, 각각 동일한 전원용 스루홀(303)과 동일한 접지용 스루홀(304)에 전기적으로 접속되어 있다. 상기의 구조를 이용함으로써, 제품 사양상 복수기판에 연장되는 구조에 있어서, 전원 임피던스를 충분히 저감해서, 방사 노이즈 특성을 개선하는 것이 가능해진다.

도 6은, 본 발명의 실시예 4에 따른 프린트 회로판의 평면도다. 본 발명의 실시예 4에 따른 프린트 회로판(400)에는, 프린트 회로판(432)이 커넥터(430, 431)를 거쳐서 접속되어 있다. 프린트 회로판(400)의 프린트 배선판(401)에는, 반도체소자로서의 ＩＣ411이 실장되고, 프린트 회로판(432)의 프린트 배선판(433)에는, 반도체소자로서의 ＩＣ412가 실장되어 있다. 또한, ＩＣ411과 ＩＣ412를 전기적으로 접속하기 위한 신호 배선(422, 423, 427)은 프린트 배선판(401)에 배치된 신호용 비어 홀(신호용 스루홀)(421), 커넥터(431, 432) 및 신호전송 케이블(441)을 통해서 전기적으로 접속된다. 즉, 신호 배선 422가 제1 신호 배선층에 설치된 제1 신호 배선이고, 신호 배선 423이 제2 신호 배선층에 설치된 제2 신호 배선이며, 신호 배선 422와 신호 배선 423이 신호용 비어 홀(421)에 의해 전기적으로 접속되어 있다. 또한, 신호용 비어 홀(421)에 인접하고, 제1 커패시터(405)와 제2 커패시터(406)가, 각각 동일한 전원용 스루홀(403)과 동일한 접지용 스루홀(404)에 전기적으로 접속되어 있다. 상기의 구조를 이용함으로써, 신호전송 케이블이 안테나 패턴이 되어서 방사 노이즈가 생기기 쉬운 구조에 있어서, 전원 임피던스를 충분히 저감한 결과 방사 노이즈 특성을 개선하는 것이 가능해진다.

(예시 1)

본 발명의 예시 1에 관하여 설명한다. 도 1에 나타낸 프린트 회로판(100)의 구조에 있어서, 프린트 회로판(100)의 조건을 이하가 되도록 설계했다. 프린트 배선판의 두께는 1.6mm로 했다. 전원용 스루홀(3) 및 접지용 스루홀(4)의 구멍지름을 0.4mm, 랜드 지름을 0.8mm로 했다. 제1 커패시터(1)와 제2 커패시터(2) 각각에 대해, 1005사이즈로 0.1μF의 용량값을 갖는 칩을 사용했다. 제1 커패시터(1)와 신호용 비어 홀(21)간의 인접 거리는 0.735mm로 했다. 이때, 상기 커패시터(1,2)의 등가직렬 인덕턴스(ＥＳＬ)는 0.45ｎＨ로 했다.

이들의 조건하에서, 전원용 스루홀(3)의 인덕턴스는, 한쪽의 표면층과 전원층간에는 0.43ｎＨ이었고, 다른쪽의 표면층과 전원층간에는 0.17ｎＨ이었다. 또한, 접지용 스루홀(4)의 인덕턴스는, 한쪽의 표면층과 접지층간에는 0.17ｎＨ이었고, 다른쪽의 표면층과 접지층간에는 0.43ｎＨ이었다. 이들의 조건하에서 전원 임피던스 특성을 도 7에 실선으로 나타낸다.

(비교 예 1)

비교 예 1에서는 예시 1과 같은 4층의 프린트 회로판이고, 비록 제1 신호 배선층에는 제1 커패시터를 배치하고 있지만, 제2 신호 배선층에는, 제2 커패시터를 배치하지 않았다. 따라서, 비교 예 1에서는, 예시 1의 제2 신호 배선층의 제2 커패시터, 전원용 스루홀과 제2 커패시터를 접속하는 배선, 및 접지용 스루홀과 제2 커패시터를 접속하는 배선이 설치되지 않는다. 이것들 이외의 구조와 구성은, 예시 1과 같다. 이들 조건하에서의 전원 임피던스 특성을 도 7에 일점쇄선으로 나타낸다.

(비교 예 2)

비교 예 2에서는, 예시 1과 같은 4층의 프린트 회로판이고, 비록 제1 신호 배선층에는 제1 커패시터를 배치하고 있지만, 제2 신호 배선층에는, 제2 커패시터를 배치하지 않았다. 또한, 제1 신호 배선층에는 제1 커패시터와 병렬로, 제1 커패시터와 같은 용량값의 다른 커패시터를 접속하고 있다. 따라서, 비교 예 2에서는, 예시 1의 제2 신호 배선층의 제2 커패시터, 전원용 스루홀과 제2 커패시터를 접속하는 배선, 및 접지용 스루홀과 제2 커패시터를 접속하는 배선이 설치되지 않는다. 이것들 이외의 구조와 구성은 예시 1과 같다. 이들 조건하에서의 전원 임피던스 특성을 도 7에 파선으로 나타낸다.

도 7에 의하면, 전원용 스루홀 및 접지용 스루홀이 하나씩 설치된 경우에, 커패시터의 배치 방법에 따라 전원의 임피던스의 주파수 특성이 어떻게 변화되는지를 비교할 수 있다. 전술한 바와 같이, 예시 1과 같이 커패시터(1,2)를 배치했을 경우, 전원용 스루홀(3) 및 접지용 스루홀(4)의 인덕턴스는 비교 예 1의 경우와 비교해서 절반 정도 보인다.

그렇지만, 종래의 커패시터 배치 방법일 경우에, 전원용 스루홀 및 접지용 스루홀을 흐르는 리턴 전류경로는, 전원용 스루홀을 통과하고, 한쪽의 표면층의 커패시터를 거쳐서 접지용 스루홀을 통과하는 경로의 하나뿐이다. 그 때문에, 전원용 스루홀 및 접지용 스루홀의 인덕턴스는, 예시 1의 구조에 의거하여 커패시터를 배치했을 경우와 비교해서 약 2배가 된다. 따라서, 전원의 임피던스의 주파수특성을 비교하면, 인덕턴스가 지배적인 고주파영역에 있어서는, 예시 1의 구조에 의거하여 커패시터를 배치했을 때에, 가장 낮은 임피던스 특성을 보이고 있다.

일반적으로, 전원의 임피던스가 낮은 경우, 전원과 접지간의 결합이 강하기 때문에 신호의 리턴 전류가 전원층과 접지층 사이에서 이동하기 쉬워진다. 따라서, 신호 배선의 배선층 변화시에 형성된 리턴 경로길이는, 짧아지기 쉽다. 그 결과, 긴 리턴 경로길이로 인해 방사된 불필요한 전자파를 억제하는 것이 가능해진다. 특히, 30MHz이상의 주파수의 신호에 대한 효과는 명확하다.

또한, 비교 예 1,2의 커패시터 배치 방법에서는, 커패시터가 배치되지 않는 제2 신호 배선층에 있어서, 전원용 스루홀 및 접지용 스루홀이 각각 개방 단을 갖는다. 이에 따라서, 스루홀로부터 개방 단을 향하여 흐르는 전류는, 개방 단에서 전반사되고 나서, 전원층 혹은 접지층으로 되돌아간다. 이것은, 전원층 및 접지층으로부터 다른쪽의 표면층의 개방 단까지 연장되는 대응한 스루홀에서 경로의 1/4파장을 주로 갖는 정재파의 주파수성분에 의해, 전원 혹은 접지에 흐르는 전류가 방사 노이즈로서 증폭되는 원인이 된다. 예시 1의 구조에서는, 상기 비교 예 1 및 2에서 개방 단인 상기 스루홀들의 단에 커패시터가 실장되어 있다. 이러한 구조는, 고주파성분에 있어서 개방 단이 없기 때문에, 상기의 정재파의 발생을 막는 구조를 실현한다. 그 결과, 스루홀의 개방 단으로 인해 방사된 불필요한 전자파를 억제하는 것이 가능해진다.

본 발명을 예시적 실시예들을 참조하여 기재하였지만, 본 발명은 상기 개시된 예시적 실시예들에 한정되지 않는다는 것을 알 것이다. 아래의 청구항의 범위는, 모든 변형, 동등한 구조 및 기능을 포함하도록 아주 넓게 해석해야 한다.

Claims

내층으로서 설치된 전원층, 내층으로서 설치된 접지층, 상기 접지층에 인접하게 설치된 제1 신호 배선층, 및 상기 전원층에 인접하게 설치된 제2 신호 배선층이 각각 절연층을 사이에 두고서 적층된 복수의 도체층과,
상기 제1 신호 배선층에 설치된 제1 신호 배선과,
상기 제2 신호 배선층에 설치된 제2 신호 배선과,
상기 제1 신호 배선과 상기 제2 신호 배선을 전기적으로 접속하기 위한 신호용 비어 홀을 구비한, 프린트 배선판;
상기 프린트 배선판의 한쪽의 표면층에 실장된 제1 커패시터;
상기 프린트 배선판의 다른쪽의 표면층에 실장된 제2 커패시터;
상기 전원층에 전기적으로 접속된 전원용 스루홀; 및
상기 접지층에 전기적으로 접속된 접지용 스루홀을 포함하는, 프린트 회로판으로서,
상기 제1 커패시터 및 상기 제2 커패시터 각각의 일단이 같은 전원용 스루홀에 전기적으로 접속되고, 상기 제1 커패시터 및 상기 제2 커패시터 각각의 타단이 같은 접지용 스루홀에 전기적으로 접속된, 프린트 회로판.
제 1 항에 있어서,
상기 제1 신호 배선층은 상기 한쪽의 표면층이며, 상기 제2 신호 배선층은 상기 다른쪽의 표면층인, 프린트 회로판.
제 1 항에 있어서,
상기 제1 신호 배선층과 상기 제2 신호 배선층의 한쪽 혹은 양쪽이, 상기 프린트 배선판의 내층으로서 각각 형성되어 있는, 프린트 회로판.
제 1 항에 있어서,
상기 제1 커패시터와 상기 제2 커패시터 중 적어도 한쪽의 커패시터가, 상기 신호용 비어 홀에 인접하게 배치되어 있는, 프린트 회로판.
제 1 항에 있어서,
상기 프린트 배선판의 면에 대하여 수직방향으로 상기 다른쪽의 표면층에 상기 제1 커패시터를 투영하여서 형성된 상기 제1 커패시터의 투영 상이 상기 제2 커패시터의 적어도 일부에 중첩하도록 상기 제1 커패시터 및 상기 제2 커패시터가 배치되어 있는, 프린트 회로판.
제 1 항에 있어서,
상기 제1 신호 배선에 전기적으로 도통하도록, 상기 한쪽의 표면층에 실장된 제1 반도체소자; 및
상기 제2 신호 배선에 전기적으로 도통하도록, 상기 다른쪽의 표면층에 실장된 제2 반도체소자를 더 구비한, 프린트 회로판.
제 1 항에 있어서,
상기 제1 신호 배선에 전기적으로 도통하도록, 상기 한쪽의 표면층에 실장된 제1 반도체소자; 및
상기 제2 신호 배선에 전기적으로 도통하도록, 상기 한쪽의 표면층에 실장된 제2 반도체소자를 더 구비한, 프린트 회로판.