KR101106434B1 - 프린트 회로판 - Google Patents

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Abstract

반도체 집적 회로용 전원 단자 및 그라운드 단자가 캐패시터를 통해 도체에 접속된다. 도체 패턴은, 그라운드 플레인 및 전원 플레인 중 어디에도 접속되지 않는 플레인 도체에 필터를 통해 접속된다. 이에 의해, 전원과 그라운드 사이에서 발생하는 공통 모드 노이즈가 플레인 도체로 흐르게 된다. 이것은 상대적으로 안테나로서 동작하는 프린트 배선판의 그라운드 및 전원에 흐르는 공통 모드 노이즈를 감소시킨다.
전원 단자, 그라운드 단자, 캐패시터, 공통 모드 노이즈, 프린트 배선판

Description

프린트 회로판{PRINTED CIRCUIT BOARD}
본 발명은 LSI와 같은 반도체 소자가 프린트 배선판 상에 실장되는 프린트 회로판에 관한 것이다.
집적화와, LSI(Large-Scale Integration)의 처리 속도의 추가적인 증가에 기인하여, LSI 전원 또는 그라운드(ground) 전위의 변화에 의해 야기되는 문제점들이 증가되고 있다. LSI 회로가 동작하기 위하여, 고 전위를 인가하기 위한 전원과 저 전위를 인가하기 위한 그라운드 전위가 요구된다.
도 13a 및 도 13b는, CMOS의 인버터 회로, 그 신호 출력과, 전원 및 그라운드 전위의 변경 간의 관계를 도시하는 도면이다. 도 13a에 도시된 바와 같이 구성되는 CMOS 인버터의 출력이 저 레벨에서 고 레벨로 스위칭하는 때에, NMOS(805) 측은 폐쇄되고 PMOS(804) 측은 개방된다. 그 결과, 충전 전류(807)가 생성되어 전원(802)에 축적된 전하가 PMOS(804)를 통과하여 부하(806)에 축적된다. 이러한 저 레벨에서 고 레벨로의 스위칭이 발생하는 순간에, 전하는 전원 도체로부터 릴리즈(release)되어, 결과적으로 스파이크 노이즈(spike noise)가 발생하여 전원 전위가 순간적으로 감소한다.
추가적으로, CMOS 인버터의 출력이 고 레벨에서 저 레벨로 스위칭하는 때에, 방전 전류(808)가 생성되어 PMOS(804) 측은 폐쇄되고, NMOS(805) 측은 개방되어, 부하(806)에 축적된 전하가 NMOS(805)를 통해서 그라운드(803)로 흐른다. 이와 같은 고 레벨에서 저 레벨로의 스위칭이 발생하는 순간에, 전하가 부하(806)로부터 그라운드(803)로 흘러, 그라운드 전위가 순간적으로 증가되어, 소위 스파이크 노이즈가 생성된다.
따라서, 클록 출력(809)시에, 전원 전위 파형(810)과 그라운드 전위 파형(811)에서 스파이크 노이즈가 발생하고, 노이즈의 방향은 서로에 대하여 하나 걸러 반대가 된다. 본 회로는 전원 전위와 그라운드 전위 간의 전위차에 의해 동작한다. 따라서, 회로가 수신하는 전위차는 클럭의 1/2 주기를 가지는 스파이크 노이즈(812)에 의해 영향을 받는다. 전위의 이러한 변화는, 예를 들면, LSI의 오동작 또는 신호의 출력 타이밍의 변화를 초래한다.
일본특허출원공개 제2006-261470에 개시된 바와 같이, 최근의 LSI는 통상적으로 바이패스 캐패시터와 같은 용량성 성분이 전원과 그라운드 사이에 배치되도록 설계된다. 도 14a에 도시된 바와 같이, 전술한 문제점들을 방지하기 위하여 배치된 캐패시터(814)는 그라운드 전위의 감소를 초래하고, 이것은, 스위칭시에 야기되는 전원(802) 전위의 감소가 뒤따르게 한다. 이것은, 도 14b에 도시된 바와 같이, 전원 전위 파형(815)에서의 변화와 그라운드 전위 파형(816)에서의 변화가 일치하도록 만든다. 따라서, 전원과 그라운드 간의 전위차(817)가 상당히 감소된다.
그러나, 프린트 배선판 상에 배치된 바이패스 캐패시터는 전원과 그라운드 간의 차이로부터 발행하는 노이즈만을 감소시킨다. 실제로는 이상적인 그라운드를 보장하는 것이 어렵기 때문에, 바이패스 캐패시터가 이용되는 경우에 전원 및 그라운드의 전위가 동일한 양상으로 변화하는 공통 모드 노이즈를 억제하는 것이 불가능하다.
차동 모드 노이즈와 마찬가지로, 공통 모드 노이즈는 전원 도체 및 그라운드 도체를 안테나로 하여 공간으로 방출되고, 방사 노이즈를 증가시킨다.
공통 모드 노이즈를 감소시키기 위한 수단으로서, 페라이트 코어(ferrite core)가 프린트 배선판에 부착되고 공통 모드 노이즈가 열로 변환되는 기술이 제안되었다. 그러나, 필요한 주파수 대역에서 이러한 효과를 얻기 위해서는 페라이트 코어는 어느 정도의 용량을 가질 필요가 있다. 추가적으로, 페라이트 코어는 소결체이기 때문에, 작은 페라이트 코어를 생산하는 것은 어렵다. 추가적으로, 페라이트 코어는 노이즈가 억제될 복수의 영역에 배치될 필요가 있다. 따라서, 이것은 비용 측면에서도 효과적인 수단이 아니다.
2개의 도체에서 생성되는 공통 모드 노이즈를 감소시키기 위한 기술이 US 2006/0125570에 제안되어 있다. 이 문헌에 따르면, 차동 신호 전송에 있어서의 2 신호 도체가 신호 도체와 그라운드 사이에 직렬 접속되는 2개의 캐패시터에 의해 접속되고, 이러한 2개의 캐패시터의 접합점은 저항에 의해 접속되는, 중앙 탭 터미네이션(center tap termination)이 구성된다.
그러나, 이러한 기술은 차동 신호에 대한 공통 모드 노이즈를 감소시키도록 설계되며, DC 회로의 전원 및 그라운드로부터 발생되는 공통 모드 노이즈에는 대처할 수 없다. 구체적으로, 도 13a에 도시된 DC 회로의 경우에, 공통 모드 노이즈는 전원 배선 및 그라운드 배선에서 동일한 방향으로 흐른다. 따라서, 도 14a에 도시된 것과 같은 중앙 탭 터미네이션은 이용가능하지 않다. 구체적으로, 공통 모드 노이즈가 전원과 그라운드 사이에서 발생하기 때문에, 저항을 통해서 접속되는 그라운드는 회로에 포함되지 않는다.
이처럼 전원과 그라운드 사이에서 발생하는 공통 모드 노이즈는 작은 전류로도 상당한 방사 노이즈(radiation noise)를 야기할 수 있을 것이다. 따라서, 최근에는, 보다 고속인 LSI를 위하여, 전원과 그라운드 사이에 발생하는 공통 모드 노이즈에 의해 야기되는 방사 노이즈를 줄이는 것이 중요하게 되었다.
따라서, 본 발명의 목적은, 프린트 배선판 상에 실장되는 반도체 집적 회로의 그라운드와 전원 사이에 발생하는 공통 모드 노이즈에 의해 야기되는 방사 노이즈가 저렴한 구성에 의해 감소되도록 설계되는 프린트 회로판을 제공하는 것이다.
프린트 회로판은, 전원 단자와 그라운드 단자를 가지는 반도체 집적 회로가 반도체 집적 회로의 전원 단자 및 그라운드 단자에 각각 접속되는 전원 패턴 및 그라운드 패턴을 가지는 프린트 배선판 상에 실장되도록 구성된다. 프린트 배선판은, 전원 패턴에 접속되는 전원 플레인(plane), 그라운드 패턴에 접속되는 그라운드 플레인, 전원 패턴 및 그라운드 패턴 어디에도 접속되지 않는 플레인 도체, 및 캐패시터를 통해 전원 패턴 및 그라운드 패턴에 각각 접속되는 도체 패턴을 포함한다. 플레인 도체 및 도체 패턴은 필터를 통해 접속된다. 플레인 도체는 반도체 집적 회로의 전원 단자 및 그라운드 단자 중 적어도 하나 상에 중첩되는 영역을 가진다.
본 발명의 추가적인 특징은 첨부된 도면을 참조하여 아래의 예시적인 실시예에 대한 설명으로부터 명확해질 것이다.
도 1은 제1 실시예에 따른 프린트 회로판의 개략도.
도 2는 제1 실시예에 따른 프린트 회로판의 주부의 평면도.
도 3은 제1 실시예에 따른 프린트 회로판의 다른 형태의 개략도.
도 4는 제2 실시예에 따른 프린트 회로판의 개략도.
도 5는 제2 실시예에 따른 프린트 회로판의 다른 형태의 개략도.
도 6은 제3 실시예에 따른 프린트 회로판의 투시도.
도 7은 제3 실시예에 따른 프린트 회로판의 방사 노이즈 감소 효과를 나타내는 그래프.
도 8은 제4 실시예에 따른 프린트 회로판의 개략도.
도 9는 제4 실시예에 따른 프린트 회로판의 주부의 평면도.
도 10은 제4 실시예에 따른 프린트 회로판의 다른 형태의 개략도.
도 11은 제5 실시예에 따른 프린트 회로도의 개략도.
도 12는 제5 실시예에 따른 프린트 회로도의 다른 형태의 개략도.
도 13a는 종래의 인버터 회로의 구성을 도시하는 도면.
도 13b는 종래의 인버터 회로에 관한 그래프.
도 14a는 종래의 인버터 회로의 구성을 도시하는 도면.
도 14b는 종래의 인버터 회로에 관한 그래프.
첨부된 도면을 참조하여, 본 발명을 실시하는 최적의 모드가 아래에서 기술될 것이다.
[제1 실시예]
도 1은 제1 실시예에 따른 프린트 회로판의 개략도이다. 도 2는 도 1에 도시된 프린트 회로판의 주부의 평면도이며, 반도체 집적 회로(102)의 전원 단자(104) 및 그라운드 단자(105)가 실장되는 부분을 상세하게 도시한다.
프린트 회로판(101)은 패키징된 반도체 집적 회로(102) 및 다층 프린트 배선탄(103)을 포함한다. QFP(Quad Flat Package)의 반도체 집적 회로(102)는 전술한 전원 단자(104), 그라운드 단자(105) 및 복수의 신호 단자(106)를 가진다. 프린트 배선판(103)은 FR4로 이루어지는 다층(2층) 기판이다. 제1 층(103A)은 그라운드 플레인(107)을 가진다. 제2 층(103B)은 기준 전위를 제공하는 전원 플레인(108)을 가진다. 제3 층(103C)은 전원 플레인(108) 및 그라운드 플레인(107)에 직접 접속되지 않는 플레인 도체를 가진다. 제1 실시예에 따른 프린트 배선판(103)은 제1 층(103A), 제2 층(103B) 및 제3 층(103C)으로부터 형성된다. 그러나, 본 발명은 이것에 한정되지 않으며, 다층 프린트 배선판은 4 이상의 층을 가질 수 있을 것이다.
전원 단자(104) 및 그라운드 단자(105)는 각각 제1 층(103A) 상에 형성되는 전원 패턴(110) 및 그라운드 패턴(111)에 접속된다. 전원 패턴(110)은 비아(112) 를 통해 전원 플레인(108)에 접속된다. 그라운드 패턴(111)은 그라운드 플레인(107)에 접속된다. 전원 패턴(110)은 캐패시터(113)를 통해 도체 패턴(114)에 접속된다. 그라운드 패턴(111)은 캐패시터(115)를 통해 도체 패턴(114)에도 접속된다. 도체 패턴(114)은 저항 또는 비드 인덕터(bead inductor)와 같은 필터(116)를 통해 비아(117)에 접속된다. 비아(117)는 플레인 도체(109)에 접속된다. 또한, 제1 층(103A)에는 신호 단자(106)에 접속되는 신호 패턴(118)이 형성된다.
도 1에 도시된 프린트 회로판(101)에서, 전원과 그라운드 사이의 공통 모드 노이즈가, 캐패시터(113, 115), 도체 패턴(114), 필터(116) 및 비아(117)의 순으로 통과한 후에 플레인 도체(109)로 흐른다. 이 경우에, 프린트 배선판(103)의 제3 층(103C) 상에 형성되는 플레인 도체(109)는 공통 모드 노이즈에 대하여 기준으로서의 역할을 한다. 그 결과, 공통 모드 노이즈에 대한 임피던스가 감소하고, 노이즈는 플레인 도체(109)로 흐른다.
플레인 도체(109)를 기준 플레인으로 이용하기 위하여, 프린트 회로판(101)을 수직 방향으로부터 투시하였을 때에 플레인 도체(109)가 전원 단자(104) 및 그라운드 단자(105) 중 적어도 하나와 중첩하는 것이 바람직하다. 플레인 도체(109)가 반도체 집적 회로(102) 바로 아래에 위치하고, 반도체 집적 회로(103)의 외형(outer shape)보다 더 큰 것이 보다 바람직하다. 낮은 임피던스를 보장하는 경우에는, 플레인 도체(109)는 비아용 홀(hole) 또는 메시(mesh)를 가질 수 있을 것이다.
공통 모드 노이즈는, 전술한 바와 같이 공통 모드 노이즈가 다른 회로 기판 또는 케이블로 흐르는 것을 방지하기 위하여 플레인 도체(109)로 흘러, 방사 노이즈의 발생을 감소시킨다. 추가적으로, 직렬 접속된 캐패시터(113, 115)는 차동 모드 노이즈에 대하여 효과적이다. 추가적으로, 캐패시터(113, 115)를 서로 평행하게 배치하는 것 또한 각 캐패시터의 자기 인덕턴스(self inductance)를 감소시키고, 고주파수 노이즈를 더욱 감소시킨다.
플레인 도체(109)로 흐르는 공통 모드 노이즈는 플레인 도체(109)에서의 중첩을 야기한다. 이것은, 플레인 도체(109)가 어떠한 다른 회로에도 접속되지 않기 때문에 중대한 문제를 일으키지는 않을 수 있을 것이다. 그러나, 플레인 도체(109)의 물리적인 형태는 공진을 일으킬 수 있을 것이다. 공진이 발생하는 경우에, 임피던스의 극(pole)이 특정 주파수에서 발생되어, 회로의 동작 주파수에 따라 방사 노이즈를 악화시킬 수 있을 것이다. 이러한 점에서, 플레인 도체(109)에서의 중첩 노이즈를 릴리즈하는 방법이 도 3에 도시된 바와 같이 제안되었다.
도 3은 도 1에 제2 필터(119)가 추가된 프린트 회로판을 도시한다. 제2 필터(119)는, 그 한 단부가 비아(120)를 통해 플레인 도체(109)에 접속되고, 그 다른 단부가 제1 층(103A)의 그라운드 플레인에 접속되도록 제1 층(103A) 상에 실장된다. 플레인 도체(109)를 흐르는 공통 모드 노이즈에 의해서 야기되는 공진에 의해 생성되는 에너지는 제2 필터(119)에 의해 열로 변환되어, 공통 모드 노이즈가 플레인 도체(109)에서 중첩되는 것을 방지한다. 따라서, 방사 노이즈가 억제될 수 있다.
저항 또는 비드 인덕터는 제2 필터(119)로서 이용되기에 적합하다. 억제될 노이즈의 주파수가 특정되는 경우, 주파수에 따라 캐패시터가 배치될 수 있을 것이다. 제2 필터(119)의 다른 단부는 제1 층(103A)의 그라운드 플레인에 접속된다. 그러나, 본 발명은 이에 한정되지 않으며, 프린트 회로판(101)의 임의의 부분이 플레인 도체와는 독립적인 그라운드로서의 역할을 하기만 한다면, 다른 단부가 이 부분에 접속될 수 있을 것이다. 그라운드 대신에, 제2 필터(112)의 다른 단부가 전원 플레인에 접속될 수 있을 것이다.
캐패시터(113, 115)와 필터(116) 중 어느 것도 이용하지 않는 종래의 프린트 회로판의 경우, 공통 모드 노이즈는 전원 패턴(110) 및 그라운드 패턴(111)을 통해 그라운드 플레인(107) 및 전원 플레인(108)으로 흐른다. 통상적으로, 공통 모드 노이즈의 리턴(return) 전류(즉, 전류)는 어스(earth)로 흐르는 것으로 생각된다. 따라서, 어스를 기준으로서 이용하는 공통 모드 회로에서, 전원 플레인(108) 및 그라운드 플레인(107)으로 이루어지는 신호 도체의 임피던스는 매우 높다. 그 결과, 그라운드 플레인(107) 및 전원 플레인(108)이 안테나로서 기능하여, 방사 노이즈가 발생할 수 있을 것이다. 추가적으로, 방사 노이즈는 안테나로서 동작하는 프린트 회로판에 접속되는 케이블에 발생할 수 있을 것이다.
[제2 실시예]
도 4는 제2 실시예에 따른 프린트 회로판의 개략도이다.
프린트 회로판(201)은 반도체 회로(202) 및 다층 프린트 배선판(203)을 포함한다. BGA(Ball Grid Allay)에 포함된 반도체 집적 회로(202)는 전원 땜납 볼(204), 그라운드 땜납 볼(205) 및 복수의 신호 땜납 볼(206)을 포함한다. 프린 트 배선판(203)은 FR4로 이루어지는 4층의 기판이다. 제1 층(203A)은 그라운드 플레인(207)을 가진다. 제2 층(203B)은 기준 전위를 공급하는 전원 플레인(208)을 가진다. 제3 층(203C)은 전원 플레인(208) 및 그라운드 플레인(207)에 직접 접속되지 않는 플레인 도체(209)를 가진다. 제4 층(203D)은 프린트 배선판(203)의 후면(back)을 형성하며, 다양한 전자 구성요소가 이 후면에 실장된다.
프린트 회로판(201)을 수직 방향으로부터 투시하면, 플레인 도체(209)의 영역은, 플레인 도체(209)가 전원 단자(204) 및 그라운드 단자(205) 중 적어도 하나와 중첩하도록 위치하는 것이 바람직하다. 플레인 도체(209)가 반도체 집적 회로(202) 바로 아래에 위치하고, 반도체 집적 회로(203)의 외형보다 큰 것이 더욱 바람직하다. 저 임피던스를 보장하는 경우에는, 플레인 도체(209)는 비아용 홀 또는 메시를 가질 수 있을 것이다.
전원 땜납 볼(204)은 프린트 회로판(203) 상의 전원 패턴(210)에 접속되고, 그라운드 땜납 볼(205)은 프린트 회로판(203) 상의 그라운드 패턴(211)에 접속된다. 전원 패턴(210)은 비아(212)를 통해 제2 층(203B)에 접속되고, 제4 층(203D)에도 접속된다. 그라운드 패턴(211)은 제1 층(203A)의 그라운드 플레인(207)에 접속되고, 그라운드 패턴(211) 근방에 배치된 비아(217)를 통해 제4 층(203D)에도 접속된다. 제4 층(203D) 상에서, 비아(212, 217)는 캐패시터(213,215)를 통해 제1 도체 패턴(214)에 각각 접속된다. 제1 도체 패턴 및 제2 도체 패턴(219)은 칩 저항(216)을 통해 접속된다. 제2 도체 패턴(219)은 비아(220)를 통해 제3 층(203C)의 플레인 도체(209)에 접속된다.
전원 땜납 볼(204) 및 그라운드 땜납 볼(205)로부터 발생하는 공통 모드 노이즈는 비아(212, 217)로 흐르고, 그 후에, 제4 층(203D)의 캐패시터(213, 215) 및 제1 도체 패턴(214)으로 흐른다. 노이즈는 칩 저항(216)을 통해 제1 도체 패턴(214)으로부터 제2 도체 패턴(219)으로도 흐른다. 노이즈는 비아(220)를 통해 제3 층(203C)의 플레인 도체(209)로도 흐른다. 이 경우에, 제1 실시예에서 이용된 필터(116)와 마찬가지로, 칩 저항(216)은 공통 모드 노이즈를 플레인 도체로 흐르게 하는 경로의 역할을 한다. 어스에 대한 그라운드 플레인(207)의 공통 모드 임피던스는 통상적으로 150Ω 정도이다. 플레인 도체(209)로의 경로에 대하여, 그 임피던스가 150Ω 이상인 경우, 공통 모드 노이즈는 플레인 도체(209)로 흐르지 않는다. 이러한 이유로, 칩 저항(216)은 150Ω 이상인 것이 바람직하다. 이것은 필터를 포함하는 구성보다 저렴한 구성에 의해서 방사 노이즈를 감소시키는 것을 가능하게 한다.
플레인 도체(209)로 흐른 공통 모드 노이즈는 플레인 도체(209)에 중첩을 야기한다. 플레인 도체(209)는 어떠한 다른 회로에도 접속되지 않기 때문에, 중대한 문제가 발생하지는 않는다. 그러나, 공통 모드 노이즈는 플레인 도체(209)의 물리적인 형태에 기인하여 공진을 야기할 수 있을 것이다. 공진이 발생하는 경우, 임피던스의 극이 특정 주파수에서 발생시킬 수 있을 것이며, 따라서, 회로의 동작 주파수에 따라 방사 노이즈를 악화시킨다. 이러한 관점에서, 플레인 도체(209)에서의 중첩 노이즈를 릴리즈하는 방법이 도 5에 도시되어 있다.
도 5는 도 4에 도시된 프린트 회로판에 제2 필터(219)가 추가된 것을 도시한 다. 제2 필터(219)는, 그 한 단부가 비아(220)를 통해 플레인 도체(209)에 접속되고, 그 다른 단부가 제1 층(203)의 그라운드 플레인에 접속되도록 제1 층(203A) 상에 실장된다. 플레인 도체(209)에 흐르는 공통 모드 노이즈에 의해서 야기되는 공진에 의해 생성되는 에너지는 제2 필터(219)에 의해서 열로 변환될 수 있을 것이며, 따라서, 공통 모드 노이즈가 플레인 도체(209)에 축적되는 것을 방지한다. 따라서, 방사 노이즈가 억제될 수 있다.
저항 또는 비드 인덕터는 제2 필터로서 이용하기에 적절하다. 억제될 노이즈의 주파수가 특정되는 경우, 주파수에 따라 캐패시터가 배치될 수 있을 것이다. 제2 필터(219)의 다른 단부는 제1 층(203A)의 그라운드 플레인에 접속된다. 그러나, 본 발명은 이에 한정되지 않고, 제2 필터(219)의 다른 단부는, 프린트 회로판(101)의 임의의 부분이 플레인 도체에 독립적인 그라운드로서의 역할을 하기만 한다면, 이 부분에 접속될 수 있을 것이다. 그라운드 대신에, 제2 필터(219)의 다른 단부는 전원 플레인에 접속될 수 있을 것이다.
[제3 실시예]
도 6은 제3 실시예에 따른 프린트 회로판의 투시도이다. 도 7은 제3 실시예에서의 방사 노이즈 감소 효과를 나타내는 그래프이다.
프린트 회로판(301)은 반도체 집적 회로(302), 제1 프린트 배선판(303), 및 제2 프린트 배선판(304)을 포함한다. 반도체 집적 회로(302) 및 제1 프린트 배선판(303)은 접합 배선(305)에 의해서 전기적으로, 그리고 물리적으로 접속되며, 수지 주형(306)에 의해 피복된다. 제1 배선판(303) 및 제2 프린트 배선판(304)은 전 원 땜납 볼(319) 및 그라운드 땜납 볼(321)에 의해 접속된다.
반도체 회로(302)의 전원과 제1 프린트 배선판(303)의 전원 패턴(309)은 전원 접합 배선(307)에 의해서 접속된다. 반도체 집적 회로(3020)의 그라운드와 제1 프린트 배선판(303)의 그라운드 패턴(310)은 그라운드 접합 배선(308)에 의해서 접속된다. 전원 패턴(309) 및 제1 도체 패턴(311)은 캐패시터(312)에 의해 접속된다. 그라운드 패턴(310)과 제1 도체 패턴(311)은 캐패시터(313)에 의해 접속된다. 제1 도체 패턴(311) 및 제2 도체 패턴(314)은 캐패시터(즉, 칩 캐패시터)(315)에 의해 함께 접속된다. 제2 도체 패턴(314) 은 비아(316)에 의해 제1 프린트 배선층(303)의 플레인 도체(317)에 접속된다.
플레인 도체(317)는 제1 프린트 배선판(303)의 전원 패턴(309) 및 그라운드 패턴(310)과 직접적인 전류 연속성을 확립하지는 않는다. 전원 패턴(309)은 비아(318)를 통해 전원 땜납 볼(319)과의 연속성을 확립하고, 이에 의해 제2 프린트 배선판(304)의 전원 도체에 접속된다. 그라운드 패턴(310)은 비아(320)를 통해 그라운드 땜납 볼(321)과의 연속성을 확립하고, 이에 의해 제2 프린트 배선판(304)의 그라운드 도체에 접속된다.
반도체 집적 회로(302)의 전원 및 그라운드에 의해서 생성되는 공통 모드 노이즈는 접합 배선(307)에 의해 제1 프린트 배선판(303)의 전원 패턴(309) 및 그라운드 패턴(310)으로 흐른다. 공통 모드 노이즈는, 캐패시터(312, 313), 제1 도체 패턴(311), 캐패시터(315), 제2 패턴 도체(314) 및 비아(316)를 통해 플레인 도체(317)로도 흐른다. 이것은 제2 프린트 배선판(304)을 흐르는 공통 모드 노이즈 의 상당한 감소를 제공하고, 따라서, 안테나로서의 역할을 하는 제2 프린트 배선판(304)에 의해서 야기되는 방사 노이즈의 발생을 억제한다.
이 경우에, 캐패시터(312, 313)는 전원과 그라운드 사이에 생성되는 차동 모드 노이즈 또한 억제하는 기능을 하여, 캐패시터(312, 313)의 용량이 바람직하게 0.1㎌ 이상이 된다. 이러한 제3 실시예는 제1 및 제2 실시예에서 각각 이용된 필터(116, 216) 대신에 캐패시터(315)를 이용한다. 도 5에 도시된 바와 같이, 캐패시터는 통상적으로 자기 공진 주파수를 가진다. 억제될 방사의 피크 주파수가 자기 공진 주파수와 실질적으로 동일하도록 캐패시터(405)를 선택하는 것은 특정 주파수에서 노이즈를 선택적으로 감소시키는 것을 가능하게 한다.
전술한 바와 같이 캐패시터를 필터로서 이용하는 때에, 플레인 도체 내에 흡수될 공통 모드 노이즈는 캐패시터의 자기 공진 주파수를 이용함으로써 선택될 수 있다.
[제4 실시예]
도 8은 제4 실시예에 따른 프린트 회로판의 개략도이다. 도 9는 도 8에 도시된 프린트 회로판의 주부의 평면도이며, 도 8에 도시된 반도체 집적 회로의 전원 단자(404) 및 그라운드 단자(402)가 실장되는 부분을 상세하게 도시한다.
프린트 회로판(401)은 반도체 집적 회로 및 다층 프린트 배선판(403)을 포함한다. QFP(Quad Flat Package) 내의 반도체 집적 회로(402)는 전원 단자(404), 접지 단자(405) 및 복수의 신호 단자(406)를 가진다. 프린트 배선판(403)은 FR4로 이루어지는 다층 기판이다. 제1 층(403A)은 신호 패턴(418) 및 그라운드 플레 인(407)을 가진다. 제2 층(403B)은 기준 전위를 제공하는 전원 플레인(408)을 가진다. 제3 층(403C)은 그라운드 도체를 가지며, 플레인 도체(409)는 전원 플레인(408) 및 그라운드 플레인(407)에 직접 접속되지는 않는다.
전원 단자(404)는 프린트 배선판(403) 상의 전원 패턴(410)에 접속되며, 그라운드 단자(405)는 프린트 배선판(403) 상의 그라운드 패턴(411)에 접속된다. 전원 패턴(410)은 비아(412)를 통해 전원 플레인(408)에 접속된다. 그라운드 패턴(411)은 그라운드 플레인(407)에 접속된다. 전원 패턴(10)은 캐패시터(413)를 통해 도체 패턴(414)에 접속된다. 그라운드 패턴(411)은 캐패시터(415)를 통해 도체 패턴(414)에 접속된다. 도체 패턴(414)은 비아(417)를 통해 플레인 도체(409)에 접속된다.
제4 실시예에서, 플레인 도체(409)는 캐패시터(413)를 통해 전원 패턴(410)에 접속되며, 캐패시터(415)를 통해 그라운드 패턴(411)에도 접속된다. 즉, 비아(417), 캐패시터(413) 및 캐패시터(415)는, 도 1에 도시된 필터(116), 도 4의 칩 저항(216) 또는 도 6의 캐패시터(315)없이 직접 접속된다.
플레인 도체(409)에 흐른 공통 모드 노이즈는 그 위에 축적된다. 그러나, 플레인 도체(409)는 다른 회로에 독립적으로 배치되며, 따라서 방사 노이즈의 발생이 방지된다. 이러한 간단한 형태를 이용하여, 제4 실시예는 안테나로서 기능할 수 있는 프린트 배선판(403)의 전원 플레인(408) 및 그라운드 플레인(407)에 흐르는 공통 모드 노이즈의 상당한 감소를 제공하여, 방사 노이즈의 발생을 억제한다.
플레인 도체(409)가 어떠한 다른 회로에도 접속되지 않기 때문에, 플레인 도 체(409)에 축적되는 공통 모드 노이즈는 중대한 문제점을 야기하지는 않는다. 그러나, 플레인 도체(409)의 물리적 형태는 공진을 발생시킬 수 있을 것이다. 공진이 발생하는 경우, 임피던스는 특정 주파수에서 극을 야기하고, 그 결과 회로의 동작 주파수에 따라 방사 노이즈를 악화시킨다. 이러한 문제점을 해결하기 위하여, 플레인 도체(409)에서 중첩 노이즈를 릴리즈하는 방법이 도 10에 도시되어 있다.
도 10은 도 8에 도시된 프린트 회로판에 제2 필터(419)가 추가된 것을 도시한다. 제2 필터(419)는, 그 한 단부가 비아(420)를 통해 플레인 도체(409)에 접속되고, 그 다른 단부가 제1 층(403)의 그라운드 플레인에 접속되도록 제1 층(403A)에 실장된다. 플레인 도체(409)에 흐른 공통 모드 노이즈에 의해 야기되는 공진에 의해 생성되는 에너지는 제2 필터(419)에 의해 열로 변환될 수 있으며, 따라서 공통 모드 노이즈가 플레인 도체(409)에 중첩되는 것을 방지한다. 따라서, 방사 노이즈가 억제될 수 있다.
저항 또는 비드 인덕터는 제2 필터(119)로서 이용하기에 적절하다. 억제될 노이즈의 주파수가 특정되는 경우에, 그 주파수에 대응하는 캐패시터가 배치될 수있을 것이다. 제2 필터(419)의 다른 단부는 제1 층(403A)의 그라운드 플레인에 접속된다. 그러나, 본 발명이 이에 한정되지 않으며, 다른 단부가, 프린트 회로판의 임의의 부분이 플레인 도체에 독립적인 그라운드로서의 역할을 하기만 한다면, 이 부분에 접속될 수 있을 것이다. 그라운드 대신에, 제2 필터(419)의 다른 단부가 전원 플레인에 접속될 수 있을 것이다.
프린트 회로판(401)을 수직 방향으로부터 투시하면, 플레인 도체(409)의 영 역은, 플레인 도체(409)가 전원 단자(404) 및 그라운드 단자(405) 중 적어도 하나와 중첩하도록 배치되는 것이 바람직할 것이다. 플레인 도체(409)가 반도체 집적 회로(402) 바로 아래에 위치하고, 반도체 집적 회로(403)의 외형보다 큰 것이 보다 바람직하다. 저 임피던스를 보장하는 경우, 플레인 도체(409)는 비아용 홀 또는 메시를 가질 수 있을 것이다.
[제5 실시예]
도 11은 제5 실시예에 따른 프린트 회로판의 주부의 투시도이다.
프린트 회로판(601)은 패키징된 반도체 집적 회로(602) 및 다층 프린트 배선판(603)을 포함한다. QFP(Quad Flat Package)에 포함된 반도체 집적 회로는 전원 단자(604) 및 그라운드 단자(605)를 가진다. 프린트 배선판(603)은 FR4로 이루어지는 다층 기판이다. 제1 층(603A)은 그라운드 플레인(607)을 가진다. 제2 층(603B)은 기준 전위를 공급하는 전원 플레인(608)을 가진다. 제3 층(603C)는 전원 플레인(608) 및 그라운드 플레인(607)에 직접 접속되지 않는 플레인 도체(609)를 가진다.
전원 단자(604)는 프린트 회로판(603) 상의 전원 패턴(610)에 접속된다. 그라운드 단자(605)는 프린트 회로판(603) 상의 그라운드 패턴(611) 상에 접속된다. 전원 패턴(610)은 비아(612)를 통해 전원 플레인(608)에 접속된다. 전원 및 그라운드를 접속하는 캐패시터(613)가 전원 패턴(610) 근방에 배치된다.
프린트 회로판(601)을 수직 방향으로부터 투시하면, 플레인 도체(609)의 영역은, 플레인 도체(609)가 전원 단자(604) 및 그라운드 단자(605) 중 적어도 하나 와 중첩하도록 위치하는 것이 바람직하다. 플레인 도체(609)는 반도체 집적 회로(602) 바로 아래에 위치하고, 반도체 집적 회로(63)의 외형보다 큰 것이 바람직하다. 저 임피던스를 보장하는 경우, 플레인 도체(609)는 비아용 홀 또는 메시를 가질 수 있을 것이다.
어스 표면이 노이즈에 대한 리턴 경로로서 동작하기 때문에, 공통 모드 노이즈의 루프(loop)는 매우 크다. 즉, 어스 표면에 흐르는 공통 모드 노이즈의 리턴 전류의 소거 효과(cancelling effect)는 방사 노이즈를 야기하는 중대한 인자가 되기에는 작다. 그러나, 플레인 도체(609)의 배치는, 어스 표면에 흐르는 공통 모드 노이즈의 루프에 비하여 루프가 상당히 작은 공통 모드 노이즈의 리턴 경로를 제공한다. 이것은 방사 노이즈를 효과적으로 감소시키는 것으로 생각된다. 따라서, 캐패시터 또는 필터 없이, 전원 및 그라운드에 의해서 발생되는 공통 모드 노이즈에 기인하는 방사 노이즈가 억제될 수 있다.
플레인 도체(609)가 전원 패턴(610) 및 그라운드 패턴(611)에 흐르는 공통 모드 노이즈에 대한 리턴 경로로서 동작하기 때문에, 공통 모드 노이즈에 대한 루프 경로는 어스 표면을 통하는 경우에 비하여 단축될 수 있다. 따라서, 방사 노이즈가 감소될 수 있다.
반도체 집적 회로(602)의 외형과 중첩하도록 플레인 도체(609)를 배치하는 것은, 공통 모드 노이즈의 소스인 반도체 집적 회로(602)로 리턴하기 위하여 플레인 도체(609)를 흐르는 공통 모드 노이즈에 대하여 요구되는 용량 결합을 증가시키는 것을 가능하게 한다. 그 결과, 플레인 도체(609)의 공통 모드 노이즈 임피던스 가 감소하고, 플레인 도체(609)를 흐르는 공통 모드 노이즈가 증가된다. 이것은 전원 플레인 및 그라운드 플레인에 흐르는 공통 모드 노이즈를 상대적으로 감소시켜, 방사 노이즈의 발생을 억제한다.
플레인 도체(109)는 어떠한 다른 회로에도 접속되지 않기 때문에, 플레인 도체(409) 내에 축적되는 공통 모드 노이즈는 중대한 문제점을 야기하지는 않는다. 그러나, 플레인 도체(409)의 물리적 형태는 공진을 발생시킬 수 있을 것이다. 공진이 발생하는 경우, 임피던스의 극이 특정 주파수에서 발생할 수 있을 것이며, 그 결과, 회로의 동작 주파수에 따라 방사 노이즈를 악화시킨다. 이러한 문제점을 해결하기 위하여, 플레인 도체(409) 내의 중첩 노이즈를 릴리즈하는 방법이 도 10에 도시되어 있다.
도 12는 도 11에 도시된 프린트 회로판에 제2 필터(619)가 추가된 것을 도시한다. 제2 필터(619)는, 그 한 단부가 비아(620)를 통해 플레인 도체(609)에 접속되고, 그 다른 단부가 제1 층(603A)의 그라운드 플레인에 접속되도록 제1 층(603A) 상에 실장된다. 플레인 도체(609)에 흐른 공통 모드 노이즈에 의해 야기되는 공진에 의해 발생되는 에너지는 제2 필터(619)에 의해 열로 변환될 수 있으며, 따라서, 공통 모드 노이즈가 플레인 도체(609) 내에 축적되는 것을 방지할 수 있다. 따라서, 방사 노이즈가 억제될 수 있다.
본 발명이 예시적인 실시예들을 참조하여 기술되었지만, 본 발명이 개시된 예시적인 실시예에 한정되지 않음을 이해하여야 할 것이다. 아래의 청구의 범위의 범위는, 모든 변형 및 등가 구조 및 기능을 포함하도록 가장 넓은 해석과 일치하여 야 한다.
본 출원은 2007년 6월 19일에 출원된 일본특허출원 제2007-160907호 및 2008년 4월 30일 출원된 제2008-118808호의 권리를 주장하며, 이들은 그 전체가 참조로 인용된다.

Claims (11)

  1. 프린트 회로판(101)이며,
    전원 단자(104) 및 그라운드 단자(105)를 갖는 반도체 집적 회로(102)와,
    상기 반도체 집적 회로(102)가 표면 상에 실장되고, 상기 전원 단자(104)에 접속되는 전원 패턴(110), 상기 그라운드 단자(105)에 접속되는 그라운드 패턴(111) 및 도체 패턴(114)을 표면 상에 갖는 프린트 배선판(103)을 포함하고,
    상기 프린트 배선판(103)은 플레인 도체(109)를 포함하고,
    상기 전원 패턴(110)은 제1 캐패시터(113)를 통해 상기 도체 패턴(114)에 접속되고, 상기 그라운드 패턴(111)은 제2 캐패시터(115)를 통해 상기 도체 패턴(114)에 접속되고, 상기 도체 패턴(114)은 제1 필터(116)를 통해 상기 플레인 도체(109)에 접속되는 프린트 회로판.
  2. 제1항에 있어서, 상기 프린트 배선판은 다층 기판이며, 상기 플레인 도체는 상기 프린트 배선판의 표면과는 상이한 층 상에 형성되고, 상기 프린트 회로판을 수직 방향으로부터 투시할 때에, 상기 플레인 도체는 상기 전원 단자 및 상기 그라운드 단자 중 적어도 하나와 중첩하도록 배치되는 프린트 회로판.
  3. 제1항에 있어서, 상기 프린트 배선판은 다층 기판이며, 상기 플레인 도체는 상기 프린트 배선판의 표면과는 상이한 층 상에 형성되고, 상기 플레인 도체는 상기 반도체 집적 회로 바로 아래에 배치되고 상기 반도체 집적 회로의 외형보다 큰 프린트 회로판.
  4. 제1항에 있어서, 상기 제1 필터는 칩 저항(216)인 프린트 회로판.
  5. 제1항에 있어서, 상기 제1 필터는 칩 캐패시터(309)인 프린트 회로판.
  6. 제1항에 있어서, 상기 프린트 배선판은 다층 기판이며, 그라운드층, 전원층, 및 상기 플레인 도체가 형성되는 배선층을 포함하고, 상기 플레인 도체는 제2 필터를 통해 상기 그라운드층 및 상기 전원층 중 하나에 접속되는 프린트 회로판.
  7. 프린트 회로판(401)이며,
    전원 단자(404) 및 그라운드 단자(405)를 갖는 반도체 집적 회로(402)와,
    상기 반도체 집적 회로(402)가 표면 상에 실장되는 다층 프린트 배선판(403)을 포함하고,
    상기 다층 프린트 배선판(403)은, 그라운드층, 전원층, 및 플레인 도체가 형성되는 배선층을 갖고, 상기 전원 단자(404)에 접속되는 전원 패턴(410) 및 상기 그라운드 단자(405)에 접속되는 그라운드 패턴(411)을 상기 표면 상에 갖고,
    상기 전원 패턴(410)은 제1 캐패시터(413)를 통해 상기 플레인 도체(409)에 접속되고, 상기 그라운드 패턴(411)은 제2 캐패시터(415)를 통해 상기 플레인 도체(409)에 접속되는 프린트 회로판.
  8. 제7항에 있어서, 상기 플레인 도체는 제2 필터(419)를 통해 상기 그라운드층 및 상기 전원층 중 하나에 접속되는 프린트 회로판.
  9. 삭제
  10. 제7항에 있어서, 상기 플레인 도체는 제2 필터(619)를 통해 상기 그라운드층 및 상기 전원층 중 하나에 접속되는 프린트 회로판.
  11. 프린트 회로판(101)이며,
    전원 단자(104) 및 그라운드 단자(105)를 갖는 반도체 집적 회로(102)와,
    상기 전원 단자(104)에 접속되는 전원 패턴(110)과,
    상기 그라운드 단자(105)에 접속되는 그라운드 패턴(111)과,
    도체 패턴(114)과,
    플레인 도체(109)를 포함하고,
    상기 전원 패턴(110)은 제1 캐패시터(113)를 통해 상기 도체 패턴(114)에 접속되고, 상기 그라운드 패턴(111)은 제2 캐패시터(115)를 통해 상기 도체 패턴(114)에 접속되고, 상기 도체 패턴(114)은 제1 필터(116)를 통해 상기 플레인 도체(109)에 접속되는 프린트 회로판.
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