JP2005506679A - 配線構造 - Google Patents
配線構造 Download PDFInfo
- Publication number
- JP2005506679A JP2005506679A JP2002563748A JP2002563748A JP2005506679A JP 2005506679 A JP2005506679 A JP 2005506679A JP 2002563748 A JP2002563748 A JP 2002563748A JP 2002563748 A JP2002563748 A JP 2002563748A JP 2005506679 A JP2005506679 A JP 2005506679A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- vias
- wiring structure
- coupled
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
- H05K1/0231—Capacitors or dielectric substances
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
- H05K1/113—Via provided in pad; Pad over filled via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
- H05K1/114—Pad being close to via, but not surrounding the via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/0929—Conductive planes
- H05K2201/09309—Core having two or more power planes; Capacitive laminate of two power planes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09372—Pads and lands
- H05K2201/09381—Shape of non-curved single flat metallic pad, land or exposed part thereof; Shape of electrode of leadless component
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09727—Varying width along a single conductor; Conductors or pads having different widths
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/0979—Redundant conductors or connections, i.e. more than one current path between two points
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49204—Contact or terminal manufacturing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49204—Contact or terminal manufacturing
- Y10T29/49208—Contact or terminal manufacturing by assembling plural parts
- Y10T29/49222—Contact or terminal manufacturing by assembling plural parts forming array of contacts or terminals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Connections Effected By Soldering, Adhesion, Or Permanent Deformation (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Structure Of Printed Boards (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Abstract
Description
【0001】
本発明は回路基板に関し、さらに詳細には、回路基板に用いる配線構造に関する。
【背景技術】
【0002】
回路基板は、コンピューター、セルラー電話及びパーソンルデジタルアシスタントのような現代の電子システムの構成要素である。回路基板は、現代の電子システムに必要な電子機能を実行する集積回路、抵抗、キャパシター及びインダクターのような電子コンポーネントを取付けて配線するためのプラットフォームを提供する。配線構造は、回路基板上の電子コンポーネントを相互に接続する導電性構造体である。
【0003】
配線構造は、簡単なものもあれば複雑なものもある。簡単な配線構造は導電性トレースを有する。導電性トレースは銅のような導電性材料の薄く狭幅の条片であるのが一般的であり、1つの電子コンポーネントを別のコンポーネントに接続するために回路基板の表面上に形成される。複雑な配線構造は、パッドに結合されたビアのような構造を含む。ビアは通常、円柱状の導電性セグメントであり、回路基板の異なる層または異なる層上のコンポーネントを相互に接続する。パッドは通常、回路基板の表面層上に形成された薄い正方形の導電性構造体である。パッドは、集積回路または他の電子デバイスのようなコンポーネントを回路基板上で利用される信号に接続するための場所を提供する。信号には、電力信号または定電位信号及び情報を運ぶ信号が含まれる。
【0004】
現在の電子システムにおける問題点の1つに、システムに電流のステップ状需要が発生し、このステップ状需要により電子システムの電力分配システムを構成する導体に電流サージが発生するという問題がある。電力分配システムを構成する導体は、これらの電流サージにより、電磁放射を発生させる(電磁障害(EMI)とも呼ばれる)。電子デバイスが発生させる電磁放射の許容量は通常、政府の規則により規制される。アメリカ合衆国では、規則は連邦通信委員会により制定施行される。従って、電子デバイスからの電磁放射を抑制する必要がある。
【0005】
電力分配システムの電磁放射の問題に対する1つの解決法として、定電位源に結合されたパッドとアースまたはゼロ電位源に結合されたパッドとの間に減結合キャパシターの接続を必要とするものがある。減結合キャパシターは、エネルギーを基板に結合された回路に供給して、電力分配システムの他の部分に電流サージを生ぜしめることなく電流需要のステップ状増加を満足させることができる局部的なエネルギー源である。しかしながら、定電位源をパッド及び減結合キャパシターに結合するビアは高い周波数ではインダクタンスが大きくなるため、電子デバイスにおける電流需要のステップ状増加がビアに電圧降下を発生させる。電流需要のステップ状増加の発生回数が比較的少ない場合、減結合キャパシターは電子システムの望ましくない電磁放射またはEMIを減少するように十分な働きをする。しかしながら、現代の電子システムの動作周波数はますます高くなる傾向があるため、電流需要のステップ状増加の頻度が増加し、この頻度の増加によりビアの電圧降下が望ましくないノイズ電圧を高いレートで発生させる。望ましくないノイズ電圧がこのように高いレートで発生すると、電力分配システムを流れる電流により電磁放射またはEMIがかなりの量発生する。
【0006】
上記及び他の理由により、本発明が求められている。
【実施例の詳細な説明】
【0007】
以下の詳細な説明において、本発明の特定の好ましい実施例を例示し、本願の一部を構成する添付図面を参照する。添付図面において、同一の参照番号は幾つかの図の実質的に同じコンポーネントを指すものである。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。他の実施例も利用可能であり、本発明の思想及び範囲から逸脱しないで構造的、機械的及び電気的な変更を行えることを理解されたい。従って、以下の詳細な説明は限定の意味で捉えるべきではなく、本発明の範囲は、頭書の特許請求の範囲をこの範囲に当然備わるべきである均等物の全範囲と共に正しく解釈することにより決定される。
【0008】
図1Aは、本発明の教示による配線構造100の幾つかの実施例の上面図である。図1Aからわかるように、配線構造100は基板101上に形成されている。配線構造100は、パッド102と、パッド102に結合された3つのビア104−106とを有する。ビア104は、導電セグメント110によりパッド102に結合されている。ビア105は、導電セグメント112によりパッド102に結合されている。ビア102は、パッド102に直接結合されている。ビア106をパッド102に直接結合するには、ビア106を基板101に形成した後、ビア106がパッド102と物理的及び電気的に結合されるようにパッド102をビア106の実質的に上方に形成する。
【0009】
パッド102は、基板101の表面上に銅、アルミニウム、金、銀またはタングステンのような導電性材料をパターン形成及びエッチングすることにより形成する。パターン形成及びエッチングを行う前に、基板101の表面上に化学的気相成長または電気めっきのようなプロセスにより導電性材料の薄い層を形成する。パッド102の形状はパターン形成及びエッチングプロセスにより決まるが、パッド102は特定の形状に限定されない。1つの実施例において、パッド102の周囲は、図1Aに示す六角形を形成するように6つの実質的にまっすぐな端縁部108−113が互いに接続されたものである。パッド102は、基板101上またはその近くに取付けた集積回路、抵抗、キャパシター、またはインダクターのような電子コンポーネントに信号を結合するための基板101上の場所を提供する。
【0010】
3つのビア104−106は、基板101に形成された円柱状の導体である。ビアは通常、基板の1またはそれ以上の層にホールをエッチングしてそのホール内に導電性材料を付着させることにより形成する。3つのビア104−106は、円柱状であることに限定されない。基板101における信号の伝送を可能にするものであれば、任意適当な形状を配線構造100の製造に使用できる。ビア104−106の形成に用いるに好適な他の形状の例として、正方形、八角形、三角形及び六角形が含まれる。パッド102はまた、ただ3つのビアの使用に限定されない。配線構造100の好ましい実施例では3つのビアが形成されるが、電磁障害の減少はパッド102を2またはそれ以上のビアにより信号源に結合しても得られる。当業者は、本発明の教示による、4つのビアを有する配線構造、5つのビアを有する配線構造及び6つ以上のビアを有する配線構造を形成できることがわかるであろう。シミュレーションによると、ただ1つのビアがパッドに結合された配線構造と比べると、2またはそれ以上のビアが結合された配線構造100の方が高周波性能が優れていることが判明している。
【0011】
導電セグメント110は、パッド102をビア104に結合する。導電セグメント110は、銅、アルミニウム、金、銀またはタングステンのような導電性材料により形成され、テイパーを有するのが好ましい。導電セグメント100は、第1の端部114と第2の端部116とを有する。第1の端部114は第1の幅118を、また第2の端部116は第2の幅120を有する。第1の端部114はビア104に接続され、第2の端部116はパッド102に接続されている。1つの実施例において、第1の幅118は第2の幅120より小さい。第1の幅118を第2の幅120よりも小さくすることによって、パッド102とビア104との間にテイパー付き導電セグメントを形成することができる。電流にステップ状の変化が発生すると、テイパー付き導電セグメントは一般的に、テイパーのないセグメントを有する同じ配線構造に比べて少量の電磁放射を発生する。テイパーは直線状のテイパーに限定されない。双曲線関数及び指数関数のような他の関数を用いて導電セグメント110のテイパーを決定することができる。ビア105をパッド102に接続する導電セグメント112もテイパー付き導電セグメントであるのが好ましい。
【0012】
図1Bは、本発明の教示によりキャパシター127が第1の配線構造100と第2の配線構造129との間に結合された回路基板125の一実施例を示す側面図である。第1の配線構造100は基板135に形成された第1の電位平面131に結合され、第2の配線構造129は基板135に形成された第2の電位平面133に結合されている。各電位平面131、133は、基板135に形成された導電性領域またはプレートであり、基板135上に形成された電子システムの動作時実質的に一定の電位源を提供する。半田要素136は、キャパシター127を第1の配線構造100に電気的に結合し、半田要素137はキャパシター127を第2の配線構造129に電気的に結合する。
【0013】
第1の配線構造100は、図1Aの説明において述べたように形成される。しかしながら、図1A及び図1Bに示すように、少なくとも3つのビア104、106のうち少なくとも1つのビアをパッド102の実質的に直下に位置させるのが好ましいことに注意されたい。ビア106をパッド102の実質的に直下に位置させると、基板135上の表面領域が電子コンポーネントの取付け用として利用可能な状態になる。さらに、ビア106をパッド102の実質的に直下に位置させると、ビア106をパッド102に結合するための特別の導電セグメントが不要になる。特別の導電セグメントはパッド102に結合された回路の動作時に電磁放射の発生源になりうるため、EMIの潜在的な発生源が回避される。
【0014】
第2の配線構造129は第1の配線構造100と実質的に同じように形成するのが好ましいが、第1の配線構造100と実質的に同じようにすることには限定されない。第2の配線構造129は、第1の配線構造100より多数の、又は少数のビアを有する場合がある。図1Bに示す実施例では、配線構造129は第2の電位平面133に結合された単一のビア142に結合されたパッド140を有する。絶縁リング(図示せず)は通常、単一のビア142が第1の電位平面131を通過する第1の電位平面131の任意の場所で、単一のビア142を第1の電位平面131から分離する。
【0015】
キャパシター127は、第1の電位平面131を第2の電位平面133に電気的に結合する。1つの実施例において、このキャパシター127は、電位平面131及び133のうち一方における電流のステップ状需要に応答して電流を供給できる高周波キャパシターである。別の実施例において、このキャパシターはセラミックキャパシターである。さらに別の実施例において、このキャパシター127は高周波セラミックキャパシターである。本発明は、第1の電位平面131を第2の電位平面133に結合する単一のキャパシターに限定されない。当業者は、多数の基板について、複数のキャパシターにより電位平面を減結合することがわかるであろう。
【0016】
基板135は、電子システムを構成する電子コンポーネントを取付けて相互接続する基体を提供する。基板135の製造に用いる適当な材料の例として、セラミック、エポキシ、シリコン及び他の絶縁体及び半導体が含まれる。通常、回路基板135のような回路基板は、配線構造100及び129のような複数の配線構造と、第1の電位平面131及び第2の電位平面133のような複数の定電位平面とを有する。
【0017】
図1Cは、本発明の教示による集積回路150に結合された配線構造100の一実施例を示す側面図である。図1Cからわかるように、集積回路150と定電位平面152との間には単一のパスが形成されている。このパスは、半田要素154、配線構造100及び定電位平面152を含む。定電位平面152の信号は、配線構造100及び半田要素154を経て集積回路150に至る。配線構造は、定電位表面152を半田要素154に結合するビア104−106を含む。通常、この半田要素154は集積回路150上のパッドをパッド102に結合する。配線構造100の高周波性能により、定電位平面152と集積回路150との間の信号が迅速に結合される。
【0018】
図2Aは、本発明の教示による配線構造200の幾つかの実施例を示す上面図である。図2Aからわかるように、配線構造200は基板201上に形成されている。配線構造200は、パッド202と基板201上に形成された3つのビア204――206とを有する。パッド202は、3つのビア204−206に直接結合されている。パッド202を3つのビア204−206に直接結合するには、3つのビア204−206を形成した後、パッド202を3つのビア204−206の実質的上方に、3つのビア204−206がそれぞれパッド202と物理的及び電気的に結合されるように形成する。
【0019】
パッド202は、基板201の表面上に銅、アルミニウム、金、銀またはタングステンのような導電性材料をパターン形成及びエッチングすることにより形成する。パターン形成及びエッチングの前に、基板201の表面上に化学的気相成長または電気めっきのようなプロセスにより導電性材料の薄い層を形成する。図2Bは、図2Aの配線構造200の側面図である。図2Bを参照して、パッド202は上側表面210と底面212とを有し、底面212は基板201と接触している。再び図2Aを参照して、パッド202の形状はパターン形成及びエッチングプロセスにより決まるが、このパッド202は特定の形状に限定されない。パッド202は、実質的に正方形のコアパッド214と、正方形でない3つのパッド216−218とを有する。正方形のコアパッド214は4つの端縁部221−224を有し、正方形でない3つのパッド216−218はそれぞれ4つの端縁部221−224の1つに隣接する。1つの実施例において、正方形でない3つのパッド216−218の少なくとも1つは、パッド217のような実質的に三角形である。パッド202は、基板201上またはその近くに取付けられた集積回路、抵抗、キャパシターまたはインダクターのような電子コンポーネントに信号を結合するための基板201上の場所を提供する。
【0020】
3つのビア204−206は、基板201に形成された円柱状の導体である。これらのビアは通常、基板の1またはそれ以上の層にエッチングによりホールを形成し、そのホールに導電性材料を付着させることにより形成する。3つのビア204−206は円柱状のものに限定されない。基板201内において信号を伝送できる任意適当な形状を配線構造200の形成に使用できる。ビア204−206の形成に適した他の形状の例として、正方形、八角形、三角形及び六角形が含まれる。パッド202は3つのビアとの併用に限定されない。配線構造200の好ましい実施例ではビアは3個あるが、パッド202を信号源に結合するために2またはそれ以上のビアを用いると電磁障害を減少することができる。当業者は、4つのビアを有する配線構造、5つのビアを有する配線構造及び6つ以上のビアを有する配線構造を本発明の教示に従って形成できることがわかるであろう。シミュレーションによると、2またはそれ以上のビアを結合した配線構造200の高周波性能はただ1つのビアを結合したパッドと比べると高周波性能が優れていることがわかっている。
【0021】
図2Cは、本発明の教示によりキャパシター227を第1の配線構造200と第2の配線構造229との間に結合した回路基板225の一実施例を示す側面図である。第1の配線構造200は基板235に形成された第1の電位平面231に結合されており、第2の配線構造229は基板235に形成された第2の電位平面233に結合されている。各電位平面231、233は、基板235に形成された導電性領域またはプレートであり、基板235上に形成された電子システムの動作時に実質的に一定の電位源を提供する。半田要素236はキャパシター227を第1の配線構造200に電気的に結合し、半田要素237はキャパシター227を第2の配線構造229に電気的に結合する。
【0022】
第1の配線構造200は、図2Aの説明に関連して述べたように形成される。しかしながら、図2B及び図2Aに示すように、3つのビア204−206をパッド202の実質的に直下に配置するのが好ましいことに注意されたい。3つのビア204−206をパッド202の実質的に直下に位置させると、基板225上の表面領域を電子コンポーネントの取付けに利用できる。さらに、パッド202に結合された回路の動作時に電磁放射源となりうる特別の導電セグメントが電力分配システムに付加されない。
【0023】
第2の配線構造229は、ビアの長さを除いて第1の配線構造200と実質的に同一であるのが好ましい。1またはそれ以上のビア239は通常、第1の電位平面231でなくて第2の電位平面233に結合されるため、第1の配線構造200の1またはそれ以上のビア241に比べるとわずかに長いか短い。しかしながら、第2の配線構造229は、第1の配線構造200と実質的に同一であるように限定されない。第2の配線構造229は、第1の配線構造より多数かまたは少数のビアを備えてもよい。しかしながら、第2の配線構造229は、図2Cにおいて、第1の配線構造200と実質的に同一なものとして示されている。1またはそれ以上のビア239が第1の電位平面231を貫通する場合は、別個の絶縁リング(図示せず)を設けて1またはそれ以上のビア239をそれぞれ第1の電位平面131から分離する。
【0024】
キャパシター227は、第1の電位平面231を第2の電位平面233に電気的に結合する。1つの実施例において、このキャパシター227は、電位平面231、233のうちの一方の電流のステップ状需要に応答して電流を供給できる高周波キャパシターである。別の実施例において、このキャパシター227はセラミックキャパシターである。さらに別の実施例において、このキャパシター227が高周波セラミックキャパシターである。本発明は、第1の電位平面231を第2の電位平面233に結合する単一のキャパシターに限定されない。当業者は、多数の基板について、複数のキャパシターにより電位平面を減結合することがわかるであろう。
【0025】
回路基板225は基板235を有し、この基板235は電子システムを構成する電子コンポーネントを取付けて相互接続するための基体を提供する。基板235の製造に適した材料の例として、セラミック、エポキシ、シリコン及び他の絶縁体及び半導体が含まれる。通常、回路基板225のような回路基板は、配線構造200、229のような複数の配線構造と、第1の電位平面231、233のような複数の定電位平面とを有する。
【0026】
図2Dは、本発明の教示による集積回路250に結合された配線構造200の一実施例を示す側面図である。図2Cからわかるように、集積回路250と定電位平面252との間には単一のパスが形成されている。このパスは、半田要素254、配線構造200及び定電位平面252を含む。定電位平面252における信号は、配線構造200及び半田要素254を通って集積回路250に至る。配線構造は、定電位平面252を半田要素254に結合するビア204−206を有する。通常、半田要素254は集積回路250上のパッドをパッド202に結合する。配線構造200の高周波性能により、定電位平面252と集積回路250との間における信号の迅速な結合が可能になる。
【0027】
特定の実施例について説明したが、当業者は同一目的を達成するように意図された任意構成を図示の特定の実施例の代わりに使用できることが明らかである。本願は、本発明の任意の変形例または設計変更を包含するものと意図されている。従って、本発明は、頭書の特許請求の範囲及びその均等物によってのみ限定されることが明らかである。
【図面の簡単な説明】
【0028】
【図1A】本発明の教示による配線構造の幾つかの実施例を示す上面図である。
【図1B】本発明の教示によるキャパシターが第1の配線構造と第2の配線構造との間に結合された回路基板の一実施例を示す側面図である。
【図1C】本発明の教示による集積回路に結合された配線構造の一実施例を示す側面図である。
【図2A】本発明の教示による配線構造の別の実施例を示す上面図である。
【図2B】図2Aに示す配線構造の側面図である。
【図2C】本発明の教示によるキャパシターが第1の配線構造と第2の配線構造との間に結合された別の実施例を示す側面図である。
【図2D】本発明の教示による集積回路に結合された配線構造の別の実施例を示す側面図である。
Claims (20)
- パッドと、
パッドに結合された少なくとも2つのビアとより成る配線構造。 - 少なくとも2つのビアのうち少なくとも1つのビアはパッドの実質的に直下に形成されている請求項1の配線構造。
- 少なくとも2つのビアのうち少なくとも1つのビアは、第1の幅を有する第1の端部と第2の幅を有する第2の端部とを備えた導電セグメントによりパッドに結合され、第1の端部は少なくとも2つのビアのうちの少なくとも1つのビアに接続され、第2の端部はパッドに接続され、第1の幅は第2の幅より小さい請求項2の配線構造。
- パッドは少なくとも5つの実質的にまっすぐな端縁部を有し、少なくとも2つのビアは3つのビアより成り、3つのビアのうちのただ2つのビアが実質的にまっすぐな端縁部に結合されている請求項2の配線構造。
- 実質的にまっすぐな端縁部に結合された3つのビアのうちただ2つのビアのうちの少なくとも1つのビアは、テイパー付き導電セグメントを介して実質的にまっすぐな端縁部の1つに結合されている請求項4の配線構造。
- 基板と、
基板上に形成され、第1の電位平面に結合された第1のパッドと、
基板上に形成され、少なくとも3つのビアにより第2の電位平面に結合された第2のパッドと、
第1のパッドを第2のパッドに結合するキャパシターとより成る回路基板。 - 少なくとも3つのビアうち少なくとも1つのビアは第2のパッドの実質的に直下に形成されている請求項6の回路基板。
- 少なくとも3つのビアはそれぞれ第2のパッドの実質的に直下に形成されている請求項6の回路基板。
- キャパシターは高周波キャパシターより成る請求項8の回路基板。
- キャパシターはセラミックキャパシターより成る請求項9の回路基板。
- 基板と、
基板上に形成され、底面が基板と接触関係にあるパッドと、
底面に結合された少なくとも3つのビアとより成る回路基板。 - パッドは、4つの端縁部を有する実質的に正方形のコアパッドと、正方形でない3つのパッドとより成り、正方形でない3つのパッドはそれぞれ4つの端縁部のうちの1つの端縁部と隣接接触関係にある請求項11の回路基板。
- 正方形でない3つのパッドのうちの少なくとも1つのパッドは実質的に三角形のパッドより成る請求項12の回路基板。
- 実質的に三角形のパッドは少なくとも3つのビアのうちの1つのビアに結合されている請求項13の回路基板。
- 正方形でない3つのパッドはそれぞれ少なくとも3つのビアのうちの1つのビアに結合されている請求項12の回路基板。
- 基板に少なくとも2つのビアを形成し、
少なくとも2つのビアをそれぞれパッドに結合するステップより成る配線構造の形成方法。 - 少なくとも2つのビアをそれぞれパッドに結合するステップは、少なくとも2つのビアのうち少なくとも1つのビアをパッドに直接結合するステップより成る請求項16の方法。
- 少なくとも2つのビアのうち少なくとも1つのビアをパッドに結合するためにテイパー付き導電セグメントを基板上に形成するステップを含む請求項17の方法。
- 集積回路をパッドに電気的に結合するステップを含む請求項18の方法。
- 集積回路をパッドに電気的に結合するステップは、集積回路とパッドとの間に半田要素を挿入するステップより成る請求項19の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/740,103 US7088002B2 (en) | 2000-12-18 | 2000-12-18 | Interconnect |
PCT/US2001/044651 WO2002063934A1 (en) | 2000-12-18 | 2001-11-20 | Interconnect |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005506679A true JP2005506679A (ja) | 2005-03-03 |
JP4027802B2 JP4027802B2 (ja) | 2007-12-26 |
Family
ID=24975046
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002563748A Expired - Fee Related JP4027802B2 (ja) | 2000-12-18 | 2001-11-20 | 配線構造 |
Country Status (7)
Country | Link |
---|---|
US (3) | US7088002B2 (ja) |
EP (1) | EP1344433A1 (ja) |
JP (1) | JP4027802B2 (ja) |
KR (1) | KR100560571B1 (ja) |
CN (1) | CN1290386C (ja) |
MY (1) | MY137665A (ja) |
WO (1) | WO2002063934A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7088002B2 (en) * | 2000-12-18 | 2006-08-08 | Intel Corporation | Interconnect |
US7812582B2 (en) | 2006-09-14 | 2010-10-12 | Qualcomm Incorporated | System and method of power distribution control of an integrated circuit |
US7902654B2 (en) * | 2006-05-10 | 2011-03-08 | Qualcomm Incorporated | System and method of silicon switched power delivery using a package |
JP2009135147A (ja) * | 2007-11-28 | 2009-06-18 | Shinko Electric Ind Co Ltd | 配線基板及び電子素子の接続構造及び電子装置 |
US9034280B2 (en) | 2009-12-16 | 2015-05-19 | General Electric Corporation | High-throughput methods and systems for processing biological materials |
US20130320522A1 (en) * | 2012-05-30 | 2013-12-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Re-distribution Layer Via Structure and Method of Making Same |
US9338627B1 (en) | 2015-01-28 | 2016-05-10 | Arati P Singh | Portable device for indicating emergency events |
US11490517B2 (en) * | 2019-07-31 | 2022-11-01 | ABB Power Electronics, Inc. | Interposer printed circuit boards for power modules |
US10993325B2 (en) | 2019-07-31 | 2021-04-27 | Abb Power Electronics Inc. | Interposer printed circuit boards for power modules |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09191184A (ja) * | 1996-01-10 | 1997-07-22 | Hitachi Ltd | プリント回路基板 |
DE19748689A1 (de) * | 1997-11-04 | 1999-05-20 | Trenew Electronic Gmbh | Niederinduktive Verbindung |
JP2000031329A (ja) * | 1998-07-15 | 2000-01-28 | Ngk Spark Plug Co Ltd | 多層配線基板 |
Family Cites Families (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3601750A (en) * | 1970-02-09 | 1971-08-24 | Berg Electronics Inc | Circuit board connector |
US3725743A (en) * | 1971-05-19 | 1973-04-03 | Hitachi Ltd | Multilayer wiring structure |
FR2404990A1 (fr) * | 1977-10-03 | 1979-04-27 | Cii Honeywell Bull | Substrat d'interconnexion de composants electroniques a circuits integres, muni d'un dispositif de reparation |
US4275410A (en) * | 1978-11-29 | 1981-06-23 | Hughes Aircraft Company | Three-dimensionally structured microelectronic device |
FR2468279A1 (fr) | 1979-10-19 | 1981-04-30 | Dujardin Editions | Procede de fabrication de plaques comportant au moins un circuit imprime |
US5255019A (en) * | 1990-01-30 | 1993-10-19 | Seiko Epson Corporation | Ink near-end detecting device |
JPH03283594A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Lighting & Technol Corp | 回路基板 |
US5081563A (en) * | 1990-04-27 | 1992-01-14 | International Business Machines Corporation | Multi-layer package incorporating a recessed cavity for a semiconductor chip |
JP2996510B2 (ja) * | 1990-11-30 | 2000-01-11 | 株式会社日立製作所 | 電子回路基板 |
US5258648A (en) * | 1991-06-27 | 1993-11-02 | Motorola, Inc. | Composite flip chip semiconductor device with an interposer having test contacts formed along its periphery |
US5355019A (en) * | 1992-03-04 | 1994-10-11 | At&T Bell Laboratories | Devices with tape automated bonding |
US5389743A (en) | 1992-12-21 | 1995-02-14 | Hughes Aircraft Company | Rivet design for enhanced copper thick-film I/O pad adhesion |
US5342999A (en) * | 1992-12-21 | 1994-08-30 | Motorola, Inc. | Apparatus for adapting semiconductor die pads and method therefor |
US5447871A (en) * | 1993-03-05 | 1995-09-05 | Goldstein; Edward F. | Electrically conductive interconnection through a body of semiconductor material |
US6495470B2 (en) | 1994-11-18 | 2002-12-17 | Intel Corporation | Contact and via fabrication technologies |
KR960028736A (ko) * | 1994-12-07 | 1996-07-22 | 오오가 노리오 | 프린트 기판 |
JP3269397B2 (ja) * | 1995-09-19 | 2002-03-25 | 株式会社デンソー | プリント配線基板 |
US6010769A (en) * | 1995-11-17 | 2000-01-04 | Kabushiki Kaisha Toshiba | Multilayer wiring board and method for forming the same |
US5875102A (en) | 1995-12-20 | 1999-02-23 | Intel Corporation | Eclipse via in pad structure |
US5796589A (en) * | 1995-12-20 | 1998-08-18 | Intel Corporation | Ball grid array integrated circuit package that has vias located within the solder pads of a package |
US5660321A (en) | 1996-03-29 | 1997-08-26 | Intel Corporation | Method for controlling solder bump height and volume for substrates containing both pad-on and pad-off via contacts |
JPH09298255A (ja) * | 1996-05-01 | 1997-11-18 | Shinko Electric Ind Co Ltd | セラミック回路基板及びこれを用いた半導体装置 |
US5753976A (en) | 1996-06-14 | 1998-05-19 | Minnesota Mining And Manufacturing Company | Multi-layer circuit having a via matrix interlayer connection |
US5731960A (en) | 1996-09-19 | 1998-03-24 | Bay Networks, Inc. | Low inductance decoupling capacitor arrangement |
DE19642929A1 (de) | 1996-10-17 | 1997-07-17 | Siemens Ag | Kontaktierung wenigstens eines Bauelementes auf einer mehrlagigen Leiterplatte |
ATE318580T1 (de) * | 1996-12-20 | 2006-03-15 | Alza Corp | Gelzusammensetzungen und verfahren |
US6162997A (en) * | 1997-06-03 | 2000-12-19 | International Business Machines Corporation | Circuit board with primary and secondary through holes |
US6046901A (en) * | 1998-05-04 | 2000-04-04 | Motorola, Inc. | Support structure, electronic assembly |
US6271481B1 (en) * | 1998-09-03 | 2001-08-07 | Visteon Global Technologies, Inc. | Pad configurations for improved etching of multilayer circuit assemblies |
US6111204A (en) * | 1999-02-08 | 2000-08-29 | Ford Motor Company | Bond pads for fine-pitch applications on air bridge circuit boards |
US6215372B1 (en) * | 1999-06-02 | 2001-04-10 | Sun Microsystems, Inc. | Method and apparatus for reducing electrical resonances in power and noise propagation in power distribution circuits employing plane conductors |
US6246107B1 (en) * | 1999-07-07 | 2001-06-12 | Philips Semiconductors, Inc. | Semiconductor device arrangement having configuration via adjacent bond pad coding |
US6187418B1 (en) * | 1999-07-19 | 2001-02-13 | International Business Machines Corporation | Multilayer ceramic substrate with anchored pad |
US6337805B1 (en) * | 1999-08-30 | 2002-01-08 | Micron Technology, Inc. | Discrete devices including EAPROM transistor and NVRAM memory cell with edge defined ferroelectric capacitance, methods for operating same, and apparatuses including same |
US6414248B1 (en) * | 2000-10-04 | 2002-07-02 | Honeywell International Inc. | Compliant attachment interface |
US7088002B2 (en) | 2000-12-18 | 2006-08-08 | Intel Corporation | Interconnect |
-
2000
- 2000-12-18 US US09/740,103 patent/US7088002B2/en not_active Expired - Lifetime
-
2001
- 2001-11-20 WO PCT/US2001/044651 patent/WO2002063934A1/en active IP Right Grant
- 2001-11-20 KR KR1020037008112A patent/KR100560571B1/ko active IP Right Grant
- 2001-11-20 CN CNB018227139A patent/CN1290386C/zh not_active Expired - Fee Related
- 2001-11-20 EP EP01998012A patent/EP1344433A1/en not_active Withdrawn
- 2001-11-20 JP JP2002563748A patent/JP4027802B2/ja not_active Expired - Fee Related
- 2001-12-03 MY MYPI20015492A patent/MY137665A/en unknown
-
2006
- 2006-05-09 US US11/382,450 patent/US7375432B2/en not_active Expired - Lifetime
-
2007
- 2007-11-30 US US11/948,748 patent/US7638419B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09191184A (ja) * | 1996-01-10 | 1997-07-22 | Hitachi Ltd | プリント回路基板 |
DE19748689A1 (de) * | 1997-11-04 | 1999-05-20 | Trenew Electronic Gmbh | Niederinduktive Verbindung |
JP2000031329A (ja) * | 1998-07-15 | 2000-01-28 | Ngk Spark Plug Co Ltd | 多層配線基板 |
Also Published As
Publication number | Publication date |
---|---|
US7088002B2 (en) | 2006-08-08 |
US20060191712A1 (en) | 2006-08-31 |
US7638419B2 (en) | 2009-12-29 |
KR20030064830A (ko) | 2003-08-02 |
US7375432B2 (en) | 2008-05-20 |
KR100560571B1 (ko) | 2006-03-14 |
MY137665A (en) | 2009-02-27 |
US20020074161A1 (en) | 2002-06-20 |
WO2002063934A1 (en) | 2002-08-15 |
EP1344433A1 (en) | 2003-09-17 |
JP4027802B2 (ja) | 2007-12-26 |
CN1290386C (zh) | 2006-12-13 |
US20080090406A1 (en) | 2008-04-17 |
CN1504068A (zh) | 2004-06-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8094429B2 (en) | Multilayer capacitors and methods for making the same | |
US7638419B2 (en) | Method of fabricating a via attached to a bond pad utilizing a tapered interconnect | |
US20050190017A1 (en) | Filter circuit device and method of manufacturing the same | |
US5185502A (en) | High power, high density interconnect apparatus for integrated circuits | |
JP3234556B2 (ja) | 回路ボードの信号線路インピーダンスの制御方法及び装置 | |
JP2005183949A (ja) | 低クロストークノイズのプリント回路ボード、及びその製造方法 | |
US6750403B2 (en) | Reconfigurable multilayer printed circuit board | |
JP2003218271A (ja) | 高周波モジュール用基板及び高周波モジュール | |
US7064630B2 (en) | High-frequency module and its manufacturing method | |
US6873219B2 (en) | Printed circuit board noise attenuation using lossy conductors | |
WO2001001453A2 (en) | Method and apparatus for adjusting electrical characteristics of signal traces in layered circuit boards | |
US7388158B2 (en) | Concentric spacer for reducing capacitive coupling in multilayer substrate assemblies | |
JP3878795B2 (ja) | 多層配線基板 | |
KR100669963B1 (ko) | 다층배선기판 및 그 제조 방법 | |
JP3798978B2 (ja) | 多層配線基板 | |
JP4377725B2 (ja) | 高周波用配線基板 | |
JP2008078184A (ja) | 高周波チップ搭載用多層配線板および高周波回路モジュール | |
KR20190108541A (ko) | 칩 전자부품 및 그 실장기판 | |
US7626828B1 (en) | Providing a resistive element between reference plane layers in a circuit board | |
US5757623A (en) | Low-noise, high-Q stripline inductor | |
CN115881715B (zh) | 一种基于厚薄膜电路基板的lange电桥及其制备方法 | |
JP2000277928A (ja) | 多層配線基板 | |
JP2005286436A (ja) | 高周波用配線基板 | |
JP3784244B2 (ja) | 多層配線基板 | |
KR100223030B1 (ko) | 기판 통전 구멍의 임피던스 정합 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060719 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061018 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061106 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070214 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070329 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070409 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070813 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070911 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071010 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |