JP2009135147A - 配線基板及び電子素子の接続構造及び電子装置 - Google Patents

配線基板及び電子素子の接続構造及び電子装置 Download PDF

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安衛 徳武
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茂明 菅沼
Naoyuki Koizumi
直幸 小泉
Fumimasa Katagiri
史雅 片桐
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Abstract

【課題】本発明は高密度化に対応した配線基板及び電子素子の接続構造及び電子装置に関し、高密度化を図りつつ製造コストの低減及び電気的特性の向上を図ることを課題とする。
【解決手段】内部配線１４と絶縁層１７Ａ〜１７Ｃとが多層形成された基板本体１２と、内部配線１４に接続されると共に絶縁層１７Ａ〜１７Ｃを貫通して形成されるヴィアとを有し、アレイ状に配置されたバンプ１６Ａ〜１６Ｃを有する電子素子１５が実装される配線基板であって、基板本体１２のバンプ接合位置にパッド用ヴィア１３（１３Ａ〜１３Ｃ）を配置し、かつ、このパッド用ヴィア１３（１３Ａ〜１３Ｃ）の上端部が基板本体１２の表面１２ａから突出するよう構成する。
【選択図】図３

Description

本発明は配線基板及び電子素子の接続構造及び電子装置に係り、特に高密度化に対応した配線基板及び電子素子の接続構造及び電子装置に関する。
近年の電子素子の高機能化及び高密度化に伴い、電子素子の端子数（フリップチップI/O数）が増大しバンプのピッチは狭くなってきている。これに伴い、電子素子を実層する配線基板においてもバンプと接続される配線を高密度に配設する必要が生じ、その製造工程が難しくなり歩留まり低下の原因となっている。このため、電子素子の高密度化に対応した配線構造を有した配線基板の提案が種々行われている（例えば、特許文献１，２参照）。
例えば高密度化を示す指標として（バンプピッチ／受けパッド径）及び（配線幅／配線間距離）の関係がある。この関係について、図１に示す配線基板１を例に挙げて説明する。
図１に示す配線基板１は、基板本体２の表面２ａに図示しない電子素子のバンプが接続するパッド３が形成されており、この各バッド３には配線４が接続されている。各パッド３のパッド径はＤ、配線４の幅はＷである。また、隣接する一対のパッド間のバンプピッチ（例えばパッド３ａ，３ｂ間の離間距離）をＰとし、隣接する一対の配線４の離間距離をＳとする。
この（バンプピッチＰ／パッド径Ｄ）の関係の変遷としては、(350μm／200μm)→(240μm／110μm)→(200μm／90μm)のような変化がみられる。これに対し、パッド列を２列あるいは３列引き出すのに必要な（配線幅Ｗ／配線間距離Ｓ）は、それぞれ(50μm／50μm、30μm／30μm)→(43μm／43μm、26μm／26μm)→(36μm／36μm、22μm／22μm)となる。この傾向から、近い内にバンプピッチは100μm以下まで狭ピッチ化が進むと考えられる。
例えば、パッド径を70μmとした場合、バンプピッチ100μmの間に配線を1本形成する場合に必要な（配線幅Ｗ／配線間距離Ｓ）は(10μm／10μm)となり、バンプピッチ100μmの間に配線を２本形成する場合に必要な（配線幅Ｗ／配線間距離Ｓ）は(6μm／6μm)となる。
特開２０００−２４４１０６号公報 特開平１１−０６８２９８号公報
しかしながら、従来の配線基板（有機基板）上の配線形成技術では、配線幅Ｗが10μm程度から歩留まりが著しく低下し、6μm以下は殆ど不可能であると考えられる。この様な微細配線を実現する方法として、セラミックやシリコン等の無機基板上にスパッタ技術などで配線を形成することが考えられるが、製造コストが増大してしまうという問題点がある。
また、微細配線が形成できたとしても、微細化に伴う配線抵抗が増大すると共に、基材がセラミックである場合には、その高誘電率化に伴う寄生容量が問題となる等の問題点が生じる。
本発明は上記の点に鑑みてなされたものであり、高密度化を図りつつ製造コストの低減及び電気的特性の向上を図りうる配線基板及び電子素子の接続構造及び電子装置を提供することを目的とする。
上記の課題は、本発明の第１の観点からは、
内部配線と絶縁層とが多層形成された基板本体と、前記内部配線に接続されると共に前記絶縁層を貫通して形成されるヴィアとを有し、アレイ状に配置されたバンプを有する電子素子が実装される配線基板であって、
前記基板本体の前記バンプが接合される位置に前記ヴィアを配置すると共に、前記ヴィアを前記基板本体の表面から突出させることにより前記ヴィアの上端部が前記基板本体の表面に露出する構成としてなる配線基板により解決することができる。
また上記発明において前記ヴィアは、ビアホールに導電材を充填してなる構成であることが望ましい。
また上記発明において、前記ヴィアは、複数の前記絶縁層を貫通して形成されてなることが望ましい。
また上記の課題は、本発明の第２の観点からは、
内部配線と絶縁層とが多層形成された基板本体と前記絶縁層を貫通して形成された第１のヴィアとを有する配線基板に対し、アレイ状に配置されたバンプを有する電子素子を実装する電子素子の実装構造において、
前記基板本体の前記バンプが接合される位置に、前記基板本体の厚さ方向に対する一端が前記内部配線と接続し、他端が前記基板本体の表面に露出した第２のヴィアを設け、
該第２のヴィアの上端部に前記バンプを接合することにより前記電子素子を前記配線基板に実装する電子素子の実装構造により解決することができる。
また、上記発明において、前記ヴィアの直径を前記バンプの直径と等しくすることが望ましい。
また上記の課題は、本発明の第３の観点からは、
アレイ状に配置されたバンプを有する電子素子と、
内部配線と絶縁層とが多層形成された基板本体と、前記内部配線に接続されると共に前記絶縁層を貫通して形成されるヴィアとを有し、前記電子素子が実装される配線基板とを有する電子装置であって、
前記基板本体の前記バンプが接合される位置に前記ヴィアを配置すると共に、前記ヴィアを前記基板本体の表面から突出させることにより前記ヴィアの上端部が前記基板本体の表面に露出するよう構成し、
前記電子素子の有するバンプが前記ヴィアの上端部に直接接触して電気的導通をとる構成とした電子装置により解決することができる。
本発明によれば、基板本体のバンプが接合される位置にヴィアを配置すると共に、このヴィアの上端部が基板本体の表面に露出する構成としたことにより、電子素子のバンプをヴィアの上端部に直接接合することができる。このため、基板本体上に配線を形成する必要がなくなり、ヴィアと接続された内部配線を用いて配線の引き出しを行うことができる。
この際、内部配線は基板本体を多層化することにより複数層に形成することができるため、ヴィアを介して前記バンプと接続された配線を積層された各内部配線層に分散させることができ、よって各層における内部配線層のピッチを広くすることができる。これにより、電子素子の端子が高密度化しても、高い電気的特性を維持しつつ、かつ低コストである配線基板を実現することができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
図２乃至図７は、本発明の一実施形態である配線基板１０Ａを示している。図２は配線基板１０Ａの要部を拡大して示す平面図であり、図３及び図４は電子素子１５を配線基板１０Ａに実装した際の接続構造及び電子装置を示す図であり、図５乃至図７は配線基板１０Ａを構成する各絶縁層の平面図である。
配線基板１０Ａは、大略すると基板本体１２及びパッド用ヴィア１３等により構成されている。
基板本体１２は、絶縁層と内層配線が多層形成された構成とされている。本実施形態に係る配線基板１０Ａは、絶縁層１７Ａ〜１７Ｃ及び内部配線１４が複数層（本実施形態では３層）にわたり積層された構成とされている。尚、図２乃至図７においては、内部配線１４の内、本願の特徴となる内側用配線１４Ａ，中央用配線１４Ｂ，外側用配線１４Ｃのみを図示している。
第１乃至第３絶縁層１７Ａ〜１７Ｃは、エポキシ系樹脂或いはポリイミド系樹脂等の樹脂材料により形成されている。この各絶縁層１７Ａ〜１７Ｃの厚さは、例えば30〜40μmとされている。また、内部配線１４（内側用配線１４Ａ，中央用配線１４Ｂ，外側用配線１４Ｃ）は、Ｃｕにより形成されている。
パッド用ヴィア１３は、後に詳述するように基板本体１２の厚さ方向に対する下端部（図中矢印Ｚ１方向の端部）が内部配線１４に接続され、上端部（図中矢印Ｚ２方向の端部）は基板本体１２の表面１２ａから露出し、後に詳述するように電子素子１５のバンプ１６が直接フリップチップ接合される。また、パッド用ヴィア１３は、接続される配線１４Ａ〜１４Ｃの位置に応じ、複数の絶縁層１７Ａ〜１７Ｃを貫通して基板本体１２の表面１２ａに露出する構成とされている。
このパッド用ヴィア１３も内部配線１４と同様にＣｕにより形成されている。また、このパッド用ヴィア１３は、通常のめっき処理或いはヴィアフィルめっきにより、内部に空間のない、換言するとＣｕで埋められた構成のヴィア構造とされている。
本実施例に係る配線基板１０Ａは、図３及び図４に模式的に示すように、電子素子１５がフリップチップにより実装されることにより電子装置（半導体装置）を構成する。また、電子素子１５はバンプ１６がアレイ状に配置されており、これに対応するようバンプ１６が接合されるパッド用ヴィア１３もアレイ状に配置されている。
ところで、各図において矢印Ｘ１方向が電子素子１５の内側となり、矢印Ｘ２方向が電子素子１５の外側となる。このため、以下の説明において複数配設されるパッド用ヴィア１３及び内部配線１４を個別に示す場合には、その配設位置により、パッド用ヴィア１３については外側ヴィア１３Ａ，中央ヴィア１３Ｂ，内側ヴィア１３Ｃといい、内部配線１４については外側用配線１４Ａ，中央用配線１４Ｂ，内側用配線１４Ｃといい、また電子素子１５に配設されるバンプ１６についても、外側バンプ１６Ａ，中央バンプ１６Ｂ，内側パッド１６Ｃというものとする。
続いて、パッド用ヴィア１３の配設位置の構造に注目し、これについて説明する。前記したように本実施形態に係る配線基板１０Ａは高密度化されることにより多数のバンプ１６を有した電子素子１５がフリップチップ接続されるものである。これに対応するため、バンプ１６Ａ〜１６Ｃが接続されるパッド用ヴィア１３Ａ〜１３Ｃは、基板本体１２の表面１２ａに高密度に配設された構成とされている。
図１を用いて説明したように、従来の配線基板１は基板本体２の表面２ａにバッド３を形成し、これを配線４で引き出す（ファンアウトする）構成とされていた。これに対し、本実施形態に係る配線基板１０Ａは、パッドを用いることなく、基板本体１２に形成されるパッド用ヴィア１３（外側ヴィア１３Ａ，中央ヴィア１３Ｂ，内側ヴィア１３Ｃ）の上端部に電子素子１５のバンプ１６（外側バンプ１６Ａ，中央バンプ１６Ｂ，内側パッド１６Ｃ）を直接フリップチップ接合することを特徴としている。
外側ヴィア１３Ａは、図２に矢印Ｄ１で示す直線に沿って形成されている。中央ヴィア１３Ｂは、それより内側に配置されており、図２に矢印Ｄ２で示す直線に沿って形成されている。更に、内側ヴィア１３Ｃは、中央ヴィア１３Ｂよりも更に内側の矢印Ｄ３で示す直線に沿って形成されている。この各ヴィア１３Ａ，１３Ｂ，１３Ｃの隣接する離間距離（図中矢印Ｐで示す）は、100μm程度とされている。
外側ヴィア１３Ａは、その上端（矢印Ｚ２方向端部）が基板本体１２の表面１２ａから例えば、10〜20μm突出した構成とされている。また、外側ヴィア１３Ａの下端部（矢印Ｚ１方向端部）は、図３に示されるように、表面１２ａに形成された外側用配線１４Ａに接続されている。
また、中央ヴィア１３Ｂも、その上端（矢印Ｚ２方向端部）は基板本体１２の表面１２ａから突出しており、その突出量は外側ヴィア１３Ａと等しく設定されている。この中央ヴィア１３Ｂの下端部（矢印Ｚ１方向端部）は、図４に示されるように、第２絶縁層１７Ｂの上面に形成された中央用配線１４Ｂと接続されている。
また、内側ヴィア１３Ｃも、その上端（矢印Ｚ２方向端部）は基板本体１２の表面１２ａから突出しており、その突出量は他のヴィア１３Ａ，１３Ｂと等しく設定されている。この内側ヴィア１３Ｃの下端部（矢印Ｚ１方向端部）は、図３に示されるように、第３絶縁層１７Ｃの上面に形成された内側用配線１４Ｃと接続されている。
上記した各ヴィア１３Ａ〜１３Ｃの上端部の基板本体１２の表面１２ａから突出量は、例えば20μmとされている。また、各ヴィア１３Ａ〜１３Ｃの上端部の直径は、例えば60〜80μmとされている。この際、高密度実装の面からは、各ヴィア１３Ａ〜１３Ｃの上端部の直径は、電子素子１５の各バンプ１６Ａ〜１６Ｃの直径と等しく設定することが望ましい。
また、外側用配線１４Ａの一端部（図３，４におけるＸ１方向端部）は、上記のように外側ヴィア１３Ａに接続されるが、他端部（図３におけるＸ２方向端部）は層間ヴィア１８Ａ〜１８Ｃに接続されている。層間ヴィア１８Ａは第１絶縁層１７Ａを貫通するよう形成され、層間ヴィア１８Ｂは第２絶縁層１７Ｂを貫通するよう形成され、層間ヴィア１８Ｃは第３絶縁層１７Ｃを貫通するよう形成されている。従って、外側ヴィア１３Ａは外側用配線１４Ａ及び層間ヴィア１８Ａ〜１８Ｃを介して基板本体１２の背面１２ｂに引き出された構成となる。
また、中央用配線１４Ｂの一端部（図４におけるＸ１方向端部）は、上記のように中央ヴィア１３Ｂに接続されるが、他端部（図４におけるＸ２方向端部）は層間ヴィア１９Ａ，１９Ｂに接続されている。層間ヴィア１９Ａは第２絶縁層１７Ｂを貫通するよう形成され、層間ヴィア１９Ｂは第３絶縁層１７Ｃを貫通するよう形成されている。従って、中央ヴィア１３Ｂは中央用配線１４Ｂ及び層間ヴィア１９Ａ，１９Ｂを介して基板本体１２の背面１２ｂに引き出された構成となる。
また、中央用配線１４Ｃの一端部（図３におけるＸ１方向端部）は、上記のように内側ヴィア１３Ｃに接続されるが、他端部（図３におけるＸ２方向端部）は層間ヴィア２０に接続されている。層間ヴィア２０は第３絶縁層１７Ｃを貫通するよう形成されている。従って、内側ヴィア１３Ｃは内側用配線１４Ｃ及び層間ヴィア２０を介して基板本体１２の背面１２ｂに引き出された構成となる。
ここで、基板本体１２を構成する各絶縁層１７Ａ〜１７Ｃの上面に形成される各配線１４Ａ〜１４Ｃの配線間距離に注目する。図５は第１絶縁層１７Ａの上面（基板本体１２の表面１２ａと等価）を平面視した状態を示している。同図に示すように、第１絶縁層１７Ａの上面には、バンプ１６が接続される外側ヴィア１３Ａ、中央ヴィア１３Ｂ、及び内側ヴィア１３Ｃが露出した構成とされている。
また、本実施形態に係る配線基板１０Ａでは、第１絶縁層１７Ａの上面に形成される配線（換言すると第１絶縁層１７Ａの上面に露出した配線）は、外側用配線１４Ａのみとなる。よって、隣接する一対の外側ヴィア１３ＡのピッチＰが１００μm以下となっても、隣接する一対の外側用配線１４Ａの配線間距離Ｓを広く設定することができる。具体的には、この配線間距離Ｓを上記のピッチＰと略等しい距離とすることができる。
図６は、配線基板１０Ａにおいて第１絶縁層１７Ａを取り除き、第２絶縁層１７Ｂの上面を平面視した状態を模式的に示す図である。同図に示すように、第２絶縁層１７Ｂの上面には、バンプ１６が接続される中央ヴィア１３Ｂ、及び内側ヴィア１３Ｃが存在した構成とされている。
また、本実施形態に係る配線基板１０Ａでは、第２絶縁層１７Ｂの上面に形成される配線（換言すると第２絶縁層１７Ｂの上面に露出した配線）は、中央用配線１４Ｂのみとなる。よって、第２絶縁層１７Ｂの上面においても、隣接する一対の中央用配線１４Ｂの配線間距離Ｓを広く設定することができる。
図７は、配線基板１０Ａにおいて第１及び第２絶縁層１７Ａ，１７Ｂを取り除き、第３絶縁層１７Ｃの上面を平面視した状態を模式的に示す図である。同図に示すように、第３絶縁層１７Ｃの上面には、バンプ１６が接続される内側ヴィア１３Ｃのみが存在した構成とされている。
また、本実施形態に係る配線基板１０Ａでは、第３絶縁層１７Ｃの上面に形成される配線（換言すると第３絶縁層１７Ｃの上面に露出した配線）は、内側用配線１４Ｃのみとなる。よって、第３絶縁層１７Ｃの上面においても、隣接する一対の内側用配線１４Ｃの配線間距離Ｓを広く設定することができる。
上記のように本実施形態に係る配線基板１０Ａによれば、基板本体１２のバンプ接合位置に内部がＣｕにより充填されると共に表面１２ａから突出したパッド用ヴィア１３（１３Ａ〜１３Ｃ）を配置したことにより、電子素子１５のバンプ１６（１６Ａ〜１６Ｃ）をパッド用ヴィア１３（１３Ａ〜１３Ｃ）の上端部に直接接合することが可能となる。
これにより、基板本体１２の表面１２ａのみに配線を形成する必要がなくなり、パッド用ヴィア１３（１３Ａ〜１３Ｃ）と接続した内部配線１４（１４Ａ〜１４Ｃ）は基板本体１２の内部に分散して配置することができた。
このため、基板本体１２の表面１２ａに露出したパッド用ヴィア１３（１３Ａ〜１３Ｃ）のピッチが狭ピッチであっても、各絶縁層１７Ａ〜１７Ｃ上に形成される内部配線１４（１４Ａ〜１４Ｃ）のピッチＰを広くすることができる。よって、電子素子１５の端子（バンプ１６のバンプピッチ）が高密度化しても、高い電気的特性を維持しつつ、かつ低コストである配線基板１０Ａを実現することができた。
更に、パッド用ヴィア１３と接続する内部配線１４が各絶縁層１７Ａ〜１７Ｃに分散して配置されることにより、基板本体１２の表面１２ａにおけるパッド用ヴィア１３のレイアウトに自由度を持たせることができる。例えば、図８（Ａ），（Ｂ）に示す配線基板１０Ｂ，１０Ｃように、任意の端子レイアウトが可能であり、種々の形態のバンプの配設構造を有する電子素子１５に対しても、容易に対応することができる。
続いて、図９及び図８を参照し、上記構成とされたパッド用ヴィア１３の形成方法について説明する。尚、以下の説明においては、中央ヴィア１３Ｂを形成する方法を例に挙げて説明するものとする。しかしながら、他のパッド用ヴィア１３（１３Ａ，１３Ｂ）においても同様に形成方法で形成することができる。
中央ヴィア１３Ｂを形成するには、先ず中央用配線１４Ｂが予め所定のパターンで形成された第２絶縁層１７Ｂの上部に第１絶縁層１７Ａを積層し基板本体１２を形成する。この第１絶縁層１７Ａ及び第２絶縁層１７Ｂの積層処理は、例えば周知のビルドアップ法を用いて行うことができる。また中央用配線１４Ｂは、例えばセミアディティブ法を用いて形成することができる。尚、このセミアディティブ法の他にサブトラクティブ法等の各種の配線形成方法を採用することもできる。
基板本体１２が作製されると、続いて中央ヴィア１３Ｂの形成位置にレーザ加工を行うことによりヴィア開口２２を形成する。ヴィア開口２２を形成することにより、内部配線１４の一部は露出した状態となる。図９（Ａ）は、ヴィア開口２２が形成された状態を示している。
続いて、無電解めっき又はスパッタ法により、ヴィア開口２２の内壁及び第１絶縁層１７Ａの上面にＣｕのシード層２３を形成する。図９（Ｂ）は、シード層２３が形成された状態を示している。
続いて、ヴィア開口２２の形成位置を除き、第１絶縁層１７Ａの上面にレジスト２４を形成する。この時のレジスト２４の厚さは、例えば10μmとすることが望ましい。図９（Ｃ）は、レジスト２４が形成された状態を示している。
上記のようにレジスト２４が形成されると、中央用配線１４Ｂ及びこれと電気的に接続されているシード層２３を給電層として、Ｃｕの電解めっきを行う。このめっきの際、本実施形態ではヴィアフィルめっきを行うことを特徴としている。このヴィアフィルめっき法は、めっき浴中にめっき成長を抑制する抑制剤と、めっき成長を促進する促進剤を共に添加してめっきを行う方法である。
この方法を用いることにより、ヴィア開口２２の内部に優先的にＣｕを析出させることができ、よってヴィア開口２２内にＣｕを効率よく充填することができる。また、ヴィアフィルめっき法により形成される中央ヴィア１３Ｂは、その上端部の形状が図９（Ｄ）に示すように平らな形状となる。よって、バンプ１６との接合性を高めることができる。
上記のように中央ヴィア１３Ｂが形成されると、レジスト２４及びシード層２３の除去処理が実施され、これにより図９（Ｅ）に示されるように、中央用配線１４Ｂに下端が接続し、上端部が基板本体１２の表面１２ａから突出した中央ヴィア１３Ｂが形成される。
次に、図１０を参照し、他の中央ヴィア１３Ｂの形成方法について説明する。図１０（Ａ），（Ｂ）に示す工程は、図９（Ａ），（Ｂ）に示した工程と同一である。本実施形態では、図１０（Ｃ）に示すレジスト２５の形成時に、図９（Ｃ）に示したレジスト２５よりも厚いレジスト２５を配設した。このレジスト２５の厚さは、例えば25〜30μmとすることが望ましい。
また、続いて実施される中央用配線１４Ｂ及びシード層２３を給電層とする電解めっき処理では、図９に示した実施形態ではヴィアフィルめっき法を用いたのに対し、本実施形態では、通常のめっき方法によりＣｕをヴィア開口２２内に析出させる方法を採用している。この方法により、図１０（Ｄ）に示すように、中央ヴィア１３Ｂの形状は、上方にバンプ状に突出した形状となる。
上記のように中央ヴィア１３Ｂが形成されると、レジスト２５及びシード層２３の除去処理が実施され、これにより図１０（Ｅ）に示されるように、中央用配線１４Ｂに下端が接続し、上端部が基板本体１２の表面１２ａから突出した中央ヴィア１３Ｂが形成される。
このように、下端部が中央用配線１４Ｂに接続され、上端部が基板本体１２の表面１２ａから突出した中央ヴィア１３Ｂは、ビルドアップ法、セミアディティブ法、ヴィアフィルめっき法等の周知の技術を用いて容易に形成することができる。よって、パッド用ヴィア１３を設けた構成とした配線基板１０Ａであっても、製造コストの上昇を抑制することができる。
以上、本発明の好ましい実施例について詳述したが、本発明は上記した特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能なものである。
図１は、従来の一例である配線基板の平面図である。 図２は、本発明の一実施形態である配線基板の要部を拡大して示す平面図である。 図３は、図２におけるＡ−Ａ線に沿う断面図である。 図４は、図２におけるＢ−Ｂ線に沿う断面図である。 図５は、第１絶縁層の平面図である。 図６は、第２絶縁層の平面図（第１絶縁層を取り除いた状態の図）である。 図７は、第３絶縁層の平面図（第１及び第２絶縁層を取り除いた状態の図）である。 図８は、パッド用ヴィアの他の配設例を示す図である。 図９は、第１実施形態であるパッド用ヴィアの製造方法を説明するための図である。 図１０は、第２実施形態であるパッド用ヴィアの製造方法を説明するための図である。
符号の説明
１０Ａ〜１０Ｃ 配線基板
１２ 基板本体
１３ パッド用ヴィア
１３Ａ 内側ヴィア
１３Ｂ 中央ヴィア
１３ｃ 外側ヴィア
１４ 内部配線
１４Ａ 内側用配線
１４ｂ 中央用配線
１４ｃ 外側用配線
１５ 電子素子
１６ バンプ
１６Ａ 内側バンプ
１６Ｂ 中央バンプ
１６Ｃ 外側パッド
１７Ａ 第１絶縁層
１７Ｂ 第２絶縁層
１７Ｃ 第３絶縁層
１８Ａ〜１８Ｃ、１９Ａ，１９Ｂ，２０ 層間ヴィア
２２ ヴィア開口
２３ シード層
２４，２５ レジスト

Claims (6)

  1. 内部配線と絶縁層とが多層形成された基板本体と、前記内部配線に接続されると共に前記絶縁層を貫通して形成されるヴィアとを有し、アレイ状に配置されたバンプを有する電子素子が実装される配線基板であって、
    前記基板本体の前記バンプが接合される位置に前記ヴィアを配置すると共に、前記ヴィアを前記基板本体の表面から突出させることにより前記ヴィアの上端部が前記基板本体の表面に露出する構成としてなる配線基板。
  2. 前記ヴィアは、ビアホールに導電材を充填してなる構成である請求項１記載の配線基板。
  3. 前記ヴィアは、複数の前記絶縁層を貫通して形成されてなる請求項１又は２に記載の配線基板。
  4. 内部配線と絶縁層とが多層形成された基板本体と前記絶縁層を貫通して形成された第１のヴィアとを有する配線基板に対し、アレイ状に配置されたバンプを有する電子素子を実装する電子素子の実装構造において、
    前記基板本体の前記バンプが接合される位置に、前記基板本体の厚さ方向に対する一端が前記内部配線と接続し、他端が前記基板本体の表面に露出した第２のヴィアを設け、
    該第２のヴィアの上端部に前記バンプを接合することにより前記電子素子を前記配線基板に実装する電子素子の実装構造。
  5. 前記ヴィアの直径を前記バンプの直径と等しくしてなる請求項４記載の電子素子の実装構造。
  6. アレイ状に配置されたバンプを有する電子素子と、
    内部配線と絶縁層とが多層形成された基板本体と、前記内部配線に接続されると共に前記絶縁層を貫通して形成されるヴィアとを有し、前記電子素子が実装される配線基板とを有する電子装置であって、
    前記基板本体の前記バンプが接合される位置に前記ヴィアを配置すると共に、前記ヴィアを前記基板本体の表面から突出させることにより前記ヴィアの上端部が前記基板本体の表面に露出するよう構成し、
    前記電子素子の有するバンプが前記ヴィアの上端部に直接接触して電気的導通をとる構成とした電子装置。
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