JPH09191184A - プリント回路基板 - Google Patents
プリント回路基板Info
- Publication number
- JPH09191184A JPH09191184A JP8002045A JP204596A JPH09191184A JP H09191184 A JPH09191184 A JP H09191184A JP 8002045 A JP8002045 A JP 8002045A JP 204596 A JP204596 A JP 204596A JP H09191184 A JPH09191184 A JP H09191184A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- electronic circuit
- bypass capacitor
- hole
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/42—Plated through-holes or plated via connections
- H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
Landscapes
- Structure Of Printed Boards (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】電源配線のインピーダンスが小さいプリント回
路基板を提供し、電源ノイズを低減して、電子回路装置
の高速化、高集積化を実現する。 【解決手段】プリント回路基板において、バイパスコン
デンサ接続ランド２と内層電源配線層６を接続するスル
ーホール４を隣接配置することにより、スルーホール４
のインダクタンス間の磁気的結合を強くし、バイパスコ
ンデンサ１の配線インダクタンスを低減することによ
り、電子回路装置の電源ノイズを低減して、電子回路装
置の高速化、高集積化を実現する。
路基板を提供し、電源ノイズを低減して、電子回路装置
の高速化、高集積化を実現する。 【解決手段】プリント回路基板において、バイパスコン
デンサ接続ランド２と内層電源配線層６を接続するスル
ーホール４を隣接配置することにより、スルーホール４
のインダクタンス間の磁気的結合を強くし、バイパスコ
ンデンサ１の配線インダクタンスを低減することによ
り、電子回路装置の電源ノイズを低減して、電子回路装
置の高速化、高集積化を実現する。
Description
【０００１】
【発明の属する技術分野】本発明はプリント回路基板に
関する。
関する。
【０００２】
【従来の技術】電子回路装置は年々、動作速度が高速化
し、また多くの処理機能を有するために高集積化してお
り、より高速、高集積な電子回路装置を実現するための
研究、開発が活発に行なわれている。電子回路装置の高
速化が実現すると、従来は非常に時間を要した処理が短
時間で処理できたり、不可能と考えられていた処理が可
能になるなどの便利さが生じる。また、電子回路装置の
高集積化が実現すると、従来は複数の電子回路装置を用
いて実現した処理を１台の電子回路装置で実現できるな
どの便利さが生じる。このように、高速化と高集積化は
ともに、処理のコストを低減し、世の中の機能やサービ
スの向上に貢献する。また、このような優れた装置を製
造すべく、産業界はよりいっそう活性化する。
し、また多くの処理機能を有するために高集積化してお
り、より高速、高集積な電子回路装置を実現するための
研究、開発が活発に行なわれている。電子回路装置の高
速化が実現すると、従来は非常に時間を要した処理が短
時間で処理できたり、不可能と考えられていた処理が可
能になるなどの便利さが生じる。また、電子回路装置の
高集積化が実現すると、従来は複数の電子回路装置を用
いて実現した処理を１台の電子回路装置で実現できるな
どの便利さが生じる。このように、高速化と高集積化は
ともに、処理のコストを低減し、世の中の機能やサービ
スの向上に貢献する。また、このような優れた装置を製
造すべく、産業界はよりいっそう活性化する。
【０００３】電子回路装置の動作速度はその構成要素で
ある個々の電子回路の動作周波数で決まるので、電子回
路装置の高速化を実現するためには、個々の電子回路の
動作周波数を上げることが要求される。また、電子回路
装置の集積度は電子回路装置を構成する電子回路のゲー
ト数で決まる。電子回路のゲート数を増やすと、電子回
路の消費電流が増加する。従って、電子回路装置の高集
積化を実現するためには、電子回路の消費電流を大きく
することが要求される。このように、電子回路装置の高
速化と高集積化を実現するためには、電子回路の動作周
波数を上げ、消費電流を大きくすることが要求されてい
る。
ある個々の電子回路の動作周波数で決まるので、電子回
路装置の高速化を実現するためには、個々の電子回路の
動作周波数を上げることが要求される。また、電子回路
装置の集積度は電子回路装置を構成する電子回路のゲー
ト数で決まる。電子回路のゲート数を増やすと、電子回
路の消費電流が増加する。従って、電子回路装置の高集
積化を実現するためには、電子回路の消費電流を大きく
することが要求される。このように、電子回路装置の高
速化と高集積化を実現するためには、電子回路の動作周
波数を上げ、消費電流を大きくすることが要求されてい
る。
【０００４】さて、電子回路装置にはバイパスコンデン
サが広く用いられている。これは、バイパスコンデンサ
が電源ノイズを対策し、電子回路の安定動作の確保に有
効だからである。
サが広く用いられている。これは、バイパスコンデンサ
が電源ノイズを対策し、電子回路の安定動作の確保に有
効だからである。
【０００５】電子回路が動作すると、電子回路の消費電
流が変動する。この消費電流が電源配線に流れて、電源
配線に電位差が生じる。この電位差が電源ノイズであ
る。この電源ノイズが過大であると、電源電圧が個々の
電子回路の許容範囲を逸脱し、電子回路に誤動作が生じ
る。電源ノイズΔＶは、電子回路の消費電流をΔＩ、電
源配線のインピーダンスをＺとおくと、次式で表され
る。
流が変動する。この消費電流が電源配線に流れて、電源
配線に電位差が生じる。この電位差が電源ノイズであ
る。この電源ノイズが過大であると、電源電圧が個々の
電子回路の許容範囲を逸脱し、電子回路に誤動作が生じ
る。電源ノイズΔＶは、電子回路の消費電流をΔＩ、電
源配線のインピーダンスをＺとおくと、次式で表され
る。
【０００６】
【数１】 ΔＶ＝Ｚ・ΔＩ …（数１） 従って、ある電子回路の消費電流がΔＩであると、電源
配線のインピーダンスＺを小さくすれば、電源ノイズΔ
Ｖを小さくすることができる。
配線のインピーダンスＺを小さくすれば、電源ノイズΔ
Ｖを小さくすることができる。
【０００７】高密度実装技術ハンドブック（サイエンス
フォーラム）によれば、電源配線のインピーダンスを小
さくする効果的な方法として、バイパスコンデンサを用
いる方法が知られている。
フォーラム）によれば、電源配線のインピーダンスを小
さくする効果的な方法として、バイパスコンデンサを用
いる方法が知られている。
【０００８】バイパスコンデンサを用いた電源ノイズ対
策について、動作周波数ｆ＝５０ＭＨｚ（メガヘル
ツ）、消費電流ΔＩ＝５００ｍＡ、電源ノイズ許容値Δ
Ｖｍａｘ＝１Ｖ（ボルト）の電子回路を例にとって説明
する。
策について、動作周波数ｆ＝５０ＭＨｚ（メガヘル
ツ）、消費電流ΔＩ＝５００ｍＡ、電源ノイズ許容値Δ
Ｖｍａｘ＝１Ｖ（ボルト）の電子回路を例にとって説明
する。
【０００９】バイパスコンデンサを使用しない場合、電
源配線のインピーダンスの主要因は、電源装置から電子
回路装置に至る電源配線のインダクタンスである。例え
ば、電源配線長を１０ｃｍ、電源配線のインダクタンス
Ｌ＝約１０ｎＨとすると、電源配線のインピーダンスＺ
≒ｊ２πｆＬ＝ｊ３１４２ｍΩである。従って、電源ノ
イズΔＶ＝Ｚ・ΔＩ＝１５７１ｍＶになる。この例で
は、電源ノイズΔＶは電源ノイズの許容値ΔＶｍａｘ＝
１Ｖを逸脱しているので、電子回路は誤動作する。
源配線のインピーダンスの主要因は、電源装置から電子
回路装置に至る電源配線のインダクタンスである。例え
ば、電源配線長を１０ｃｍ、電源配線のインダクタンス
Ｌ＝約１０ｎＨとすると、電源配線のインピーダンスＺ
≒ｊ２πｆＬ＝ｊ３１４２ｍΩである。従って、電源ノ
イズΔＶ＝Ｚ・ΔＩ＝１５７１ｍＶになる。この例で
は、電源ノイズΔＶは電源ノイズの許容値ΔＶｍａｘ＝
１Ｖを逸脱しているので、電子回路は誤動作する。
【００１０】ここで、電子回路の近くにバイパスコンデ
ンサＣｐ＝１００ｎＦを搭載すると、電源配線のインピ
ーダンスの主要因はバイパスコンデンサの容量になり、
電源配線のインピーダンスＺ≒−ｊ／（２πｆＣｐ）＝
−ｊ３２ｍΩである。従って、電源ノイズΔＶ＝Ｚ・Δ
Ｉ＝１６ｍＶになる。この例では、電源ノイズΔＶは電
源ノイズの許容値ΔＶｍａｘ＝１Ｖより十分小さいの
で、電子回路は誤動作することなく正常に動作する。
ンサＣｐ＝１００ｎＦを搭載すると、電源配線のインピ
ーダンスの主要因はバイパスコンデンサの容量になり、
電源配線のインピーダンスＺ≒−ｊ／（２πｆＣｐ）＝
−ｊ３２ｍΩである。従って、電源ノイズΔＶ＝Ｚ・Δ
Ｉ＝１６ｍＶになる。この例では、電源ノイズΔＶは電
源ノイズの許容値ΔＶｍａｘ＝１Ｖより十分小さいの
で、電子回路は誤動作することなく正常に動作する。
【００１１】このように、バイパスコンデンサは、電源
配線のインピーダンスを小さくし、電源ノイズを低減す
るのに有効であり、広く用いられている。
配線のインピーダンスを小さくし、電源ノイズを低減す
るのに有効であり、広く用いられている。
【００１２】
【発明が解決しようとする課題】ところが、電子回路装
置を高速化し高集積化すると、電源ノイズが過大とな
り、誤動作する場合がある。特に高速化すると、バイパ
スコンデンサ配線のインダクタンスが、電源配線のイン
ピーダンスの主要因となり、電源配線のインピーダンス
が増大し、電源ノイズが過大となり、電子回路の誤動作
が発生し、その電子回路装置は使用不能になる。電子回
路装置を高速化した場合を例にとって説明する。
置を高速化し高集積化すると、電源ノイズが過大とな
り、誤動作する場合がある。特に高速化すると、バイパ
スコンデンサ配線のインダクタンスが、電源配線のイン
ピーダンスの主要因となり、電源配線のインピーダンス
が増大し、電源ノイズが過大となり、電子回路の誤動作
が発生し、その電子回路装置は使用不能になる。電子回
路装置を高速化した場合を例にとって説明する。
【００１３】例えば、動作周波数を５０ＭＨｚ（メガヘ
ルツ）から１２０ＭＨｚに上げた場合、動作周波数ｆ＝
１２０ＭＨｚ、消費電流ΔＩ＝５００ｍＡ、電源ノイズ
許容値ΔＶｍａｘ＝１Ｖの電子回路と、バイパスコンデ
ンサＣｐ＝１００ｎＦを、従来技術によるプリント回路
基板に搭載した場合の電源ノイズΔＶを求める。
ルツ）から１２０ＭＨｚに上げた場合、動作周波数ｆ＝
１２０ＭＨｚ、消費電流ΔＩ＝５００ｍＡ、電源ノイズ
許容値ΔＶｍａｘ＝１Ｖの電子回路と、バイパスコンデ
ンサＣｐ＝１００ｎＦを、従来技術によるプリント回路
基板に搭載した場合の電源ノイズΔＶを求める。
【００１４】従来技術によるプリント回路基板のバイパ
スコンデンサ周辺の構造を図２に示す。この構造は、ト
ランジスタ技術（ＣＱ出版社）に掲載された一般的な構
造である。バイパスコンデンサ１は、バイパスコンデン
サ接続ランド２，３、マイクロストリップライン１１，
１２、スルーホール４，５を介して、内層電源配線層
６，７に接続されている。この接続経路のインダクタン
スが、バイパスコンデンサ配線のインダクタンスであ
る。この例では、バイパスコンデンサ配線のインダクタ
ンスＬｐ＝２．３２ｎＨであった。
スコンデンサ周辺の構造を図２に示す。この構造は、ト
ランジスタ技術（ＣＱ出版社）に掲載された一般的な構
造である。バイパスコンデンサ１は、バイパスコンデン
サ接続ランド２，３、マイクロストリップライン１１，
１２、スルーホール４，５を介して、内層電源配線層
６，７に接続されている。この接続経路のインダクタン
スが、バイパスコンデンサ配線のインダクタンスであ
る。この例では、バイパスコンデンサ配線のインダクタ
ンスＬｐ＝２．３２ｎＨであった。
【００１５】従って、プリント回路基板に搭載した電子
回路装置の電源配線のインピーダンスＺは、バイパスコ
ンデンサＣｐによるインピーダンスＺｃ＝−ｊ／（２π
ｆＣｐ）＝−ｊ１３ｍΩと、バイパスコンデンサ配線イ
ンダクタンスＬｐによるインピーダンスＺＬ＝ｊ２πｆ
Ｌｐ＝ｊ１７４９ｍΩの和で表せる。いま、バイパスコ
ンデンサＣｐによるインピーダンスＺｃは、バイパスコ
ンデンサ配線インダクタンスＬｐによるインピーダンス
ＺＬより十分小さいので、電源配線のインピーダンスＺ
の主要因は、バイパスコンデンサ配線インダクタンスＬ
ｐによるインピーダンスＺＬなので、電源配線のインピ
ーダンスＺ≒ＺＬ＝ｊ１７４９ｍΩなので、電源ノイズ
ΔＶ＝Ｚ・ΔＩ＝８７５ｍＶになる。
回路装置の電源配線のインピーダンスＺは、バイパスコ
ンデンサＣｐによるインピーダンスＺｃ＝−ｊ／（２π
ｆＣｐ）＝−ｊ１３ｍΩと、バイパスコンデンサ配線イ
ンダクタンスＬｐによるインピーダンスＺＬ＝ｊ２πｆ
Ｌｐ＝ｊ１７４９ｍΩの和で表せる。いま、バイパスコ
ンデンサＣｐによるインピーダンスＺｃは、バイパスコ
ンデンサ配線インダクタンスＬｐによるインピーダンス
ＺＬより十分小さいので、電源配線のインピーダンスＺ
の主要因は、バイパスコンデンサ配線インダクタンスＬ
ｐによるインピーダンスＺＬなので、電源配線のインピ
ーダンスＺ≒ＺＬ＝ｊ１７４９ｍΩなので、電源ノイズ
ΔＶ＝Ｚ・ΔＩ＝８７５ｍＶになる。
【００１６】このように、高速な電子回路装置では、電
源配線のインピーダンスの主要因は、バイパスコンデン
サ配線インダクタンスになる。この例では、電源ノイズ
ΔＶは電源ノイズの許容値ΔＶｍａｘ＝１Ｖとほぼ等し
いので、電子回路は許容範囲の上限で動作している。動
作周波数がより高いと、または、高集積化して消費電流
がより大きいと、電源ノイズが過大となり電子回路装置
は誤動作する。
源配線のインピーダンスの主要因は、バイパスコンデン
サ配線インダクタンスになる。この例では、電源ノイズ
ΔＶは電源ノイズの許容値ΔＶｍａｘ＝１Ｖとほぼ等し
いので、電子回路は許容範囲の上限で動作している。動
作周波数がより高いと、または、高集積化して消費電流
がより大きいと、電源ノイズが過大となり電子回路装置
は誤動作する。
【００１７】このように、電子回路装置を高速化、高集
積化すると、電源ノイズが過大となり誤動作することが
ある。
積化すると、電源ノイズが過大となり誤動作することが
ある。
【００１８】本発明の目的は、バイパスコンデンサ配線
インダクタンスが低いプリント回路基板を提供し、電子
回路装置の高速化、高集積化を実現することにある。
インダクタンスが低いプリント回路基板を提供し、電子
回路装置の高速化、高集積化を実現することにある。
【００１９】
【課題を解決するための手段】本発明では、プリント回
路基板において、バイパスコンデンサ接続ランドと内層
電源配線層を接続するスルーホールを隣接配置し、バイ
パスコンデンサ配線インダクタンスを低減し、電源配線
のインピーダンスが小さいプリント回路基板を提供し、
電源ノイズを低減し、電子回路装置の高速化、高集積化
を実現する。
路基板において、バイパスコンデンサ接続ランドと内層
電源配線層を接続するスルーホールを隣接配置し、バイ
パスコンデンサ配線インダクタンスを低減し、電源配線
のインピーダンスが小さいプリント回路基板を提供し、
電源ノイズを低減し、電子回路装置の高速化、高集積化
を実現する。
【００２０】本発明の技術では、バイパスコンデンサ接
続ランドと内層電源配線層を接続するスルーホールを隣
接配置することにより、スルーホールのインダクタンス
間の磁気的結合を強くして、バイパスコンデンサ配線イ
ンダクタンスが低いプリント回路基板を提供する。その
結果、電源配線のインピーダンスが低いプリント回路基
板を提供できる。
続ランドと内層電源配線層を接続するスルーホールを隣
接配置することにより、スルーホールのインダクタンス
間の磁気的結合を強くして、バイパスコンデンサ配線イ
ンダクタンスが低いプリント回路基板を提供する。その
結果、電源配線のインピーダンスが低いプリント回路基
板を提供できる。
【００２１】その結果、電子回路装置の電源ノイズを低
減し、電子回路装置の高速化、高集積化を実現する。
減し、電子回路装置の高速化、高集積化を実現する。
【００２２】
【発明の実施の形態】以下、本発明になる技術を実施例
を用いて詳細に説明する。
を用いて詳細に説明する。
【００２３】従来例と同じ電子回路、すなわち、動作周
波数ｆ＝１２０ＭＨｚ、消費電流ΔＩ＝５００ｍＡ、電
源ノイズ許容値ΔＶｍａｘ＝１Ｖの電子回路と、バイパ
スコンデンサＣｐ＝１００ｎＦを、本発明になる技術に
よるプリント回路基板に搭載した場合の電源ノイズΔＶ
を求めた。
波数ｆ＝１２０ＭＨｚ、消費電流ΔＩ＝５００ｍＡ、電
源ノイズ許容値ΔＶｍａｘ＝１Ｖの電子回路と、バイパ
スコンデンサＣｐ＝１００ｎＦを、本発明になる技術に
よるプリント回路基板に搭載した場合の電源ノイズΔＶ
を求めた。
【００２４】本発明の実施例１のプリント回路基板のバ
イパスコンデンサ周辺の構造を図１に示す。バイパスコ
ンデンサ１は、バイパスコンデンサ接続ランド２，３、
スルーホール４，５を介して、内層電源配線層６，７に
接続されている。
イパスコンデンサ周辺の構造を図１に示す。バイパスコ
ンデンサ１は、バイパスコンデンサ接続ランド２，３、
スルーホール４，５を介して、内層電源配線層６，７に
接続されている。
【００２５】本構造ではスルーホール４とスルーホール
５を隣接配置した。スルーホールを隣接配置すると、ス
ルーホール間の磁気的結合が強くなる。スルーホール４
とスルーホール５には互いに逆方向の電流が流れるの
で、スルーホール４とスルーホール５で構成する往復経
路のインダクタンスは小さくなる。本構造では、スルー
ホール４とスルーホール５の中心間隔を、スルーホール
外径の３倍以下にすると、スルーホール４とスルーホー
ル５で構成する往復経路のインダクタンスは、従来技術
によるプリント回路基板の約半分以下と小さくなり、イ
ンダクタンス低減に効果的であった。この例では、バイ
パスコンデンサ配線のインダクタンスＬｐ＝０．３３ｎ
Ｈであった。
５を隣接配置した。スルーホールを隣接配置すると、ス
ルーホール間の磁気的結合が強くなる。スルーホール４
とスルーホール５には互いに逆方向の電流が流れるの
で、スルーホール４とスルーホール５で構成する往復経
路のインダクタンスは小さくなる。本構造では、スルー
ホール４とスルーホール５の中心間隔を、スルーホール
外径の３倍以下にすると、スルーホール４とスルーホー
ル５で構成する往復経路のインダクタンスは、従来技術
によるプリント回路基板の約半分以下と小さくなり、イ
ンダクタンス低減に効果的であった。この例では、バイ
パスコンデンサ配線のインダクタンスＬｐ＝０．３３ｎ
Ｈであった。
【００２６】従って、電源配線のインピーダンスＺ＝ｊ
２πｆＬｐ＝２４９ｍΩなので、電源ノイズΔＶ＝Ｚ・
ΔＩ＝１２５ｍＶになる。よって、電源ノイズΔＶは電
源ノイズの許容値ΔＶｍａｘ＝１Ｖより十分小さくな
り、電子回路は誤動作することなく安定して動作する。
２πｆＬｐ＝２４９ｍΩなので、電源ノイズΔＶ＝Ｚ・
ΔＩ＝１２５ｍＶになる。よって、電源ノイズΔＶは電
源ノイズの許容値ΔＶｍａｘ＝１Ｖより十分小さくな
り、電子回路は誤動作することなく安定して動作する。
【００２７】いま、電源ノイズΔＶを、従来例と同じ８
７５ｍＶまで許容し、電子回路の消費電流ΔＩ＝５００
ｍＡとすると、電子回路の動作周波数ｆ＝２１１ＭＨｚ
まで上げることができた。
７５ｍＶまで許容し、電子回路の消費電流ΔＩ＝５００
ｍＡとすると、電子回路の動作周波数ｆ＝２１１ＭＨｚ
まで上げることができた。
【００２８】一方、電源ノイズΔＶを、従来例と同じ８
７５ｍＶまで許容し、電子回路の動作周波数ｆ＝１２０
とすると、電子回路の消費電流ΔＩ＝３５１７ｍＡまで
大きくすることができた。
７５ｍＶまで許容し、電子回路の動作周波数ｆ＝１２０
とすると、電子回路の消費電流ΔＩ＝３５１７ｍＡまで
大きくすることができた。
【００２９】本発明の実施例２のプリント回路基板のバ
イパスコンデンサ周辺の構造を図３に示す。バイパスコ
ンデンサ１は、バイパスコンデンサ接続ランド２，３、
スルーホール４，５，１３，１４を介して、内層電源配
線層６，７に接続されている。
イパスコンデンサ周辺の構造を図３に示す。バイパスコ
ンデンサ１は、バイパスコンデンサ接続ランド２，３、
スルーホール４，５，１３，１４を介して、内層電源配
線層６，７に接続されている。
【００３０】本構造ではスルーホールを隣接配置したの
に加えて、スルーホールを複数設置した。スルーホール
を複数設置すると、インダクタンスの並列回路となり、
スルーホールで構成する往復経路のインダクタンスはさ
らに小さくなる。この例では、バイパスコンデンサ配線
のインダクタンスＬｐ＝０．１７ｎＨであった。
に加えて、スルーホールを複数設置した。スルーホール
を複数設置すると、インダクタンスの並列回路となり、
スルーホールで構成する往復経路のインダクタンスはさ
らに小さくなる。この例では、バイパスコンデンサ配線
のインダクタンスＬｐ＝０．１７ｎＨであった。
【００３１】従って、電源配線のインピーダンスＺ＝ｊ
２πｆＬｐ＝１２８ｍΩなので、電源ノイズΔＶ＝Ｚ・
ΔＩ＝６４ｍＶになる。よって、電源ノイズΔＶは電源
ノイズの許容値ΔＶｍａｘ＝１Ｖより十分小さくなり、
電子回路は誤動作することなく安定して動作する。
２πｆＬｐ＝１２８ｍΩなので、電源ノイズΔＶ＝Ｚ・
ΔＩ＝６４ｍＶになる。よって、電源ノイズΔＶは電源
ノイズの許容値ΔＶｍａｘ＝１Ｖより十分小さくなり、
電子回路は誤動作することなく安定して動作する。
【００３２】いま、電源ノイズΔＶを、従来例と同じ８
７５ｍＶまで許容し、電子回路の消費電流ΔＩ＝５００
ｍＡとすると、電子回路の動作周波数ｆ＝４１０ＭＨｚ
まで上げることができた。
７５ｍＶまで許容し、電子回路の消費電流ΔＩ＝５００
ｍＡとすると、電子回路の動作周波数ｆ＝４１０ＭＨｚ
まで上げることができた。
【００３３】また、電源ノイズΔＶを、従来例と同じ８
７５ｍＶまで許容し、電子回路の動作周波数ｆ＝１２０
とすると、電子回路の消費電流は、ΔＩ＝６８２６ｍＡ
まで大きくすることができた。
７５ｍＶまで許容し、電子回路の動作周波数ｆ＝１２０
とすると、電子回路の消費電流は、ΔＩ＝６８２６ｍＡ
まで大きくすることができた。
【００３４】
【発明の効果】本発明によれば、プリント回路基板のバ
イパスコンデンサ配線インダクタンスは２．３２ｎＨか
ら０．１７ｎＨになり、従来のプリント基板に比べ、最
大で１４分の１に低減する。
イパスコンデンサ配線インダクタンスは２．３２ｎＨか
ら０．１７ｎＨになり、従来のプリント基板に比べ、最
大で１４分の１に低減する。
【００３５】これにより、電子回路装置の動作周波数は
１２０ＭＨｚから４１０ＭＨｚになり、従来のプリント
基板に比べ、最大で３．４倍に高速化する効果があっ
た。
１２０ＭＨｚから４１０ＭＨｚになり、従来のプリント
基板に比べ、最大で３．４倍に高速化する効果があっ
た。
【００３６】また、消費電流は５００ｍＡから６８２６
ｍＡになり、従来のプリント基板に比べ、最大で１４．
１倍に高集積化する。
ｍＡになり、従来のプリント基板に比べ、最大で１４．
１倍に高集積化する。
【００３７】よって、本発明になる技術により、電子回
路装置を最大で４．７倍に高速化し、あるいは、最大で
１４．１倍に高集積化する。
路装置を最大で４．７倍に高速化し、あるいは、最大で
１４．１倍に高集積化する。
【図１】本発明の実施例１のプリント回路基板のバイパ
スコンデンサ周辺の説明図。
スコンデンサ周辺の説明図。
【図２】従来技術によるプリント回路基板のバイパスコ
ンデンサ周辺の構造の説明図。
ンデンサ周辺の構造の説明図。
【図３】本発明の実施例２のプリント回路基板のバイパ
スコンデンサ周辺の説明図。
スコンデンサ周辺の説明図。
１…バイパスコンデンサ、 ２…バイパスコンデンサ接続ランド、 ３…バイパスコンデンサ接続ランド、 ４…スルーホール、 ５…スルーホール、 ６…内層電源配線層、 ７…内層電源配線層、 ８，９，１０…絶縁体層。
Claims (2)
- 【請求項１】プリント回路基板において、電源側のバイ
パスコンデンサ接続ランドと電源側の内層電源配線層を
電源側のスルーホールで接続し、グラウンド側のバイパ
スコンデンサ接続ランドとグラウンド側の内層電源配線
層をグラウンド側のスルーホールで接続し、前記電源側
のスルーホールと前記グラウンド側のスルーホールの中
心間隔を、前記電源側のスルーホールまたは前記グラウ
ンド側のスルーホールの外径の３倍以下とすることを特
徴とするプリント回路基板。 - 【請求項２】請求項１において、一つの前記電源側のバ
イパスコンデンサ接続ランドに接続する前記電源側のス
ルーホール、または、一つの前記グラウンド側のバイパ
スコンデンサ接続ランドに接続する前記グラウンド側の
スルーホールを複数具備するプリント回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8002045A JPH09191184A (ja) | 1996-01-10 | 1996-01-10 | プリント回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8002045A JPH09191184A (ja) | 1996-01-10 | 1996-01-10 | プリント回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09191184A true JPH09191184A (ja) | 1997-07-22 |
Family
ID=11518365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8002045A Pending JPH09191184A (ja) | 1996-01-10 | 1996-01-10 | プリント回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09191184A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198362B1 (en) | 1998-03-16 | 2001-03-06 | Nec Corporation | Printed circuit board with capacitors connected between ground layer and power layer patterns |
| JP2005506679A (ja) * | 2000-12-18 | 2005-03-03 | インテル・コーポレーション | 配線構造 |
| JP2007221014A (ja) * | 2006-02-20 | 2007-08-30 | Hitachi Ltd | 多層配線基板構造 |
| JP2009135416A (ja) * | 2007-11-30 | 2009-06-18 | Samsung Electro-Mechanics Co Ltd | 積層型チップキャパシタ及びこれを備えた回路基板装置 |
| JP2011211155A (ja) * | 2010-03-10 | 2011-10-20 | Panasonic Corp | 電子回路 |
-
1996
- 1996-01-10 JP JP8002045A patent/JPH09191184A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198362B1 (en) | 1998-03-16 | 2001-03-06 | Nec Corporation | Printed circuit board with capacitors connected between ground layer and power layer patterns |
| JP2005506679A (ja) * | 2000-12-18 | 2005-03-03 | インテル・コーポレーション | 配線構造 |
| US7375432B2 (en) | 2000-12-18 | 2008-05-20 | Intel Corporation | Via attached to a bond pad utilizing a tapered interconnect |
| US7638419B2 (en) | 2000-12-18 | 2009-12-29 | Intel Corporation | Method of fabricating a via attached to a bond pad utilizing a tapered interconnect |
| JP2007221014A (ja) * | 2006-02-20 | 2007-08-30 | Hitachi Ltd | 多層配線基板構造 |
| JP2009135416A (ja) * | 2007-11-30 | 2009-06-18 | Samsung Electro-Mechanics Co Ltd | 積層型チップキャパシタ及びこれを備えた回路基板装置 |
| US8050012B2 (en) | 2007-11-30 | 2011-11-01 | Samsung Electro-Mechanics Co., Ltd. | Multilayer chip capacitor and circuit board device including the same |
| JP2011211155A (ja) * | 2010-03-10 | 2011-10-20 | Panasonic Corp | 電子回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6351369B1 (en) | Multi-layer capacitor, wiring substrate, decoupling circuit, and high-frequency circuit | |
| TW473751B (en) | Multi-layer capacitor, wiring board, and high-frequency circuit | |
| JP2734447B2 (ja) | 多層プリント基板 | |
| JP2005183949A (ja) | 低クロストークノイズのプリント回路ボード、及びその製造方法 | |
| JP2002198655A (ja) | 埋め込まれた従動素子とセラミック基板を具えた高集積多層回路モジュール | |
| JP2001148325A (ja) | 積層コンデンサ、配線基板、デカップリング回路および高周波回路 | |
| JP2005223332A (ja) | 多層モジュール | |
| US6618266B2 (en) | Method for high-density, low-via-count, decoupling capacitor placement | |
| US6768650B2 (en) | Method and structure for reduction of impedance using decoupling capacitor | |
| CN103283018A (zh) | 配电网络 | |
| US8547681B2 (en) | Decoupling capacitor | |
| US5959320A (en) | Semiconductor die having on-die de-coupling capacitance | |
| JPH09191184A (ja) | プリント回路基板 | |
| US20040263308A1 (en) | Inductor formed between two layout layers | |
| US7818704B1 (en) | Capacitive decoupling method and module | |
| US7405919B2 (en) | Electronic circuit having transmission line type noise filter | |
| US6310393B1 (en) | Electric circuit and package for semiconductor | |
| JPH0576174B2 (ja) | ||
| US8728874B2 (en) | Method and apparatus for low inductive design pattern | |
| US6300677B1 (en) | Electronic assembly having improved power supply bus voltage integrity | |
| JPH01239964A (ja) | 半導体集積回路の電源配線レイアウト法 | |
| JP2755239B2 (ja) | 半導体装置用パッケージ | |
| JP2001015885A (ja) | 高周波用電子回路及び高周波用電子回路へのチップ三端子コンデンサの実装構造 | |
| US20090065954A1 (en) | Packaging Method For Wideband Power Using Transmission Lines | |
| US6559733B2 (en) | Reducing effects of electrical impedance |