JP2755239B2 - 半導体装置用パッケージ - Google Patents

半導体装置用パッケージ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はピングリッドアレイ
（ＰＧＡ）等の半導体装置用パッケージ、特に、電源導
体層、接地導電層（メタライズ層）の改良に関する。
【０００２】
【従来の技術】従来のＰＧＡを図８を参照して説明す
る。図８において、１はセラミック製もしくはガラスエ
ポキシ樹脂等のプラスチック製の積層構造基板であっ
て、その中に共通内部配線として電源導電層（メタライ
ズ層）（図示せず）、接地導電層（斜線図示）２が設け
られている。電源導電層には、複数の電源ピン３がスル
ーホールＴＨ１を介して接続され、また、接地導電層２
には、複数の接地ピン４がスルーホールＴＨ２を介して
箇所Ｘにて接続されている。また、接地導電層２上には
半導体チップ５が装着されている。半導体チップ５はボ
ンディングワイヤ６によって積層構造基板１に設けられ
たボンディングステッチ７に接続される。ボンディング
ステッチ７は積層構造基板１の電源ピン３、接地ピン４
を含むピンに接続されており、電源ピン３、接地ピン４
に接続される場合には、一旦、電源導電層２、接地導電
層３にスルーホールＴＨ３等を介して接続される。
【０００３】このように、複数の電源ピン３、複数の接
地ピン４、複数のボンディングステッチ７を、電源導電
層、接地導電層２等のメタライズ層に共通接続すること
により、配線引き回し設計を容易にする。また、電源導
電層、接地導電層２の電気的特性の向上、特に、インダ
クタンス低減も図れり、従って、雑音低減を図れる。
【０００４】
【発明が解決しようとする課題】しかしながら、近年の
半導体装置の高速化は著しいものがあり、この結果、電
源導電層、接地導電層２のインダクタンスが小さくと
も、交流的に大きなインピーダンスを有することにな
る。たとえば、図９に示すごとく、接地導電層２上に高
電位側スルーホールＰ、低電位側スルーホールＱが存在
すると、高電位側スルーホールＰから流れ出る電流は全
方向にほぼ均等に分配されており、また同時に、低電位
側スルーホールＱに流れ込む電流は全方向にほぼ均等で
ある。この結果、電流経路長が実値的に大きくなり、従
って、インダクタンスをより小さくできず、高速の半導
体装置においては交流的に大きなインピーダンスを有す
るという課題がある。従って、本発明の目的は高速の半
導体装置用パッケージの導電層のインピーダンスを小さ
くすることにある。
【０００５】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、基板内に導体層を設け、導体層に内部配
線部及び外部導出部をスルーホールを介して接続した半
導体装置用パッケージにおいて、導体層の内部配線部の
近傍及び外部導出部の近傍に切り欠きを設けたものであ
る。上述の切り欠きによりスルーホール間に流れる電流
経路長は実値的に小さくなり、従って、インダクタンス
は小さくなる。
【０００６】
【発明の実施の形態】図１は本発明に係る半導体装置用
パッケージの第１の実施の形態を示す一部切り欠いた斜
視図である。図１においては、図８の接地導電層２にお
いてスルーホールＴＨ２、ＴＨ３の近傍に切り欠き８を
設けたものである。この切り欠き８は、スルーホール間
の電流経路の外側に設けられている。たとえば、切り欠
き８ａは外部導出部である接地ピン４（スルーホールＴ
Ｈ２）の反対側の内部配線部であるボンディングステッ
チ７側のスルーホールＴＨ３の外側に設けられ、また、
切り欠き８ｂはスルーホールＴＨ３の反対側のスルーホ
ールＴＨ２の外側に設けられている。図１の接地導電層
２の平面図である図２に示すごとく、切り欠き８は、ス
ルーホール間の電流経路を実値的に小さくするように、
一対毎に対向して設けられている。接地導電層２に切り
欠き８を設ける方法としては、積層構造基板１がセラミ
ックの場合には、厚膜印刷のパターンでパターニング
し、積層構造基板１がガラスエポキシ樹脂の場合には、
エッチングによりパターニングする。
【０００７】接地導電層２に切り欠き８を設けると、電
流の回り込みが抑制され、この結果、スルーホール間の
電流経路は実値的に小さくなり、インダクタンスが減少
する。すなわち、一般に、導電層のインダクタンスＬ
は、導電層に流れた電流Ｉとそれにより発生した磁束Φ
により定義される。つまり、Ｌ＝Φ／Ｉである。この場
合、インダクタンスＬは、電流経路の実効長に比例す
る。従って、図３に示すごとく、高電位側スルーホール
Ｐから低電値側スルーホールＱへ流れる電流Ｉを考察す
ると、（Ａ）の場合、電流の回り込みが大きく、実効電
流経路は一番大きく、次いで、（Ｂ）の場合、電流の回
り込みがやや小さく、実効電流経路はやや小さくなり、
（Ｃ）の場合、電流の回り込みが一番小さく、実効電流
経路は一番小さくなる。この結果、（Ａ）、（Ｂ）、
（Ｃ）の場合のインダクタンスを、それぞれ、Ｌ1、
Ｌ2、Ｌ3とすれば、 Ｌ1＞Ｌ2＞Ｌ3 となる。
【０００８】図１、図２においては、切り欠き８を設け
ることによりスルーホール間の電流の回り込みが抑制さ
れる。実際に、図４のシミュレーション結果に示すごと
く、切り欠き側への電流分布は遮断されるので、実効電
流経路は小さくなり、従って、導電層のインダクタンス
を小さくできる。インダクタンスの低減量は、導電層の
形状、スルーホール間隔等に依存するが、従来に比較し
て２５〜４５％である。
【０００９】 図５は本発明に係る半導体装置用パッケ
ージの第２の実施の形態を示す斜視図である。図５にお
いては、図１の切り欠き９に加えて接地導電層２に切り
欠き８を付加する。この切り欠き９はスルーホールＴＨ
２、ＴＨ３間の外側に設ける。これにより、図５の場合
より、スルーホールＴＨ２、ＴＨ３間の電流の回り込み
がさらに抑制され、実効電流経路は小さくなり、従っ
て、導電層のインダクタンスをさらに小さくできる。
【００１０】 スルーホールＴＨ２、ＴＨ３間の切り欠
き９によって狭まれた接地導電層２の部分は他の信号配
線層１０に対向している。この場合、接地導電層２の幅
は信号配線層１０の幅の約４倍のときに、電流経路のイ
ンダクタンスを最小にできる。すなわち、２つの平行平
板型配線間のインダクタンスの関係について示したグラ
フである図６を参照すると、配線層６１は配線幅Ｗ1を
一定としているので自己インダクタンスＬ1も一定であ
り、他方、配線層６２は配線幅Ｗ2を変化させており自
己インダクタンスＬ2は幅Ｗ2が大きくなるにつれ小さく
なる。このとき、配線層６１と配線層６２との間に生じ
る相互のインダクタンスＭ12は、Ｌ1とＬ2のいずれか小
さい方の値を越えない値でＷ2の変化により推移する。
電流が配線層６１から配線層６２へ折り返しで流れる場
合、電流ベクトルは配線層６１、６２で逆向きになるた
め電流経路全体のインダクタンスＬはＬ1＋Ｌ2−Ｍ12で
表される。このインダクタンスＬが最小となるＷ2はＷ1
の約４倍となる。この図６における配線層６１、６２
は、図５における信号配線層１０、接地導電層２に相当
する。従って、接地導電層２に切り欠き９を設けること
により信号配線層１０から接地導電層２上を流れる電流
の経路を制限し、かつ切り欠き９の間隔を信号配線層１
０の幅の約４倍とすることにより電流経路のインダクタ
ンスを最小にすることができる。
【００１１】 図７は本発明に係る半導体装置用パッケ
ージの第３の実施の形態を示す斜視図である。図７に
は、電源導電層２’も図示してあり、電源導電層２’と
接地導電層２との間には、バイパスコンデンサ１１を接
続し、電源導電層２’に誘導される高周波雑音を除去す
るようにしたものである。すなわち、バイパスコンデン
サ１１の一方の電極はスルーホールＴＨ４を介して電源
導電層２’に接続され、電源導電層２’のスルーホール
ＴＨ４の近傍に切り欠き１１ａを設ける。この場合も、
電源導電層２’上における切り欠き８、１１ａはスルー
ホールＴＨ３、ＴＨ４に対して外側に設ける。同様に、
バイパスコンデンサ１１の他方の電極はスルーホールＴ
Ｈ５を介して接地導電層２に接続され、接地導電層２の
スルーホールＴＨ５の近傍に切り欠き１１ｂを設ける。
この場合も、接地導電層２における切り欠き８、１１ｂ
はスルーホールＴＨ２、ＴＨ５に対して外側に設ける。
このように、図７においては、バイパスコンデンサ１１
を介した雑音電流経路のインダクタンスを低減する。す
なわち、より多くの雑音成分を安定な電位である接地電
極にバイパスコンデンサ１１を介して導出できる。
【００１２】以上説明したように本発明によれば、導電
層のスルーホール間の電流の回り込みを抑制して実効電
流経路を小さくしたので、導電層のインダクタンスを小
さくでき、従って、高速の半導体装置用パッケージにお
いても導電層のインピーダンスを小さくできる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置用パッケージの第１の
実施の形態を示す一部切り欠いた斜視図である。
【図２】図１の接地導電層の平面図である。
【図３】一般的なインダクタンスを説明する図である。
【図４】図１の電流分布を示す図である。
【図５】本発明に係る半導体装置用パッケージの第２の
実施の形態を示す斜視図である。
【図６】一般的な平行平板型配線層間のインダクタンス
を説明するグラフである。
【図７】本発明に係る半導体装置用パッケージの第３の
実施の形態を示す斜視図である。
【図８】従来の半導体装置用パッケージの一部切り欠い
た斜視図である。
【図９】図８の電流分布を示す図である。
【符号の説明】
１…積層構造基板 ２…接地導電層 ３…電源ピン ４…接地ピン ５…半導体チップ ６…ボンディングワイヤ ７…ボンディングステッチ ８、８ａ、８ｂ…切り欠き １０…信号配線層 １１…バイパスコンデンサ １１ａ、１１ｂ…切り欠き ＴＨ１、ＴＨ２、ＴＨ３、ＴＨ４、ＴＨ５…スルーホー
ル

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板（１）内に導電層（２、２’）を設
    け、該導電層に内部配線部（７）及び外部導出部（３、
    ４）をスルーホール（ＴＨ２、ＴＨ３）を介して接続し
    た半導体装置用パッケージにおいて、 前記導電層の前記内部配線部の近傍及び前記外部導出部
    の近傍に切り欠き（８、９）を設けたことを特徴とする
    半導体装置用パッケージ。
  2. 【請求項２】 前記切り欠き（８）は、前記外部導出部
    の反対側の前記内部配線部の近傍及び前記内部配線部の
    反対側の前記外部導出部の近傍に設けた請求項１に記載
    の半導体装置用パッケージ。
  3. 【請求項３】 前記切り欠き（９）は前記内部配線部と
    前記外部導出部との間の両外側に設けた請求項１に記載
    の半導体装置用パッケージ。
  4. 【請求項４】 前記切り欠きは前記基板内の他の配線層
    に沿っている請求項３に記載の半導体装置用パッケー
    ジ。
  5. 【請求項５】 前記切り欠きの間隔は前記他の配線層の
    幅のほぼ４倍である請求項４に記載の半導体装置用パッ
    ケージ。
  6. 【請求項６】 前記導電層にバイパスコンデンサ（１
    １）を接続した請求項１に記載の半導体装置用パッケー
    ジ。
  7. 【請求項７】 前記導電層の前記バイパスコンデンサ接
    続箇所の近傍に切り欠き（１１ａ、１１ｂ）を設けた請
    求項６に記載の半導体装置用パッケージ。
  8. 【請求項８】 積層構造基板（１）内に電源導電層
    （２）及び接地導体層（２’）を設け、該電源導電層に
    第１の内部配線部（７）及び第１の外部導出部（３）を
    スルーホールを介して接続し、前記接地導電層に第２の
    内部配線部（７）及び第２の外部導出部（４）をスルー
    ホールを介して接続した半導体装置用パッケージにおい
    て、 前記電源導電層の前記第１の内部配線部の近傍及び前記
    第１の外部導出部の近傍に第１の切り欠き（８、９）を
    設け、 前記接地導体層の前記第２の内部配線部の近傍及び前記
    第２の外部導出部の近傍に第２の切り欠き（８、９）を
    設けたことを特徴とする半導体装置用パッケージ。
  9. 【請求項９】 前記第１の切り欠き（８）は、前記第１
    の外部導出部の反対側の前記第１の内部配線部の近傍及
    び前記第１の内部配線部の反対側の前記第１の外部導出
    部の近傍に設け、前記第２の切り欠き（８）は、前記第
    ２の外部導出部の反対側の前記第２の内部配線部の近傍
    及び前記第２の内部配線部の反対側の前記第２の外部導
    出部の近傍に設けた請求項８に記載の半導体装置用パッ
    ケージ。
  10. 【請求項１０】 前記第１の切り欠き（９）は前記第１
    の内部配線部と前記第１の外部導出部との間の両外側に
    設け、前記第２の切り欠き（９）は前記第２の内部配線
    部と前記第２の外部導出部との間の両外側に設けた請求
    項８に記載の半導体装置用パッケージ。
  11. 【請求項１１】 前記第１、第２の切り欠きは前記積層
    構造基板内の他の配線層に沿っている請求項１０に記載
    の半導体装置用パッケージ。
  12. 【請求項１２】 前記第１、第２の切り欠きの間隔は前
    記他の配線層の幅のほぼ４倍である請求項１１に記載の
    半導体装置用パッケージ。
  13. 【請求項１３】 前記電源導電層と前記接地導電層との
    間にバイパスコンデンサ（１１）を接続した請求項８に
    記載の半導体装置用パッケージ。
  14. 【請求項１４】 前記電源導電層の前記バイパスコンデ
    ンサ接続箇所の近傍に切り欠き（１１ａ）を設け、前記
    接地導電層の前記バイパスコンデンサ接続箇所の近傍に
    切り欠き（１１ｂ）を設けた請求項１３に記載の半導体
    装置用パッケージ。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3926880B2 (ja) * 1997-03-31 2007-06-06 富士通株式会社 多層プリント板
US6106923A (en) * 1997-05-20 2000-08-22 Fujitsu Limited Venting hole designs for multilayer conductor-dielectric structures
JP3794792B2 (ja) * 1997-07-22 2006-07-12 Ｔｄｋ株式会社 回路基板
US6014319A (en) * 1998-05-21 2000-01-11 International Business Machines Corporation Multi-part concurrently maintainable electronic circuit card assembly
US7129321B2 (en) * 2003-03-24 2006-10-31 Essilor International Compagnie Generale D'optique Thiophosphine compounds and methods of making polymerizable compositions containing them and their use for making ophthalmic lenses
US9818682B2 (en) * 2014-12-03 2017-11-14 International Business Machines Corporation Laminate substrates having radial cut metallic planes

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3715635A (en) * 1971-06-25 1973-02-06 Bendix Corp High frequency matched impedance microcircuit holder
US4322778A (en) * 1980-01-25 1982-03-30 International Business Machines Corp. High performance semiconductor package assembly
JPS61108160A (ja) * 1984-11-01 1986-05-26 Nec Corp コンデンサ内蔵型半導体装置及びその製造方法
JPS6366950A (ja) * 1986-09-08 1988-03-25 Mitsubishi Electric Corp 半導体装置
JPS63232447A (ja) * 1987-03-20 1988-09-28 Nec Corp 半導体装置
NL8901822A (nl) * 1989-07-14 1991-02-01 Philips Nv Geintegreerde schakeling met stroomdetectie.
US5157477A (en) * 1990-01-10 1992-10-20 International Business Machines Corporation Matched impedance vertical conductors in multilevel dielectric laminated wiring
US5289036A (en) * 1991-01-22 1994-02-22 Nec Corporation Resin sealed semiconductor integrated circuit
JP3004083B2 (ja) * 1991-06-21 2000-01-31 沖電気工業株式会社 半導体装置及びその製造装置
JPH05109924A (ja) * 1991-10-17 1993-04-30 Ngk Spark Plug Co Ltd 集積回路用パツケージ
US5264729A (en) * 1992-07-29 1993-11-23 Lsi Logic Corporation Semiconductor package having programmable interconnect
JPH0685154A (ja) * 1992-09-07 1994-03-25 Hitachi Ltd 半導体集積回路装置
US5461260A (en) * 1994-08-01 1995-10-24 Motorola Inc. Semiconductor device interconnect layout structure for reducing premature electromigration failure due to high localized current density
US5528083A (en) * 1994-10-04 1996-06-18 Sun Microsystems, Inc. Thin film chip capacitor for electrical noise reduction in integrated circuits

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