KR100232385B1 - 노치가 형성된 전도층을 포함한 패키지 - Google Patents

노치가 형성된 전도층을 포함한 패키지 Download PDF

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Abstract

기판(1)과, 기판내에 형성된 도전층(2,3)과, 제1관통구멍(TH3)을 통하여 도전층에 접속된 내부 리드 소자(8) 및, 제2관통구멍(TH1, TH2)을 통하여 도전층에 접속된 외부 리드 소자(4,5)를 포함하는 패키지에서, 노치(9,10)는 도전층에 제1관통구멍과 제2관통구멍을 부분적으로 둘러싸며 형성된다.

Description

노치가 형성된 전도층을 포함한 패키지
본 발명은 핀 그리드 어레이(PGA) 패키지와 같은 반도체장치용 패키지에 관한 것이며, 특히, 금속층, 즉 도전층의 개선점에 관한 것이다.
종래의 PGA 패키지에서는, 전원 금속층과 접지 금속층이 적층 기판내에 제공된다. 복수의 전원핀은 관통구멍을 통하여 전원 금속층에 접속된다. 또한, 복수의 접지핀을 관통구멍을 통하여 접지 금속층에 접속된다. 또한, 반도체칩은 접지 금속층상에 올려지고 본딩 와이어(bonding wires) 에 의해 기판상에 제공된 본딩 스티치(bonding stitches) 에 전기접속된다. 본딩 스티치는 전원핀 및 접지핀을 포함한 핀들에 접속된다. 이경우에, 리드와, 전원핀 또는 접지핀사이의 접속은 관통구멍을 통하여 수행된다.
그러므로, 배선층 레이아웃은 전원핀과, 접지핀 및 본딩 스티치를 전원 금속층 및 접지 금속층에 접속함으로서 쉽게 제조될 수 있다. 또한, 전원 금속층과 접지 금속층의 전기적 특성은 개선될 수 있으며, 특히, 전원 금속층 및 접지 금속층의 인덕턴스를 작게 하여, 노이즈를 감소시킬 수 있다.
그러나, 현재, 이러한 패키지의 동작속도는 현저하게 빨라졌다. 결과적으로, 전원 금속층과 접지 금속층의 인덕턴스가 작을 때, 교류에 관하여 큰 임피던스가 발생된다.
본 발명의 목적은 고속의 반도체장치용 패키지내의 금속층의 인덕턴스를 감소시키는 것이다.
제1도는 종래기술의 패키지를 나타내는 부분절단 사시도.
제2도는 제1도의 패키지의 전류 분포를 나타내는 도면.
제3도는 본 발명에 따른 패키지의 제1실시예를 나타내는 부분절단 사시도.
제4도는 제3도의 접지 금속층의 평면도.
제5(a)도와, 제5(b)도 및 제5(c)도는 전류 유출점과 전류 유입점사이의 인덕턴스들을 설명하기 위한 도면.
제6도는 제3도의 패키지의 전류 분포를 나타내는 도면.
제7도는 본 발명에 따른 패키지의 제2실시예를 나타내는 사시도.
제8도는 두개의 평판형 도전층사이의 인덕턴스를 나타내는 그래프.
제9도는 본 발명에 따른 패키지의 제3실시예를 나타내는 사시도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 전원 금속층
3 : 접지 금속층 4 : 전원핀
5 : 접지핀 6 : 반도체칩
8 : 본딩 스티치 9, 9a, 9b, 10 : 노치
TH1, TH2, TH3, TH4, TH5, P, Q : 관통구멍
11 : 신호층 81, 82 : 배선층
본 발명에 의하면, 적층 기판과, 기판내에 형성된 도전층과, 제1관통구멍을 통하여 도전층에 접속되는 내부 리드 소자 및, 제2관통구멍을 통하여서 도전층에 접속되는 외부 리드 소자를 포함한 패키지에서, 노치는 도전층에 제1 및 제2관통구멍을 부분적으로 둘러싸며 형성된다. 그러므로, 제1관통구멍과 제2관통구멍사이의 전류 경로는 실질적으로 감소되고, 이는 도전층의 인덕턴스를 감소시킬 수 있다.
바람직한 실시예를 설명하기 전에, 종래기술 PGA 패키지를 제1도 및 제2도를 참조하여 설명한다.
제1도에서, 참조번호 1 은 세라믹 또는 유리 에폴시수지와 같은 플라스틱으로 제조된 적층 기판을 나타낸다. 전원 금속층(2) 및 접지 금속층(3) 이 적층 기판(1) 내에 제공된다.
외부 리드 소자인 복수의 전원핀(4) 은 관통구멍(TH1) 을 통하여 전원 금속층(2) 에 접속된다. 또한, 외부 리드 소자인 복수의 접지핀(5) 은 관통구멍(TH2) 을 통해서 X 로 표시되는 접지 금속층(3) 에 접속된다.
또한, 반도체칩(6) 은 접지 금속층(3) 위에 올려진다. 반도체칩(6) 은 기판(1) 위에 제공된 내부 리드 소자인 본딩 스티치(8) 에 본딩 와이어(7) 에 의해 전기접속된다.
본딩 스티치(8) 는 전원핀(4) 과 접지핀(5) 을 포함한 핀에 접속된다. 이경우에, 본딩 스티치(8) 와 전원핀(4)(또는 접지핀(5)) 사이의 접속은 관통구멍(TH3)등을 통해서 수행된다.
그리하여, 배선층 레이아웃은 전원핀(4)과, 접지핀(5) 및 본딩 스티치(8)를 전원 금속층(2)과 접지 금속층(3)에 접속시킴으로서 쉽게 이루어질 수 있다. 또한, 전원 금속층(2)과 접지 금속층(3)의 전기적 특성은 개선될 수 있으며, 특히, 전원 금속층(2)과 접지 금속층(3)의 인덕턴스를 작게 하여, 노이즈를 감소시킬 수 있다.
그러나, 현재, 이러한 패키지의 동작속도는 현저하게 빨라지고 있다. 결과적으로, 전원 금속층(2)과 접지 금속층(3)의 인덕턴스가 작더라도, 교류에 관하여 큰 임피던스가 발생된다. 예를 들면, 제2도에 도시된 바와 같이, 고전위 관통구멍(P)과 저전위 관통구멍(Q)이 접지 금속층(3) 위에 위치되면, 고전위 관통구멍(P)의 전류 유출은 거의 등방성이 되고, 또한 저전위 관통구멍(Q)으로의 전류 유입도 거의 등방성이 된다. 결과적으로, 고전위 관통구멍(P)과 저전위 관통구멍(Q) 사이의 전류경로는 실질적으로 길어지므로, 인덕턴스는 감소될 수 없다. 그러므로, 고속 패키지에서 큰 인덕턴스가 발생된다.
본 발명의 제1실시예를 나타낸 제3도에서, 노치(9)는 접지 금속층(3)의 관통구멍(TH2) 및(TH3)을 부분적으로 둘러싸며 제공된다. 이 경우에, 노치(9)는 전류 경로의 바깥쪽에 위치된다. 예를들면, 노치(9a)는 접지핀(5)의 맞은편에 위치하는 본딩 스티치(8)측상의 관통구멍(TH3)의 바깥쪽에 제공된다. 또한, 노치(9b)는 관통구멍(T H3)의 맞은편에 위치하는 관통구멍(TH2)의 외측에 위치된다.
접지 금속층(3)의 평면도인 제4도에서, 노치(9) 쌍은 각각 접지 금속층(3) 위의 관통구멍 각 쌍 사이의 전류 경로가 실질적으로 감소될 수 있도록 서로 마주보고 있다.
기판(1)이 세라믹으로 제조되면, 노치(9)는 후막인쇄법(厚膜印刷法)을 사용하여 패터닝될 수 있다. 또한, 기판(1)이 유리 에폭시 수지로 만들어지면, 노치(9)는 에칭 방법에 의해 패터닝될 수 있다.
일반적으로, 금속층의 인덕턴스(L)는 L=∮/I로 정의되고, 여기서, I는 금속층의 관통 전류이고, ∮는 전류 I에 의해 발생된 자속이다.
제5(a)도와, 제5(b)도 및 제5(c)도에 도시된 3가지 경우를 가정한다. 제5(a)도의 경우에, 우회 전류의 양이 가장 많다. 제5(b)도의 경우에, 우회 전류의 양은 비교적 작다. 제5(c)도의 경우에, 우회 전류의 양은 가장 적다. 결과적으로, 제5(a)도와, 제5(b)도 및 제5(c)도에서 인덕턴스가 L1, L2및 L3로 각각 표시되면, L1〉L2〉L3이다.
그러므로, 우회 전류의 양이 감소될 때, 인덕턴스(L)도 감소될 수 있다.
제3도 및 제4도에 도시된 제1실시예에서, 두 관통구멍사이의 우회 전류는 노치(9)에 의해서 억제된다. 실제적으로, 모의 결과를 도시한, 제6도에 도시된 바와 같이, 노치로 흐르는 전류가 차단되어, 고전위 관통구멍(P)과 저전위 관통구멍(Q)사이의 우회 전류가 억제된다. 그러므로, 전류 경로는 실질적으로 감소되어 인덕턴스를 감소시킨다. 금속층의 형태와 관통구멍들의 간격에 의존하는 감소량은 종래기술과 비교하여 약 25%에서 45%이다.
본 발명의 제2실시예를 도시한 제7도에서는, 노치(10)가 제3도의 접지 금속 층(3)에 부가된다. 이 경우에, 노치(10)는 관통구멍(TH2) 및(TH3) 사이의 접지 금속층(3)의 일부분(3a)의 바깥쪽에 위치한다. 그러므로, 제2실시예에서, 우회 전류의 양은 제1실시예와 비교하여 더욱 감소된다. 결과적으로, 관통구멍(TH2) 및(TH3) 사이의 전류 경로는 실질적으로 감소되어 접지 금속층(3)의 인덕턴스를 더욱 감소시킨다.
또한, 제7도에서, 접지 금속층(3)의 일부분(3a)은 신호층(11)에 대향하고 있다. 이 경우에, 접지 금속층(3)의 일부분(3a)의 폭이 신호층(11)의 폭의 약 4배일 때, 접지 금속층(3)의 인덕턴스는 최소화될 수 있다. 이는 2개의 평판형 배선층(81)과(82)간의 인덕턴스를 도시한 제8도를 참조로 설명된다. 즉, 배선층(81)의 폭(W1)이 한정되므로, 배선층(81)의 자기 인덕턴스(L1)도 한정된다. 한편, 배선층(82)의 폭(W2)이 변화가능하므로, 배선층(82)의 자기 인덕턴스(L2)가 작아짐에 따라, 폭(W2)은 커진다. 또한, 배선층(81)과(82) 사이의 상호 인덕턴스(M12)는 자기 인덕턴스(L1및 L2)중의 작은 값에 따라 변화된다. 이 경우에, 배선층(81)의 관통 전류의 방향이 배선층(82)의 관통 전류의 방향과 반대이면, 전체 인덕턴스(L)는 L=L1+L2-M12로 표현될 수 있다.
W2=4W1이면, 전체 인덕턴스(L)는 최소가 된다. 배선층(81) 및(82)은 신호층 (11) 및 접지 금속층(3)의 일부분(3a)에 각각 대응된다. 그러므로, 신호층(11)로부터 공급되는, 접지 금속층(3)의 일부분(3a)의 전류 경로는 노치(10)에 의해 제한되고, 또한, 이 전류 경로의 인덕턴스는 노치(10)의 폭을 신호층(11)의 폭의 약 4배가 되도록 함으로써 최소화될 수 있다.
본 발명의 제3실시예를 도시한 제9도에서, 바이패스 콘덴서(12)는 제3도의 전원 금속층(2)과 접지 금속층(3) 사이에 접속되어 전원 금속층(2)으로부터 고주파 노이즈를 제거한다. 즉, 바이패스 콘덴서(12)의 일 전극이 관통구멍(TH4)을 통하여 전원 금속층(2)에 접속되고, 노치(12a)가 전원 금속층(2)의 관통구멍(TH4)을 부분적으로 둘러싸며 제공된다. 이 경우에, 전원 금속층(2)의 노치(9)와 노치(12a)는 관통구 멍(TH3) 및(TH4)의 바깥쪽에 위치한다. 유사하게, 바이패스 콘덴서(12)의 타전극은 관통구멍(TH5)을 통하여 접지 금속층(3)에 접속되며, 노치(12b)가 접지 금속층(3)의 관통구멍(TH5)을 부분적으로 둘러싸며 제공된다. 이 경우에, 접지 금속층(3)의 노치(9)와 노치(12b)는 관통구멍(TH2) 및(TH5)의 바깥쪽에 위치한다.
그러므로, 제3실시예에서, 바이패스 콘덴서(12)를 경유하는 노이즈 전류 경로의 인덕턴스는 감소될 수 있다. 즉, 노이즈 성분은 바이패스 콘덴서(12)를 경유하여 접지될 수 있다.
접지 금속층(3)내에 제공된 노치는 전원 금속층(2)에 공급될 수 있다는 것에 주목해야 한다.
상기에 설명된 바와 같이, 본 발명에 따르면, 관통구멍들간의 금속층의 우회 전류는 억제되어 그 사이의 전류 경로를 실질적으로 감소시키기 때문에, 금속층의 인덕턴스는 감소될 수 있으며, 그러므로, 고속 반도체 패키지내의 금속층의 인덕턴스도 감소될 수 있다.

Claims (14)

  1. 기판(1); 상기 기판내에 형성된 도전층(2,3); 제1관통구멍(TH3)을 통하여 상기 도전층에 접속된 내부 리드 소자(8); 및 제2관통구멍(TH1, TH2)을 통하여 상기 도전층에 접속된 외부 리드 소자(4,5)를 포함하며, 노치(9,10)가 상기 제1관통구멍 및 제2관통구멍을 부분적으로 둘러싸며 상기 도전층에 형성되고, 상기 노치들은 상기 제1 및 제2관통구멍간의 우회 전류를 억제하도록 위치되어 있는 것을 특징으로 하는 패키지.
  2. 제1항에 있어서, 상기 노치(9)는 상기 제1관통구멍과 제2관통구멍의 바깥쪽에 위치되는 것을 특징으로 하는 패키지.
  3. 제2항에 있어서, 상기 노치(10)는 상기 제1관통구멍과 제2관통구멍사이의 상기 도전층의 일부분(3a)의 바깥쪽에 위치되는 것을 특징으로 하는 패키지.
  4. 제3항에 있어서, 상기 노치들은 다른 도전층(11)을 따라 위치되는 것을 특징으로 하는 패키지.
  5. 제4항에 있어서, 상기 노치들사이의 간격은 상기 다른 도전층의 폭의 3.5배 내지 4.5배인 것을 특징으로 하는 패키지.
  6. 제1항에 있어서, 상기 도전층에 접속된 바이패스 콘덴서(12)를 더 포함하는 것을 특징으로 하는 패키지.
  7. 제6항에 있어서, 노치(12a,12b)가 상기 도전층에 상기 바이패스 콘덴서와 상기 도전층의 접속부를 부분적으로 둘러싸며 제공되어, 상기 노치(12a,12b)가 상기 바이패스 콘덴서(12)에 의한 노이즈 전류 경로의 인덕턴스를 감소시키도록 위치되는 것을 특징으로 하는 패키지.
  8. 적층 기판(1); 상기 적층 기판내에 형성된 제1도전층 및 제2도전층(2,3); 제1 관통구멍을 통하여 상기 제1도전층에 접속된 제1내부 리드 소자; 제2 관통구멍(TH3)을 통하여 상기 제1도전층에 접속된 제2내부 리드 소자(8); 상기 제3관통구멍(TH1)을 통하여 상기 제1도전층에 접속된 제1외부 리드 소자(4); 및 제4관통구멍(TH2)을 통하여 상기 제2도전층에 접속된 제2외부 리드 소자(5)를 포함하며, 한쌍의 제1노치가 상기 제1관통구멍과 제3관통구멍을 각각 부분적으로 둘러싸면서 상기 제1 및 제3관통구멍간의 노이즈 전류를 억제하도록 위치되어 상기 제1도전층에 형성되며, 한쌍의 제2노치(9)가 상기 제2관통구멍과 제4관통구멍을 각각 부분적으로 둘러싸면서 상기 제2 및 제4관통구멍간의 노이즈 전류를 억제하도록 위치되어 상기 제2도전층에 형성되는 것을 특징으로 하는 패키지.
  9. 제8항에 있어서, 상기 한쌍의 제1노치는 상기 제1관통구멍 및 제3관통구멍의 바깥쪽에 위치되고, 상기 한쌍의 제2노치는 상기 제2관통구멍과 제4관통구멍의 바깥쪽에 위치되는 것을 특징으로 하는 패키지.
  10. 제8항에 있어서, 상기 한쌍의 제1노치는 상기 제1관통구멍과 제3관통구멍사이의 상기 제1도전층의 일부분의 바깥쪽에 위치되고, 상기 한쌍의 제2노치는 상기 제2관통구멍과 제4관통구멍사이의 상기 한쌍의 제2도전층의 일부분의 바깥쪽에 위치되는 것을 특징으로 하는 패키지.
  11. 제10항에 있어서, 상기 한쌍의 제1노치는 제1신호층을 따라 위치되고, 상기 한쌍의 제2노치는 제2신호층(11)을 따라 위치되는 것을 특징으로 하는 패키지.
  12. 제11항에 있어서, 상기 한쌍의 제1노치사이의 간격은 상기 제1신호층의 폭의 3.5배 내지 4.5배이며, 상기 한쌍의 제2노치사이의 간격은 상기 제2신호층의 폭의 3.5배 내지 4.5배인 것을 특징으로 하는 패키지.
  13. 제8항에 있어서, 제5관통구멍(TH4)을 통하여 상기 제1도전층에 접속된 제1전극과, 제6관통구멍(TH5)을 통하여 상기 제2도전층에 접속된 제2전극을 가진 바이패스 콘덴서(12)를 추가로 구비하는 것을 특징으로 하는 패키지.
  14. 제13항에 있어서, 노치(12a)가 상기 제5관통구멍을 부분적으로 둘러싸며 상기 제1도전층에 제공되고, 노치(12b)가 상기 제6관통구멍을 부분적으로 둘러싸며 상기 제2도전층에 제공되어, 상기 노치들(12a, 12b)이 상기 바이패스 콘덴서(12)에 의한 노이즈 전류 경로의 인덕턴스를 감소시키도록 위치되어 있는 것을 특징으로 하는 패키지.
KR1019960057066A 1995-11-25 1996-11-25 노치가 형성된 전도층을 포함한 패키지 KR100232385B1 (ko)

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