DE69233550T2 - Plastikumhüllte integrierte Halbleiterschaltung mit einer Verdrahtungschicht - Google Patents

Plastikumhüllte integrierte Halbleiterschaltung mit einer Verdrahtungschicht Download PDF

Info

Publication number
DE69233550T2
DE69233550T2 DE69233550T DE69233550T DE69233550T2 DE 69233550 T2 DE69233550 T2 DE 69233550T2 DE 69233550 T DE69233550 T DE 69233550T DE 69233550 T DE69233550 T DE 69233550T DE 69233550 T2 DE69233550 T2 DE 69233550T2
Authority
DE
Germany
Prior art keywords
wiring
width
wiring layer
film
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69233550T
Other languages
English (en)
Other versions
DE69233550D1 (de
Inventor
Shozo Minato-ku Nishimoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp, NEC Corp filed Critical NEC Electronics Corp
Application granted granted Critical
Publication of DE69233550D1 publication Critical patent/DE69233550D1/de
Publication of DE69233550T2 publication Critical patent/DE69233550T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • H01L23/5286Arrangements of power or ground buses
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

  • Die vorliegende Erfindung betrifft eine harzgedichtete integrierte Halbleiterschaltung.
  • In einem integrierten Halbleiterschaltungschip (im Nachfolgenden als Halbleiterchip bezeichnet) wird eine Verdrahtungsschicht aus einem Metallfilm, wie beispielsweise Aluminium oder Kupfer oder einem Legierungsfilm, der von Verbindungskissen geleitet ist, als eine Masseverdrahtung oder eine Energieversorgungsverdrahtung verwendet, um ein von außen zugeführtes Energiequellenpotential zu einem internen Schaltungsknoten zuzuführen. Infolge der Notwendigkeit, den Widerstand niedrig zu machen und die Lebensdauer bis zum Bruch infolge von Elektromigration lang genug zu machen, wird in der Praxis eine derartige Energiequellenverdrahtung oder Masseverdrahtung so breit wie möglich gemacht. Um ferner zu verhindern, dass Verdrahtungen, welche Leiter mit Verbindungskissen verbinden, verwirrt werden, sind die Verbindungskissen an einem Umfangsteil des Halbleiterchips angeordnet. Die Verdrahtungsschicht ist mit einem Passivierungsfilm aus einem harten Material, wie beispielsweise Phosphorsilikatglas (PSG) oder einem Siliziumnitrid, beschichtet, um die Erosion durch Wasser (Wasserdampf) zu verhindern. Dann wird der Halbleiterchip mittels eines leitfähigen Materials an einer Metallplatte, genannt Insel, angeklebt, und nachdem die notwendigen Verbindungen mittels Leitern und Drähten durchgeführt worden sind, wird er durch Harz abgedichtet.
  • Der Passivierungsfilm dient nicht nur dazu, das Eindringen von Wasser zu verhindern, sondern schützt auch die Halbleiterschaltungselemente vor Kontamination mit Substanzen, die in dem Abdichtharz enthalten sind. Daher ist die Dicke der Passivierungs schicht mit einem Wert von ungefähr 1 μm oder darüber gestaltet. Bei einer derartigen großen Dicke des Passivierungsfilms besteht die Tendenz, dass letzterer oder die Verdrahtungsschichten Risse bekommen, wie dies in der US-A-4,467,345 angegeben ist. Dieses Problem tritt infolge der Tatsache auf, dass die Korngröße des Passivierungsfilms an den Verdrahtungsschichten größer wird. Dieses Problem kann durch Begrenzen der Breite der Verdrahtungsschicht auf eine Größe kleiner als 50 μm gelöst werden.
  • Das Rissproblem des Passivierungsfilms sowie auch das Gleiten oder die Zerstörung der Verdrahtungsschicht tritt ebenfalls beim Montageschritt des Chips auf, wie beispielsweise dem Harzdichtungsschritt. Derartige Phänomene sind die Folge der Differenz des Wärmeausdehnungskoeffizienten zwischen dem Halbleiterchip und der Harzdichtung. Derartige Probleme werden jedoch auch gelöst, indem Schlitze vorgesehen werden, so dass eine effektive Breite der Teile der Verdrahtungsschicht an den Eckteilen des Halbleiterchips mit nicht kleiner 10 μm und nicht größer als 40 μm bemessen sind, wie dies in der WO 91/00616 offenbart ist.
  • Ferner kann eine derartige Zerstörung und/oder Rutschen der Verdrahtungsschichten während eines Heizzyklustests zur Bestätigung der Zuverlässigkeit eines Halbleiterchips unter strengen thermischen Bedingungen, wie sie bei der Verwendung in einem Fahrzeug oder in der Wüste vorkommen können, auftreten, der ebenfalls nach der Harzabdichtung durchgeführt wird. Dies wird durch Begrenzen der Breite der Verdrahtungsschicht auf nicht höher als 5 μm gelöst, wie dies in der JP-A-62-174948 offenbart ist. Da die Verringerung der Breite der Verdrahtungsschicht notwendigerweise die Möglichkeit des Brechens der Verdrahtungsschicht infolge von Elektromigration erhöht, ist es üblich, eine Anzahl von engen parallelen Verdrahtungsschichten anstatt einer einzigen breiten Verdrahtungsschicht zu verwenden. Diese Lösung, bei der die Breite jeder engen Verdrahtung nicht größer als 5 μm ist, erhöht jedoch die durch die Verdrahtungsschichten besetzte Fläche, was bewirkt, dass die Verbesserung der Integrationsdichte schwierig wird.
  • Auf dem Gebiet der integrierten Halbleiterschaltung besteht der Trend, sowohl den Maßstabsfaktor der integrierten Schaltung als auch deren Miniaturisierung zu erhöhen. Während beispielsweise für eine Halbleiterschaltung die Anzahl der Bits für jedes Speicherelement pro mehrere Jahre mit einer vierfachen Rate erhöht worden ist, ist die Vergrößerung der Chipfläche zumeinst infolge der Miniaturisierung der Bauelemente auf das Zweifache beschränkt worden.
  • Ferner wird ungeachtet der Bitzahl der jüngste Energiequellenstrom im Wesentlichen konstant, beispielsweise 100 mA. Tendenziell sinkt die Dicke der Verdrahtungsschicht mit der Erhöhung der Bitzahl. Da die Elektromigration von der Stromdichte abhängt, kann die Breite der Verdrahtungsschicht, welche eine Energiequellenverdrahtung und eine Masseverdrahtung bildet (die Breite ist die Gesamtbreite einer Anzahl von engen parallelen Verdrahtungsschichten entsprechend einer einzigen breiten Verdrahtungsschicht), nicht mit der Erhöhung der Bitzahl reduziert werden. Dies ist für die Verbesserung der Integrationsdichte der Energiequellenverdrahtung und der Masseverdrahtung hinderlich. Ein derartiges Problem kann vermieden werden, indem eine Anzahl von Leitersätzen vorgesehen werden, die jeweils eine Energiequellenverdrahtung, eine Masseverdrahtung und Verbindungskissen enthalten. Andererseits erhöht sich die Anzahl der Leiterdrähte notwendigerweise mit der Erhöhung des Maßstabsfaktors der integrierten Halbleiterschaltung, wie beispielsweise der Erhöhung der Bitzahl, während die Anzahl der Leiter pro Packung begrenzt ist. Daher ist die vorstehend angegebene Lösung nicht vorzuziehen.
  • Als andere Lösungen als die vorstehend erwähnte, bei der die Breite der Verdrahtungsschicht verringert ist, um die Zerstörung oder das Gleiten der Verdrahtungsschichten in einer harzgedichteten Halbleitervorrichtung zu verhindern, sind die folgenden Lösungen vorgeschlagen worden:
    Eine erste Lösung ist es, den Passivierungsfilm mit einem Polyimidfilm zu beschichten. Obwohl diese Lösung entwickelt worden ist, um den dynamischen Fehler infolge von Strahlung zu verhindern, wurde herausgefunden, dass sie auch wirksam ist, um Span nung, welche auf eine Struktur ausgeübt wird, die den Passivierungsfilm und die Verdrahtungsschicht enthält, abzubauen, um dadurch die Zerstörung oder das Gleiten der Verdrahtungsschicht zu verhindern. Dieses Verfahren erfordert jedoch den zusätzlichen Schritt des Beschichtens der Passivierungsschicht mit dem Polyimidfilm.
  • Eine zweite Lösung ist die Einebnung einer Abdeckschicht. Das heißt, nachdem ein üblicher Passivierungsfilm, wie beispielsweise ein PSG-Film, der eine Wasser abstoßende Funktion hat und dessen Ebenheit gering ist, vorgesehen worden ist, wird auf diesem ein SOG-(Spin-On-Glass)-Film ausgebildet, um die Oberflächenebenheit zu verbessern. Bei diesem Verfahren hat sich herausgestellt, dass bei einer derartig verbesserten Ebenheit die Zerstörung der Verdrahtungsschicht reduziert wird. Der Grund, warum ein derartiger Effekt geschaffen wird, besteht darin, dass im Gegensatz zu der Spannungsentspannung des Polyimidfilms der SOG-Film Teile des Passivierungsfilms an den Seitenflächen der Verdrahtungsschicht, in welchen die Abdeckung gering ist und die Filmdicke klein ist, ausfüllt, was eine Erhöhung der mechanischen Festigkeit verursacht. Dieses Verfahren erfordert ebenfalls einen solchen zusätzlichen Schritt.
  • Diese zwei Verfahren sind in breitem Umfang verwendet worden, nicht aus dem ökonomischen Grund, dass ein zusätzlicher Schritt erforderlich ist, sondern auch aus Gründen, dass die Hersteller weder effektive Techniken zur Ausbildung der Polyimidbeschichtung und des Passivierungsfilm mit akzeptabler Abdeckung noch Kenntnisse der vorstehend genannten Wirkungen des Polyimidfilms und des flachen Abdeckfilms hatten.
  • Ein Verfahren, das in breitem Umfang verwendet worden ist, ist das Vorsehen einer Verdrahtungsschicht auf einem Chip mit Ausnahme von dessen Ecken und dessen Umfang, wo die Zerstörung der Verdrahtungsschicht auftreten kann. An diesen Teilen des Chips können Verbindungskissen und ein Minimum an Verdrahtungsschicht vorgesehen sein. Da bei diesem herkömmlichen Verfahren an einem Umfangsteil des Chips nicht zu verwendende Teile belassen werden, wird die Chipfläche vergrößert, und ferner könnte das Minimum an Verdrahtungsschicht zerstört werden.
  • Die EP-A-O 223 698 beschreibt eine Vorrichtung, die Sammelschienen, wie die Strom- und Masseleitungen hat, welche in einer doppelstufigen Verbindungsstruktur verwendet werden, wobei eine Anzahl von Metallstreifen, die parallel verbunden sind, vorgesehen sind. Durch diese Mittel wird die unerwünschte Ätzhügelausbildung und -konzentration und ein unerwünschter Kurzschluss zwischen den oberen und unteren Metallschichten in der doppelstufigen Verbindung, die durch Ätzhügelausbildung verursacht wird, vermieden.
  • Daher ist es eine Aufgabe der vorliegenden Erfindung, eine harzgedichtete integrierte Halbleiterschaltung zu schaffen, die ohne die Hinzufügung irgendeines speziellen Schrittes realisiert werden kann und die den unerwünschten Effekt bei der Integrationsdichte, der durch die Bildung einer Energiequellenverdrahtung etc. mit einer Anzahl von engen parallelen Verdrahtungsschichten verursacht wird, minimieren kann.
  • Diese Aufgabe wird durch eine harzgedichtete integrierte Halbleiterschaltung wie im Anspruch 1 definiert, gelöst; die abhängigen Ansprüche beziehen sich auf Weiterentwicklungen der Erfindung.
  • Die harzgedichtete integrierte Halbleiterschaltung hat eine Energiequellenverdrahtung oder eine Masseverdrahtung, die mit Verdrahtungsschichten mit einer Gesamtbreite gebildet ist, die nicht kontinuierlich mit der Vergrößerung des Abstandes von einer am nächsten liegenden Ecke eines Halbleiterchips zu der Verdrahtung reduziert ist und Mittel zum Trennen der Verdrahtungsschicht zu einer Anzahl von Abschnitten in Richtung der Breite, wobei die Anzahl der Abschnitte von dem Abstand zur Chipecke abhängig ist. Die Verdrahtungsschichten sind mit einem Passivierungsfilm beschichtet. Die Trennmittel sind vorzugsweise Schlitze, die jeweils eine Breite von wenigstens der zweifachen Dicke des Passivierungsfilms haben.
  • Die Möglichkeit des Gleitens einer Verdrahtungsschicht ist in einem Teil des Chips näher an dessen Ecke und mit breiterer Verdrahtungsschicht höher. Da die Verdrah tungsschicht durch die Schlitze unterteilt ist, wird ihre wirksame Breite mit Bezug auf das Gleiten, welches Spannung verursacht, klein genug, um das Gleiten zu verhindern. Da ferner die Breite der Verdrahtungsschicht nicht kontinuierlich mit dem Abstand zu dem Eckteil verengt ist, ist es möglich, die durch die Energiequellenverdrahtung etc. eingenommene Fläche zu reduzieren.
  • Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung gehen aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung anhand der begleitenden Zeichnungen im Einzelnen hervor, in welchen zeigt:
  • 1A eine Draufsicht, die eine Struktur, die für das Verständnis der vorliegenden Erfindung nützlich ist, schematisch zeigt;
  • 1B eine vergrößerte Ansicht im Schnitt entlang der Linie X-X in 1A;
  • 2 eine grafische Darstellung der Beziehung zwischen der oberen Grenze der Breite und dem Abstand zu der nächsten Ecke, bei der die Verdrahtungsschicht gleiten wird; und
  • 3 eine Draufsicht, die in schematischer Weise eine Ausführungsform der vorliegenden Erfindung zeigt.
  • In den 1A und 1B ist für die klarere Darstellung das Dichtharz einer Packung weggelassen worden, und nur ein Endteil eines Passivierungsfilms 110 ist durch eine gestrichelte Linie gezeigt.
  • In einem Oberflächenbereich eines rechteckigen, monokristallinen P-Siliziumsubstrats 101 mit der Größe 6,0 mm × 15,4 mm ist ein N-Well 102 ausgebildet. Durch selektives Ausbilden eines Feldoxidfilms 103 sind aktive Regionen 106N und 106P vorgesehen. Nicht gezeigte Gateoxidfilme sind auf den Oberflächen der aktiven Regionen 106N und 106P ausgebildet. Eine Gateelektrode 104 ist aus einem Polysiliziumfilm ausgebildet, der einen Teil hat, welcher die aktiven Regionen 106N und 106P durch die Gateoxidfilme quert. In den aktiven Regionen 106N und 106P sind eine N-Source-Drain-Region und eine P-Source-Drain-Region in Selbstausrichtung zu Verzweigungsteilen der Gate elektrode 104 ausgebildet. Das monokristalline P-Siliziumsubstrat, auf welchem der Feldoxidfilm 103 und die Gateelektrode 104 ausgebildet sind, ist mit einem Zwischenisolierfilm 107 abgedeckt. Die Verdrahtungsschichten 108A-1, 108A-2 und 108A-3 und die Verbindungskissen 109A, 109B und 109C sind durch einen Al-Si-Legierungsfilm (enthält 1% Si) mit einer Dicke von 1 μm ausgebildet und haften an dem Zwischenisolierfilm 107 an. Ein Durchgangsloch C1 verbindet den Al-Si-Legierungsfilm mit der Gateelektrode 104, ein Durchgangsloch C2 verbindet den Al-Si-Legierungsfilm mit der Source-Drain-Region 106N oder 106P, und ein Durchgangsloch C3 verbindet den Al-Si-Legierungsfilm mit dem N-Well 102 oder dem monokristallinen P-Siliziumsubstrat 101. Der Passivierungsfilm 110 hat die Form eines Siliziumnitridfilms mit einer Dicke von 1 μm und deckt im Wesentlichen die gesamte Oberfläche des Halbleiterchips mit Ausnahme der zentralen Teile der Verbindungskissen 109A, 109B und 109C ab, und ein Dichtharz 111 ist ein Gemisch aus einem Epoxidharz und einem Füllstoff. Die Fläche jedes Verbindungskissens 109A, 109B und 109C beträgt ungefähr 120 μm × 120 μm und ist durch nicht dargestellte Drähte mit Leitern, die als ein nicht dargestellter Energiequellenanschluss verwendet werden, mit Leitern, die als ein Masseanschluss verwendet werden, und mit Leitern, die als Signaleingangsanschlüsse verwendet werden, verbunden.
  • Eine Energiequellenverdrahtung, die mit dem Verbindungskissen 109A, das in der Nähe einer Ecke des Halbleiterchips angeordnet ist, verbunden ist, ist entlang der kürzeren Seite des rechteckigen Halbleiterchips angeordnet und hat einen breiten Hauptteil, der durch zwei Verdrahtungsschichten 108A-1 und 108A-2 gebildet ist, die durch einen Schlitz SA voneinander getrennt sind. Eine Verdrahtungsschicht 108Aa ist von der Verdrahtungsschicht 108A-2 ausgehend verzweigt und speist einen CMOS-Inverter mit Strom. Die Breite jeder der Verdrahtungsschichten 108A-1, 108A-2, 108A-3, 108Ab und 108Ac beträgt ungefähr 10 μm, und die Breite des Schlitzes SA liegt im Bereich von 2 μm bis 6 μm und ist insbesondere 4 μm.
  • Eine Signaleingangsverdrahtung von dem Verbindungskissen 109C ist eine Verdrahtungsschicht 108C mit einer Breite von 5 μm und ist mit einem Gate (104) des CMOS-Inverters verbunden.
  • Die Masseverdrahtung, die mit dem Verbindungskissen 109B verbunden ist, hat einen breiten Hauptteil, der durch zwei Verdrahtungsschichten 108B-1 und 108B-2 gebildet ist, die voneinander durch einen Schlitz SB getrennt sind. Die Verdrahtungsschichten 108Ba und 108Bb sind von dem breiten Hauptteil der Masseverdrahtung ausgehend verzweigt und sind mit dem monokristallinen P-Siliziumsubstrat bzw. der Masse eines CMOS-Inverters verbunden. Ähnlich sind die Verdrahtungsschichten 108Bc und 108Bd von dem breiten Hauptteil der Masseverdrahtung bzw. einem engen Hauptteil (Verdrahtung 108B-3) ausgehend verzweigt und mit dem Masseende des CMOS-Inverters verbunden. Die Breite jeder der Verdrahtungsschichten 108B-1, 108B-2 und 108B-3 beträgt ungefähr 10 μm, und die Breite des Schlitzes SB liegt im Bereich von 2 μm bis 6 μm und ist vorzugsweise 4 μm.
  • Eine Ausgangsverdrahtung des CMOS-Inverters hat die Verdrahtungsschichten 108D-1 und 108D-2, die jeweils eine Breite von 10 μm haben und die voneinander durch einen Schlitz SD getrennt sind. Wenn es eine Anzahl von Lasten dieses CMOS-Inverters gibt, sind diese Verdrahtungsschichten zu einer entsprechenden Anzahl von Verdrahtungsschichten verzweigt, die jeweils eine geeignete Breite für den Stromverbrauch der zugehörigen Last haben.
  • Das Gleiten einer Verdrahtungsschicht tritt häufiger auf, wenn ihre Breite größer ist und ihre Position näher an der Ecke eines Chips liegt. 2 zeigt eine obere Grenze Wmax (μm) der Breite einer Verdrahtungsschicht und einen Abstand X (μm) von der nächstliegenden Ecke eines Chips, die auf der Basis eines Heizzyklustests geschätzt wurden, der an einem Halbleiterchip mit einer Fläche von 6,0 mm × 15,4 mm durchgeführt wurde, welcher in einem SOJ (Small Outline Package) mit 350 mil. abgedichtet war. Eine gerade Linie A wird durch X = 82 Wmax – 1445 gegeben. Anders ausgedrückt, durch Einstellen der Breite W der Verdrahtungsschicht auf einen Wert, der die Unglei chung W ≤ 17,6 + X/82 erfüllt, kann das Gleiten der Verdrahtungsschicht während des Hitzezyklustests vermieden werden.
  • Da in der vorstehend beschriebenen Struktur die Breite jeder Verdrahtungsschicht 10 μm oder geringer ist, kann ein Gleiten verhindert werden. Für eine Verdrahtung, wie beispielsweise eine Energiequellenverdrahtung oder Masseverdrahtung, deren Stromverbrauch groß ist, wird die Gesamtbreite derselben an einer Position näher an dem Verbindungskissen, welchem der Strom zugeführt wird, größer gemacht. Da jedoch Strom über eine verzweigte, engere Verdrahtung einer Last zugeführt wird, wird ihre Gesamtbreite mit größer werdendem Abstand zum Verbindungskissen kleiner. Daher ist es möglich, das Hindernis gegenüber einer Erhöhung der Integrationsdichte zu entfernen, indem lediglich enge Verdrahtungsschichten parallel angeordnet werden, während es gleichzeitig möglich ist, das Brechen der Verdrahtung infolge von Elektromigration zu beschränken.
  • In der 1A liegt das Verbindungskissen 109B ausreichend weit von der Halbleiterchipecke entfernt und somit kann der Schlitz SB unnötig sein. Da jedoch ein Verbindungskissen für die Masseverdrahtung im Allgemeinen nicht immer an einer von einer Ecke eines Chips entfernten Position vorgesehen ist, kann ein Schlitz im allgemeinen Sinn notwendig sein.
  • 3 ist eine Draufsicht auf eine Ausführungsform der Erfindung, bei der ein einzelner CMOS-Inverter mit der Energiequellenverdrahtung verbunden ist. Diese Modifikation der Struktur gemäß 1A und 1B ist geeignet, wenn eine Anzahl von Lasten mit der Energiequellenverdrahtung verbunden sind. Die Größe eines Verbindungskissens 209A für die Energiequelle und die Position desselben auf einem Halbleiterchip sind die gleiche wie bei dem Verbindungskissen 109A der Ausführungsform. Die Verdrahtungsschichten 208Aa, 208Ab und 208Ac entsprechen den Verdrahtungsschichten 108Aa, 108Ab bzw. 108Ac. Ein Hauptteil der Energiequellenverdrahtung ist durch Schlitze S zu einer Anzahl von Verdrahtungsschichten 208A-1 mit jeweils einer Breite von 5 μm in einem Bereich I in der Nähe des Verbindungskissens 209A unterteilt (Regionen von ungefähr 200 bis 400 μm von einer Ecke eines Halbleiterchips), zu Verdrahtungsschichten 208A-2 mit jeweils einer Breite von 7,5 μm in einer Region II, die von einer Ecke ungefähr 400 bis 700 μm entfernt ist, und Verdrahtungsschichten 208A-3 jeweils mit einer Breite von 10 μm in einer Region III nahe der Region II unterteilt. Eine verzweigte Verdrahtungsschicht 208A-d (7,5 μm Breite) ist mit einer nicht gezeigten Last verbunden. Somit wird die Breite der Verdrahtungsschicht mit dem größer Werden des Abstandes von der Ecke des Halbleiterchips und des darauf befindlichen Verbindungskissens größer, woraus kein Gleiten der Verdrahtungsschicht resultiert.
  • In der vorstehenden Beschreibung gilt, dass, je enger die Schlitze sind, eine umso kleinere von der Verdrahtung besetzte Fläche resultiert. Wenn jedoch die Schlitzbreite auf einen Wert gleich dem Zweifachen der Dicke des Passivierungsfilms (üblicherweise ungefähr 1 μm oder höher) oder darunter gesetzt wird, steigt die Möglichkeit der Ausbildung von Lunkern in dem Passivierungsfilm in dem Schlitzteil, und die mechanische Festigkeit des Films wird gering, was die Ausbildung von Rissen verursacht, woraus ein Verlust des Passivierungseffektes resultiert. Ferner können als Material für die Verdrahtungsschichten Metallfilme oder andere Legierungsfilme als der Al-Si-Legierungsfilm, wie beispielsweise Ao-Si-Cu-Legierung, verwendet werden, die bei integrierten Halbleiterschaltungen allgemein verwendet werden. Der Schlitz für die Teilung der Verdrahtungsschichten kann durch Aussparungen für lokales Verdünnen der Verdrahtungsschicht ersetzt werden. Der Passivierungsfilm kann nicht nur durch den Siliziumnitridfilm, sondern auch durch einen Siliziumoxynitridfilm gebildet werden. Obwohl ferner bei der beschriebenen Ausführungsform die Verdrahtungsschicht eine einzelne Schicht ist, ist die vorliegende Erfindung auch bei einer integrierten Halbleiterschaltung mit einer Mehrschicht-Verdrahtungsstruktur anwendbar.

Claims (4)

  1. Harzgedichtete integrierte Halbleiterschaltung mit einem quadratischen oder rechteckigen Halbleiterchip mit einem Halbleitersubstrat (101) mit einer Ecke, einem Verbindungskissen (209A), das auf einem Isolierfilm (107) ausgebildet ist, der das Halbleitersubstrat in der Nähe der Ecke des Halbleitersubstrats abdeckt, einer Verdrahtungsschicht (208), die sich von dem Verbindungskissen aus erstreckt und auf dem Isolierfilm in einer vorgegebenen Richtung verlängert ist, wobei die Verdrahtungsschicht einen ersten Teil (I) in der Nähe des Verbindungskissens und einen zweiten Teil (II) entfernt von dem Verbindungskissen aufweist, wobei eine erste Anzahl von ersten Schlitzen (S) in den ersten Teil der Verdrahtungsschicht ausgebildet ist und sich in der vorgegebenen Richtung zur Ausbildung einer Anzahl von ersten Verdrahtungssegmenten erstrecken, einem Passivierungsfilm (110), der die Verdrahtungsschicht und den Isolierfilm abdeckt, wobei die ersten Verdrahtungssegmente sich parallel zueinander in der vorgegebenen Richtung erstrecken und jedes eine erste Breite aufweist, gekennzeichnet durch eine zweite Anzahl von Schlitzen (s), die in dem zweiten Teil der Verdrahtungsschicht ausgebildet sind und sich in die vorgegebene Richtung erstrecken, um eine Anzahl von zweiten Verdrahtungssegmenten zu bilden, wobei die zweiten Verdrahtungssegmente sich parallel zueinander in der vorgegebenen Richtung erstrecken und jedes eine zweite Breite aufweist, wobei die erste Breite geringer ist als die zweite Breite und wobei die Gesamtbreite des ersten Teils größer ist als die Gesamtbreite des zweiten Teils.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Verdrahtungsschicht ferner einen dritten Teil (III) aufweist, der sich von dem zweiten Teil (II) mit einer Gesamtbreite erstreckt, die geringer ist als die Gesamtbreite des zweiten Teils (II), und wobei die Halbleitervorrichtung ferner eine dritte Anzahl von Schlitzen aufweist, die in dem dritten Teil der Verdrahtungsschicht ausgebildet sind und sich in der vorgegebenen Richtung erstrecken, um eine Anzahl von dritten Verdrahtungssegmenten zu bilden, wobei die dritten Verdrahtungssegmente sich parallel zueinander in der vorgegebenen Richtung erstrecken und jedes eine dritte Breite aufweist, die größer ist als sowohl die erste als auch die zweite Breite.
  3. Halbleitervorrichtung nach Anspruch 2, wobei die Verdrahtungsschicht ferner erste, zweite und dritte interne Verdrahtungsschichten (108Aa, b, c) aufweist, die von dem ersten, zweiten bzw. dritten Teil abgezweigt sind.
  4. Harzgedichtete integrierte Halbleiterschaltung nach Anspruch 1, wobei jeder der ersten und zweiten Schlitze eine größere Breite als das doppelte der Dicke der Passivierungsschicht aufweist.
DE69233550T 1991-01-22 1992-01-22 Plastikumhüllte integrierte Halbleiterschaltung mit einer Verdrahtungschicht Expired - Lifetime DE69233550T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP547091 1991-01-22
JP547091 1991-01-22

Publications (2)

Publication Number Publication Date
DE69233550D1 DE69233550D1 (de) 2006-02-09
DE69233550T2 true DE69233550T2 (de) 2006-06-22

Family

ID=11612132

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69233550T Expired - Lifetime DE69233550T2 (de) 1991-01-22 1992-01-22 Plastikumhüllte integrierte Halbleiterschaltung mit einer Verdrahtungschicht

Country Status (4)

Country Link
US (1) US5289036A (de)
EP (2) EP0499063B1 (de)
KR (1) KR950012657B1 (de)
DE (1) DE69233550T2 (de)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05175191A (ja) * 1991-10-22 1993-07-13 Mitsubishi Electric Corp 積層導電配線
TW264385B (de) * 1993-05-14 1995-12-01 Taiho Pharmaceutical Co Ltd
KR0149061B1 (ko) * 1993-09-17 1998-10-01 세끼자와 다다시 스파이크 노이즈 억제용 cmos ic 장치와 그 제조 방법
WO1995017007A1 (en) * 1993-12-14 1995-06-22 Oki America, Inc. Efficient routing method and resulting structure for integrated circuits
US6300688B1 (en) * 1994-12-07 2001-10-09 Quicklogic Corporation Bond pad having vias usable with antifuse process technology
KR0170316B1 (ko) * 1995-07-13 1999-02-01 김광호 반도체 장치의 패드 설계 방법
US5712510A (en) * 1995-08-04 1998-01-27 Advanced Micro Devices, Inc. Reduced electromigration interconnection line
US5689139A (en) * 1995-09-11 1997-11-18 Advanced Micro Devices, Inc. Enhanced electromigration lifetime of metal interconnection lines
JP2755239B2 (ja) * 1995-11-25 1998-05-20 日本電気株式会社 半導体装置用パッケージ
JP3500308B2 (ja) 1997-08-13 2004-02-23 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路
US5959360A (en) * 1998-05-22 1999-09-28 United Microelectronics Corp. Interconnect structure employing equivalent resistance paths to improve electromigration resistance
US5963831A (en) * 1998-05-22 1999-10-05 United Microelectronics Corp. Method of making an interconnect structure employing equivalent resistance paths to improve electromigration resistance
JP2000294639A (ja) * 1999-04-09 2000-10-20 Oki Electric Ind Co Ltd 半導体装置
KR100353091B1 (ko) * 1999-08-30 2002-09-16 넥스콘 테크놀러지 주식회사 무광원 스케닝방법 및 그 장치
KR100525212B1 (ko) * 2000-06-27 2005-11-01 인터내셔널 비지네스 머신즈 코포레이션 탄성 계수가 낮은 유전체 재료의 열팽창을 조절하기 위한 연결 구조를 포함한 집적회로
US6828223B2 (en) * 2001-12-14 2004-12-07 Taiwan Semiconductor Manufacturing Co. Localized slots for stress relieve in copper
US20030122258A1 (en) * 2001-12-28 2003-07-03 Sudhakar Bobba Current crowding reduction technique using slots
US6987323B2 (en) * 2002-02-05 2006-01-17 Oki Electric Industry Co., Ltd. Chip-size semiconductor package
US6940108B2 (en) * 2002-12-05 2005-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Slot design for metal interconnects
US6818996B2 (en) * 2002-12-20 2004-11-16 Lsi Logic Corporation Multi-level redistribution layer traces for reducing current crowding in flipchip solder bumps
JP3661695B2 (ja) * 2003-07-11 2005-06-15 株式会社デンソー 半導体装置
US7388279B2 (en) * 2003-11-12 2008-06-17 Interconnect Portfolio, Llc Tapered dielectric and conductor structures and applications thereof
US7466021B2 (en) * 2003-11-17 2008-12-16 Interconnect Portfolio, Llp Memory packages having stair step interconnection layers
US7199035B2 (en) * 2004-06-28 2007-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect junction providing reduced current crowding and method of manufacturing same
US20060072257A1 (en) * 2004-09-30 2006-04-06 International Business Machines Corporation Device and method for reducing dishing of critical on-chip interconnect lines
US7253528B2 (en) * 2005-02-01 2007-08-07 Avago Technologies General Ip Pte. Ltd. Trace design to minimize electromigration damage to solder bumps
US8299775B2 (en) * 2005-06-23 2012-10-30 International Business Machines Corporation Current-aligned auto-generated non-equiaxial hole shape for wiring
JP2007129018A (ja) 2005-11-02 2007-05-24 Nec Electronics Corp 半導体装置
JP4731456B2 (ja) * 2006-12-19 2011-07-27 富士通セミコンダクター株式会社 半導体装置
US8902133B2 (en) * 2008-07-02 2014-12-02 Sharp Kabushiki Kaisha Surface-emission display device having pixels with reduced wiring resistance
US9177914B2 (en) 2012-11-15 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad structure over TSV to reduce shorting of upper metal layer
FR3008524B1 (fr) * 2013-07-12 2017-05-05 Compagnie Ind Et Financiere Dingenierie Ingenico Dispositif de paiement electronique presentant des moyens de blocage de l'acces a la memoire fiscale.
JP2018026451A (ja) * 2016-08-10 2018-02-15 エスアイアイ・セミコンダクタ株式会社 半導体装置
CN110364506B (zh) * 2019-07-04 2022-01-28 武汉理工大学 一种具有高稳定性的仿生集成电路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5717146A (en) * 1980-07-04 1982-01-28 Fujitsu Ltd Wiring for semiconductor element
JPS5745259A (en) * 1980-09-01 1982-03-15 Hitachi Ltd Resin sealing type semiconductor device
JPS5772349A (en) * 1980-10-23 1982-05-06 Nec Corp Semiconductor integrated circuit device
US4475119A (en) * 1981-04-14 1984-10-02 Fairchild Camera & Instrument Corporation Integrated circuit power transmission array
JPS59167049A (ja) * 1983-03-14 1984-09-20 Nec Corp 半導体装置
JPS6010645A (ja) * 1983-06-30 1985-01-19 Toshiba Corp 樹脂封止型半導体装置
US4583111A (en) * 1983-09-09 1986-04-15 Fairchild Semiconductor Corporation Integrated circuit chip wiring arrangement providing reduced circuit inductance and controlled voltage gradients
JPS6059774A (ja) * 1983-09-13 1985-04-06 Matsushita Electronics Corp 半導体装置
JPS61258449A (ja) * 1985-05-13 1986-11-15 Nec Corp 半導体集積回路装置
JPS6245150A (ja) * 1985-08-23 1987-02-27 Hitachi Micro Comput Eng Ltd 半導体装置
DE3530578A1 (de) * 1985-08-27 1987-03-05 Siemens Ag Struktur zur qualitaetspruefung einer substratscheibe aus halbleitermaterial
EP0223698A3 (de) * 1985-11-14 1987-11-19 Thomson Components-Mostek Corporation Anti-Hügel-Maske
JPS62174948A (ja) * 1986-01-28 1987-07-31 Mitsubishi Electric Corp 半導体装置
JPS62224046A (ja) * 1986-03-26 1987-10-02 Hitachi Ltd 半導体装置
JPH0815150B2 (ja) * 1988-01-29 1996-02-14 株式会社日立製作所 樹脂封止型半導体装置の製造方法
JPH01225137A (ja) * 1988-03-04 1989-09-08 Toshiba Corp 半導体集積回路装置

Also Published As

Publication number Publication date
EP0499063A3 (en) 1992-10-14
EP1587143A1 (de) 2005-10-19
DE69233550D1 (de) 2006-02-09
KR950012657B1 (en) 1995-10-19
KR920015494A (ko) 1992-08-27
EP0499063A2 (de) 1992-08-19
EP0499063B1 (de) 2005-09-28
US5289036A (en) 1994-02-22

Similar Documents

Publication Publication Date Title
DE69233550T2 (de) Plastikumhüllte integrierte Halbleiterschaltung mit einer Verdrahtungschicht
DE69737762T2 (de) Verbesserungen in Bezug auf integrierte Schaltungen
DE3134343C2 (de) Halbleiteranordnung
DE10323238B4 (de) Leistungselement, welches einen großen elektrischen Strom durchlässt
DE4319070C2 (de) Halbleitervorrichtung mit einer Mehrschicht-Verbindungsstruktur und Herstellungsverfahren dafür
DE69531085T2 (de) Verbesserungen in, an oder in Bezug auf Halbleiteranordnungen
DE4019848C2 (de) Halbleitereinrichtung mit einer allseitig isolierten Unterstützungsschicht unterhalb eines Kontaktgebietes und Herstellungsverfahren für eine solche Halbleitereinrichtung
DE3331624C2 (de) Halbleiteranordnung mit Schutzmetalleinrichtung
DE3233195A1 (de) Halbleitervorrichtung
DE102005039165B4 (de) Draht- und streifengebondetes Halbleiterleistungsbauteil und Verfahren zu dessen Herstellung
DE19650148A1 (de) Halbleitervorrichtung und zugehöriges Herstellungsverfahren
DE2542518B2 (de) Stromversorgungssystem fuer hochintegrierte halbleiterschaltungen
DE112005001578T5 (de) Bond-Pad-Struktur zur Kupfer-Metallisierung mit verbesserter Zuverlässigkeit, und Verfahren zum Herstellen dieser Struktur
DE102011087064A1 (de) Halbleitervorrichtung und Verfahren für deren Herstellung
DE19757269B4 (de) Verfahren zur Herstellung eines Silicium-Auf-Isolator-Halbleitersubstrats
DE112019005745T5 (de) Halbleiterbauelement
DE2021691A1 (de) Halbleiter-Bauelement
DE4133199C2 (de) Halbleiterbauelement mit isolationsbeschichtetem Metallsubstrat
DE6606125U (de) Halbleiterelement fuer ein stosspanungsfestes halbleiterventil
DE19526511A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung und Montage
DE102004048688A1 (de) Halbleitervorrichtung
DE19716791B4 (de) Verfahren zum Herstellen von Kontaktöffnungen in einer mehrschichtigen Halbleiterstruktur
DE19821916C2 (de) Halbleitereinrichtung mit einem BGA-Substrat
DE112004003008T5 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
EP1107310A2 (de) Isolationsverbesserung bei Hochleistungs-Halbleitermodulen

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: NEC ELECTRONICS CORP., KAWASAKI, KANAGAWA, JP