DE10323238B4 - Leistungselement, welches einen großen elektrischen Strom durchlässt - Google Patents

Leistungselement, welches einen großen elektrischen Strom durchlässt Download PDF

Info

Publication number
DE10323238B4
DE10323238B4 DE10323238A DE10323238A DE10323238B4 DE 10323238 B4 DE10323238 B4 DE 10323238B4 DE 10323238 A DE10323238 A DE 10323238A DE 10323238 A DE10323238 A DE 10323238A DE 10323238 B4 DE10323238 B4 DE 10323238B4
Authority
DE
Germany
Prior art keywords
wiring
electrodes
semiconductor device
source
bump electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10323238A
Other languages
English (en)
Other versions
DE10323238A1 (de
Inventor
Hirofumi Abe
Hiroyuki Ban
Yoshinori Arashima
Hirokazu Itakura
Takao Kuroda
Noriyuki Iwamori
Satoshi Shiraki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2002147944A external-priority patent/JP3894042B2/ja
Priority claimed from JP2002172790A external-priority patent/JP3925318B2/ja
Priority claimed from JP2002172788A external-priority patent/JP2004022650A/ja
Priority claimed from JP2002172789A external-priority patent/JP2004022651A/ja
Priority claimed from JP2002172791A external-priority patent/JP2004022653A/ja
Priority claimed from JP2002187770A external-priority patent/JP3832394B2/ja
Application filed by Denso Corp filed Critical Denso Corp
Publication of DE10323238A1 publication Critical patent/DE10323238A1/de
Application granted granted Critical
Publication of DE10323238B4 publication Critical patent/DE10323238B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Leistungselement (8) einer CSP-Struktur, das auf der Seite der Oberfläche eines Halbleitersubstrats (1) eine Sourcekontaktstelle (2a) und eine Drainkontaktstelle (2b) aufweist, wobei jede der Kontaktstellen (2a, 2b) über Verdrahtungsstrukturen (5) mit einer Mehrzahl von Bump-Elektroden (6, 6a) verbunden ist, und jede der Verdrahtungsstrukturen (5) lediglich eine Verbindung zwischen einer der Kontaktstellen (2a, 2b) und einer der Bump-Elektroden (6, 6a) bildet.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Leistungselement, welches eine Verdrahtung und Elektroden mit erhöhtem Kontaktierungsfleck bzw. Bump-Elektroden (bump electrode) besitzt, die mit Verbindungskontaktstellen bzw. -bondinseln auf einem Halbleitersubstrat zu verbinden sind. Insbesondere ermöglicht es das Leistungselement, im Folgenden auch als Halbleiterbauelement bezeichnet, dass ein relativ großer bzw. hoher elektrischer Strom (large electric current) durchgelassen wird.
  • Ein Halbleiterbauelement einer CSP-(Chip Size Package)Struktur, bei welcher die Chipgröße im wesentlichen gleich der Gehäuse- bzw. Bausteingröße ist, ist als Halbleiterbauelement diesen Typs bekannt. 5 und 6 veranschaulichen Fälle, bei welchen die CSP-Struktur auf ein Leistungsbauelement angewandt wird, bei welchem ein relativ hoher (elektrischer) Strom fließt.
  • Wie in 5 und 6 veranschaulicht besitzt ein Halbleiterbauelement 20 eine Sourcekontaktstelle 2a und eine Drainkontaktstelle 2b (Verbindungskontaktstellen) auf der Seite der Oberfläche eines Halbleitersubstrats 1. Jede dieser Kontaktstellen ist aus einer Aluminiumelektrode oder dergleichen gebildet und besitzt ein (elektrisches) Potential (beispielsweise ein Sourcepotential oder ein Drainpotential). Auf der Sourcekontaktstelle 2a und der Drainkontaktstelle 2b ist ein Passivierungsfilm 3, welcher sich aus Siliziumoxid, Siliziumnitrid oder dergleichen zusammensetzt, derart gebildet, dass die mittleren Teile der Sourcekontaktstelle 2a und der Drainkontaktstelle 2b bloßgelegt sind.
  • Des weiteren ist, um die CSP-Struktur zu bilden, ein Isolierfilm 4, welcher sich aus Polyimidharz zusammensetzt, auf dem Passivierungsfilm 3 derart gebildet, dass die mittleren Teile der Sourcekontaktstelle 2a und der Drainkontaktstelle 2b bloßliegen.
  • Des weiteren sind Verdrahtungsstrukturen 5, welche wie unten beschrieben die Sourcekontaktstelle 2a und die Drainkontaktstelle 2b mit Elektroden 6 verbinden, jeweils auf dem Isolierfilm 4 gebildet. Eine Elektrode 6 ist auf jeder der Verdrahtungsstrukturen 5 in einer bestimmten Position gebildet. Des weiteren ist ein Versiegelungsfilm 7, welcher sich aus Epoxidharz oder dergleichen zusammensetzt, auf der gesamten Oberfläche des Halbleitersubstrats 1 derart gebildet, dass die Elektroden 6 damit bedeckt sind.
  • Des weiteren ist die obere Endseite des Versiegelungsfilms 7 abgeschabt und poliert, so dass die Endseiten der Elektroden 6 bloßliegen, und es sind Bump-Elektroden 6a als äußere Verbindungsanschlüsse auf den bloßgelegten Elektroden 6 gebildet.
  • Dabei wird ein Fall berücksichtigt, bei welchem ein (als Gebiet 8 angezeigtes) Leistungselement wie ein Leistungstransistor auf bzw. in der Oberfläche des Halbleitersubstrats 1 gebildet ist. Dieses Leistungselement 8 ist mit den Bump-Elektroden 6a durch die Sourcekontaktstelle 2a, die Drainkontaktstelle 2b, Verdrahtungsstrukturen 5 und Elektroden 6 elektrisch verbunden und ist mit der Außenseite zu verbinden. Viele Leistungselemente 8 werden mit einem großen Strom von nicht weniger als 100 mA angesteuert, und es wird somit erfordert, dass ein großer Strom durch die Sourcekontaktstelle 2a und die Drainkontaktstelle 2b hindurchfließt, welche mit dem Leistungselement 8 verbunden sind.
  • Jedoch tritt wie in 6 veranschaulicht bei einer Struktur, bei welcher eine Bump-Elektrode 6a mit einer Sourcekontaktstelle 2a oder einer Drainkontaktstelle 2b durch eine Verdrahtungsstruktur 5 verbunden ist, eine Schwierigkeit auf. Wenn ein großer Strom durch die Bump-Elektroden 6a fließt, welche mit dem Leistungselement 8 verbunden sind, um das Leistungselement 8 anzusteuern, überschreitet der durch die Bump-Elektroden 6 hindurchgeführte Strom einen zulässigen Betrag. Als Ergebnis erfahren die Bump-Elektroden 6a durch den Überstrom einen Zusammenbruch (breakdown).
  • Die EP 0 859 414 A1 offenbart ein Leistungselement mit Sorce- und Drainkontaktstellen, die über Verdrahtungsstrukturen mit einer Mehrzahl von Bump-Elektroden verbunden sind.
  • Aus der US 5 672 894 A ist ebenfalls ein Leistungselement bekannt.
  • Die JP 2002 057 292 A offenbart Kontaktstellen, Verdrahtungsstrukturen, Bump-Elektroden, wobei eine Bump-Elektrode über eine Verdrahtungsstruktur mit einer Kontaktstelle verbunden ist oder mehrere Bump-Elektroden über eine Verdrahtungsstruktur mit einer Kontaktstelle verbunden sind.
  • Die US 2001 0038 151 A1 offenbart Kontaktstellen, Verdrahtungsstrukturen, Bump-Elektroden, wobei eine Bump-Elektrode über eine Verdrahtungsstruktur mit einer Kontaktstelle verbunden ist oder mehrere Bump-Elektroden über eine Verdrahtungsstruktur mit einer Kontaktstelle verbunden sind.
  • Die US 6 316 288 B1 offenbart Bump-Elektroden, die mit Verdrahtungsstrukturen verbunden sind, wobei die Verdrahtungsstrukturen Vorsprünge aufweisen, die in Harz eingebettet sind und Elektroden gegenüberliegen; darüber hinaus kontaktieren die Verdrahtungsstrukturen Schutzplatten.
  • Aufgabe der vorliegenden Erfindung ist es, einen Zusammenbruch von Bump-Elektroden herabzusetzen bzw. zu vermindern und einen großen Strom durch die Bump-Elektroden in ein Leistungselement durchzulassen, welches eine Verdrahtung und die Bump-Elektroden aufweist, die mit Verbindungskontaktstellen auf einem Halbleitersubstrat verbunden sind.
  • Die Lösung der Aufgabe erfolgt durch die Merkmale des Anspruchs.
  • Ein Leistungselement einer CSP-Struktur weist auf der Seite der Oberfläche eines Halbleitersubstrats eine Sourcekontaktstelle und eine Drainkontaktstelle auf, wobei jede der Kontaktstellen über Verdrahtungsstrukturen mit einer Mehrzahl von Bump-Elektroden verbunden ist, und jede der Verdrahtungsstrukturen lediglich eine Verbindung zwischen einer der Kontaktstellen und einer der Bump-Elektroden bildet. Diese Struktur verringert die Stromstärke pro Bump-Elektrode, so dass ein Zusammenbruch (breakdown) der Bump-Elektrode herabgesetzt bzw. vermindert wird.
  • Ein Halbleiterbauelement kann mit einer Gebiets betreffenden Verdrahtung bzw. einer Flächenverdrahtung (areal wiring) versehen sein, welche die Bump-Elektroden und die Verbindungskontaktstelle umschließt, um die Verbindungskontaktstelle mit der Mehrzahl der Bump-Elektroden zu verbinden. In einem Beispiel ist die Flächenverdrahtung kammförmig mit einem Vorsprung und Aufnahmeabschnitten ausgebildet. In einem anderen Beispiel ist die Flächenverdrahtung mit einem Schlitz versehen. Diese Strukturen verhindern es, dass das Bauelement durch einen hohen Strom bedingt Schwierigkeiten unterworfen wird, beispielsweise in einem Fall, bei welchem eine CSP-Struktur für ein derartiges Leistungselement verwendet wird.
  • Die obigen und weitere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung unter Bezugnahme auf die Zeichnung ersichtlich.
  • 1 zeigt eine schematische Darstellung, welche eine Querschnittsstruktur eines Bauelements einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • 2 zeigt eine schematische Draufsicht auf das Halbleiterbauelement der Ausführungsform;
  • 3A bis 3E zeigen schematische Darstellungen, welche ein Herstellungsverfahren für das Halbleiterbauelement der Ausführungsform veranschaulichen;
  • 4 zeigt eine schematische Darstellung, welche ein Beispiel veranschaulicht, bei welchem Verdrahtungsstrukturen in einer Flächenverdrahtung gebildet sind;
  • 5 zeigt eine schematische Darstellung, welche eine Querschnittsstruktur eines Halbleiterbauelements einer verwandten Technik veranschaulicht;
  • 6 zeigt eine schematische Draufsicht auf das Halbleiterbauelement der verwandten Technik;
  • 7 zeigt eine schematische Darstellung, welche eine planare Struktur eines Halbleiterbauelements eines ersten Beispiels darstellt;
  • 8 zeigt eine schematische Darstellung, welche eine Querschnittsstruktur des Halbleiterbauelements des ersten Beispiels veranschaulicht;
  • 9 zeigt eine andere schematische Darstellung, welche eine Querschnittsstruktur des Halbleiterbauelements des ersten Beispiels veranschaulicht;
  • 10 zeigt eine schematische Draufsicht auf das Halbleiterbauelement des ersten Beispiels;
  • 11 zeigt eine schematische Darstellung, welche eine Modifizierung des ersten Beispiels veranschaulicht;
  • 12 zeigt eine schematische Darstellung, welche eine Querschnittsstruktur eines Halbleiterbauelements eines zweiten Beispiels veranschaulicht;
  • 13 zeigt eine schematische Draufsicht auf das Halbleiterbauelement des zweiten Beispiels;
  • 14A bis 14E zeigen schematische Darstellungen, welche ein Herstellungsverfahren des Bauelements des zweiten Beispiels veranschaulichen;
  • 15A und 15B zeigen schematische Darstellungen, welche Modifizierungen des zweiten Beispiels veranschaulichen;
  • 16 zeigt eine schematische Darstellung, welche die Querschnittsstruktur eines Halbleiterbauelements einer verwandten Technik veranschaulicht;
  • 17 zeigt eine schematische Draufsicht auf das Halbleiterbauelement der verwandten Technik;
  • 18 zeigt eine schematische Darstellung, welche eine planare Struktur eines Halbleiterbauelements eines dritten Beispiels veranschaulicht;
  • 19 zeigt eine schematische Querschnittsansicht entlang Linie XIX-XIX von 18;
  • 20 zeigt eine schematische Darstellung, welche das in 19 veranschaulichte Halbleiterbauelement angebracht auf einer Montageplatte veranschaulicht;
  • 21A bis 21E zeigen schematische Darstellungen, welche ein Herstellungsverfahren des Halbleiterbauelements des dritten Beispiels veranschaulichen;
  • 22 zeigt eine schematische Darstellung, welche eine Modifizierung des dritten Beispiels veranschaulicht;
  • 23 zeigt eine schematische Darstellung, welche eine planare Struktur eines Halbleiterbauelements einer verwandten Technik veranschaulicht;
  • 24 zeigt eine schematische Querschnittsansicht entlang Linie XXIV-XXIV von 23;
  • 25 zeigt eine schematische Darstellung, welche das in 24 veranschaulichte Halbleiterbauelement angebracht auf einer Montageplatte veranschaulicht;
  • 26 zeigt eine schematische Darstellung, welche eine Querschnittsstruktur eines Halbleiterbauelements eines vierten Beispiels veranschaulicht;
  • 27 zeigt eine schematische Draufsicht auf das Halbleiterbauelement des vierten Beispiels;
  • 28A bis 28E zeigen schematische Darstellungen, welche ein Herstellungsverfahren für das Halbleiterbauelement des vierten Beispiels veranschaulichen;
  • 29A und 29B zeigen schematische Darstellungen, welche Modifizierungen des vierten Beispiels veranschaulichen;
  • 30 zeigt eine schematische Darstellung, welche eine Querschnittsstruktur eines Halbleiterbauelements einer verwandten Technik veranschaulicht;
  • 31 zeigt eine schematische Draufsicht auf das Halbleiterbauelement der verwandten Technik;
  • 32 zeigt eine schematische Draufsicht auf einen IC-Baustein einer multiplen Einheit (multiple unit IC package) eines fünften Beispiels;
  • 33 zeigt eine vergrößerte Draufsicht auf einen Leistungselementeabschnitt von 32;
  • 34 zeigt eine partielle schematische Querschnittsansicht des Leistungselementeabschnitts in Richtung der Chipdicke;
  • 35 zeigt eine schematische Draufsicht auf eine erste Modifizierung des IC-Bausteins einer multiplen Einheit des fünften Beispiels;
  • 36 zeigt eine vergrößerte Draufsicht auf den Leistungselementeabschnitt von 35;
  • 37 zeigt eine schematische Draufsicht auf eine zweite Modifizierung des IC-Bausteins einer multiplen Einheit des fünften Beispiels;
  • 38 zeigt eine schematische Draufsicht auf eine dritte Modifizierung des fünften Beispiels;
  • 39 zeigt eine schematische Querschnittsansicht einer vierten Modifizierung des fünften Beispiels;
  • 40 zeigt eine schematische Draufsicht, welche ein Beispiel einer Layoutstruktur für Elemente in einem Chip in einem IC-Baustein einer multiplen Einheit einer verwandten Technik veranschaulicht; und
  • 41 zeigt eine schematische Draufsicht, welche eine Mehrzahl von erhöhten Kontaktierungsflecken bzw. Bumps veranschaulicht, die auf dem in 40 veranschaulichten Chip mit einer bestimmten Höhe gebildet sind.
  • Ausführungsform
  • Anhand der Figuren wird eine Ausführungsform im folgenden beschrieben, bei welcher ein Halbleiterbauelement der vorliegenden Erfindung auf ein Halbleiterbauelement einer CSP-(Chip Size Package)Struktur angewandt wird. Bei dieser Ausführungsform wird die CSP-Struktur auf ein Leistungselement angewandt, bei welchem ein relativ hoher Strom fließt.
  • 1 veranschaulicht die schematische Querschnittsstruktur eines Halbleiterbauelements 20 bei der Ausführungsform der vorliegenden Erfindung. 2 veranschaulicht eine schematische Draufsicht auf das Halbleiterbauelement 20, und
  • 3A bis 3E veranschaulichen ein Herstellungsverfahren für das Halbleiterbauelement 20. In 2 ist ein Harzfilm 7 ausgelassen.
  • Das Halbleiterbauelement 20 dieser Ausführungsform besitzt ein (als Gebiet 8 angezeigtes) Leistungselement wie einen Leistungstransistor, der wie in 1 und veranschaulicht in einem Halbleitersubstrat 1 gebildet ist. Eine Sourcekontaktstelle 2a und eine Drainkontaktstelle 2b sind als Verbindungskontaktstellen auf dem Sourceabschnitt bzw. dem Drainabschnitt des Leistungselements 8 gebildet. Die Sourcekontaktstelle 2a und die Drainkontaktstelle 2b sind aus bzw. als Aluminiumelektroden oder dergleichen gebildet und besitzen ein (elektrisches) Sourcepotential bzw. ein (elektrisches) Drainpotential.
  • Wie in 2 dargestellt ist auf dem Sourceabschnitt eine Mehrzahl von Elektroden mit erhöhtem Kontaktierungsfleck bzw. Bump-Elektroden (bump electrode) 6a für eine Sourcekontaktstelle 2a gebildet, welche das Sourcepotential besitzt, und die Bump-Elektroden 6a und die Sourcekontaktstelle 2a sind miteinander durch Verdrahtungsstrukturen 5 verbunden. Auf ähnliche Weise ist auf dem Drainabschnitt eine Mehrzahl von Bump-Elektroden 6a für eine Drainkontaktstelle 2b gebildet, welche das Drainpotential besitzt, und die Bump-Elektroden 6a und die Drainkontaktstelle 2b sind miteinander durch Verdrahtungsstrukturen 5 verbunden.
  • Das Halbleiterbauelement 20 dieser Ausführungsform besitzt die Sourcekontaktstelle 2a und die Drainkontaktstelle 2b auf der Seite der Oberfläche des Halbleitersubstrats 1. Auf der Sourcekontaktstelle 2a und der Drainkontaktstelle 2b ist ein Passivierungsfilm 3, welcher sich aus Siliziumoxid, Siliziumnitrid oder dergleichen zusammensetzt, derart gebildet, dass die mittleren Teile der Sourcekontaktstelle 2a und der Drainkontaktstelle 2b bloßliegen.
  • Um die CSP-Struktur zu bilden, wird ein Isolierungsfilm 4, welcher sich aus Polyimidharz oder dergleichen zusammensetzt, auf dem Passivierungsfilm 3 derart gebildet, dass die mittleren Teile der Sourcekontaktstelle 2a und der Drainkontaktstelle 2b bloßgelegt sind. Des weiteren wird der Isolierfilm 4 derart gebildet, dass der Isolierfilm 4 wie unten beschrieben unter den Elektroden 6 positioniert ist.
  • Auf dem Isolierfilm 4 werden Verdrahtungsstrukturen 5 als Verdrahtung unter einer elektrischen Verbindung der Sourcekontaktstelle 2a bzw. der Drainkontaktstelle 2b mit den unten beschriebenen Elektroden 6 gebildet. Die Elektroden 6 werden auf den Verdrahtungsstrukturen 5 an bestimmten Positionen gebildet. Ein Versieglungsfilm 7, welcher sich aus Epoxidharz oder dergleichen zusammensetzt, wird auf der gesamten Oberfläche des Halbleitersubstrats 1 derart gebildet, dass die Elektroden 6 damit bedeckt sind.
  • Die obere Endseite des Versiegelungsfilms 7 wird abgeschabt und poliert, um die Elektroden 6 bloßzulegen, und es werden Bump-Elektroden 6a als äußere Verbindungsanschlüsse auf den bloßgelegten Elektroden 6 gebildet.
  • Ein Leistungslement 8 wird in der Oberfläche des Halbleitersubstrats 1 gebildet. Dieses Leistungselement 8 ist elektrisch mit den Bump-Elektroden 6a durch die Sourcekontaktstelle 2a, die Drainkontaktstelle 2b, die Verdrahtungsstrukturen 5 und die Elektroden 6 verbunden und ist mit der Außenseite zu verbinden.
  • Unter Bezugnahme auf 3A bis 3E wird ein Herstellungsprozess für das Halbleiterbauelement 20 dieser Ausführungsform beschrieben.
  • Zuerst wird wie in 3A veranschaulicht das Leistungselement 8 wie ein Leistungstransistor in der Oberfläche des Halbleitersubstrats 1 gebildet. Als nächstes werden die Sourcekontaktstelle 2a und die Drainkontaktstelle 2b, welche Aluminiumelektroden oder dergleichen aufweisen, auf der Oberfläche des Halbleitersubstrats 1 gebildet. Auf der Sourcekontaktstelle 2a und der Drainkontaktstelle 2b wird der Isolierfilm, der sich aus Siliziumoxid, Siliziumnitrid oder dergleichen zusammensetzt, als Passivierungsfilm 3 derart gebildet, dass die mittleren Teile der Sourcekontaktstelle 2a und der Drainkontaktstelle 2b bloßgelegt sind. Darauffolgend wird der Isolierfilm 4, der sich aus Polyimidharz oder dergleichen zusammensetzt, auf dem Passivierungsfilm 3 derart gebildet, dass die mittleren Teile der Sourcekontaktstelle 2a und der Drainkontaktstelle 2b bloßgelegt sind. Des weiteren wird der Isolierfilm derart gebildet, dass der Isolierfilm unter den unten beschriebenen Elektroden 6 positioniert ist. Dieser Isolierfilm 4 wird beispielsweise gebildet unter Anwendung von Polyimidharz auf die gesamte Oberfläche des Halbleitersubstrats 1, eines Aushärtens des Harzes und danach unter einem Unterwerfen des Arbeitsstücks einer Isolierungsstrukturierung unter Verwendung einer bestimmten Resiststruktur.
  • Nachdem das Resist abgestreift worden ist, werden darauffolgend die Verdrahtungsstrukturen 5, welche sich aus Kupfer, Aluminium oder dergleichen zusammensetzen, jeweils auf der Sourcekontaktstelle 2a und der Drainkontaktstelle 2b gebildet und in Öffnungen bloßgelegt, welche wie in 3B veranschaulicht in dem Isolierfilm 4 gebildet sind. Jede der Verdrahtungsstrukturen 5 wird unter Verwendung und Aushärtung eines Fotoresists für eine Leiterschicht, unter Durchführung einer Strukturierung zur Bildung von Öffnungen in einer bestimmten Form unter Verwendung von Fotolithographie und einem Unterwerfen der durch dieses Resist geöffneten Bereiche einem elektrolytischen Plattieren gebildet.
  • Darauffolgend werden wie in 3C dargestellt die Elektroden 6, die sich aus Kupfer, Lötmittel oder dergleichen zusammensetzen und ein gutes Leitvermögen besitzen, auf den Verdrahtungsstrukturen an bestimmten Positionen gebildet. Die Elektroden 6 werden dadurch gebildet, dass das Fotoresist zur Elektrodenbildung gehärtet wird, die Öffnungen gebildet werden, um die bestimmten Punkte in den Verdrahtungsstrukturen 5 bloßzulegen, und das innere der Öffnungen einem elektrolytischen Plattieren unterworfen wird.
  • Darauffolgend wird wie in 3D veranschaulicht beispielsweise Epoxidharz derart auf die gesamte Oberfläche des Halbleitersubstrats 1 aufgebracht und gehärtet, um den Versiegelungsfilm 7 zu bilden, dass die Elektroden 6 damit bedeckt sind.
  • Darauffolgend wird wie in 3E veranschaulicht die obere Endseite des Versiegelungsfilms 7 abgeschabt und poliert, um die Endseiten der Elektroden 6 bloßzulegen, und es werden die Bump-Elektroden, welche sich aus Lötmittel oder dergleichen zusammensetzen, in diesen bloßgelegten Gebieten gebildet. Somit wird das Halbleiterbauelement 20 wie in 1 veranschaulicht fertiggestellt.
  • Viele Leistungselemente 8 werden üblicherweise mit einem hohen Strom von nicht weniger als 100 mA wie oben erwähnt angesteuert. Wenn ein Leistungselement 8 wie ein Leistungstransistor in der Oberfläche des Halbleitersubstrats 1 gebildet wird, muss daher der hohe Strom durch die Sourcekontaktstelle 2a und die Drainkontaktstelle 2b hindurchgeführt werden, welche mit dem Leistungselement 8 verbunden sind.
  • Jedoch tritt bei der Struktur, bei welcher eine Bump-Elektrode 6a mit einer Sourcekontaktstelle 2a bzw. einer Drainkontaktstelle 2b verbunden ist, durch die Verdrahtungsstrukturen 5 eine Schwierigkeit auf. Wenn ein hoher Strom durch die Bump-Elektrode 6a hindurchgeführt wird, welche mit einem Leistungselement 8 verbunden ist, um das Leistungselement 8 anzusteuern, überschreitet der durch die Bump-Elektroden 6a hindurchgeführte Strom einen zulässigen Wert. Als Ergebnis brechen die Bump-Elektroden 6a durch den Überstrom zusammen.
  • Um dieser Schwierigkeit zu begegnen, sind bei dieser Ausführungsform die in einer Mehrzahl vorhandenen Bump-Elektroden 6a mit der Sourcekontaktstelle 2a bzw. der Drainkontaktstelle 2b durch die Verdrahtungsstruktur 5 wie in 2 veranschaulicht verbunden. Bei dieser Ausführungsform sind drei Bump-Elektroden 6a mit einer Sourcekontaktstelle 2a oder mit einer Drainkontaktstelle 2b jeweils durch Verdrahtungsstrukturen 5 verbunden.
  • Daher treten bei dieser Ausführungsform die folgenden Vorteile anders als bei Fällen auf, bei welchen eine Bump-Elektrode 6a mit einer Sourcekontaktstelle 2a bzw. mit einer Drainkontaktstelle 2b durch die Verdrahtungsstruktur 5 verbunden ist: Auf dem Source- oder Drainabschnitt kann der Strom verringert werden, welcher durch eine der Bump-Elektroden 6a hindurchfließt.
  • Als Ergebnis wird ein Zusammenbruch (breakdown) der Bump-Elektroden 6a infolge eines Überstroms sogar dann herabgesetzt bzw. vermindert, wenn ein hoher Strom durch die Bump-Elektroden 6a zur Ansteuerung des Leistungselements 8 durchgelassen wird.
  • Es ist weiter beispielsweise möglich, dass die Verdrahtungsstrukturen 5 zur Verbindung der Sourcekontaktstelle 2a und der Drainkontakstelle 2b mit den jeweiligen Bump-Elektroden 6a derart entworfen werden, dass die Bump-Elektroden 6a, die Sourcekontaktstelle 2a und die Drainkontaktstelle 2b wie in 4 dargestellt damit umgeben sind. (diese Strukturen werden üblicherweise als ”Flächenverdrahtung” (areal wiring) oder als ”erweiterte Verdrahtung” (extendet wiring) bezeichnet.) In diesem Fall müssen einige Maßnahmen vorgenommen werden, damit der Strom effizient durchgelassen wird: Die Bump-Elektroden 6a, die Sourcekontaktstelle 2a und die Drainkontaktstelle 2b müssen derart platziert werden, dass irgendeine andere Bump-Elektrode 6a nicht zwischen den Bump-Elektroden 6a und der Sourcekontaktstelle 2a oder zwischen den Bump-Elektroden 6a und der Drainkontaktstelle 2b positioniert wird.
  • Somit kann eine Änderung des Verdrahtungswiderstands bei den Verdrahtungsstrukturen 5 anders als in Fällen verringert werden, bei welchen in einer Mehrzahl vorkommende Bump-Elektroden 6a mit einer Sourcekontaktstelle 2a oder mit einer Drainkontaktstelle 2b durch jeweilige Verdrahtungsstrukturen 5 wie in 2 veranschaulicht verbunden sind. Als Ergebnis wird die Konzentrierung des Stroms auf eine bestimmte Bump-Elektrode 6a verringert, und somit wird ein Zusammenbruch der Bump-Elektroden 6a infolge der Konzentrierung des Stroms herabgesetzt bzw. vermindert. Darüber hinaus kann von dem Halbleiterbauelement 20 gebildete Wärme durch die Flächenverdrahtung 5 gekühlt werden, und somit wird das Wärmekühlvermögen des Halbleiterbauelements 20 verbessert.
  • In diesem Fall sind die Ecken der Flächenverdrahtung der Verdrahtungsstrukturen 5 vorzugsweise abgeschrägt oder abgerundet. Somit wird eine Konzentrierung des Stroms an den Ecken der Verdrahtungsstrukturen 5 unterdrückt, und somit wird eine Verschlechterung der Verdrahtungsstrukturen 5 infolge der Konzentrierung des Stroms unterdrückt.
  • Die obige Ausführungsform wurde dahingehend beschrieben, dass als Beispiel ein Fall genommen wurde, bei welchem drei Bump-Elektroden 6a für eine Sourcekontaktstelle 2a bzw. für eine Drainkontaktstelle 2b wie in 2 veranschaulicht gebildet wurden. Jedoch ist die Anzahl der Bump-Elektroden 6a, der Sourcekontaktstelle 2a und der Drainkontaktstelle 2b nicht auf jene der obigen Ausführungsform beschränkt. Es ist lediglich bedeutsam, dass die Anzahl von entsprechenden Bump-Elektroden 6a größer als die Anzahl der Sourcekontaktstellen 2a oder der Drainkontaktstellen 2b ist. Somit wird ein Strom, welcher durch eine Bump-Elektrode 6a fließt, verringert und ein Zusammenbruch von Bump-Elektroden infolge eines Überstroms herabgesetzt bzw. vermindert.
  • Des weiteren wird bei der obigen Ausführungsform der Isolierungfilm 4 auf dem Passivierungsfilm 3 derart gebildet, dass die mittleren Teile der Sourcekontaktstelle 2a und der Drainkontaktstelle 2b bloßgelegt sind. Dieser Isolierfilm 4 wird nicht notwendigerweise erfordert, und es kann der Passivierungsfilm 3 für den Isolierfilm 4 ersetzt werden. In diesem Fall werden die Verdrahtungsstrukturen 5 und der Versiegelungsfilm 7 auf dem Passivierungsfilm 3 gebildet.
  • Erstes Beispiel
  • Bei der Ausführungsform wird eine Mehrzahl von Bump-Elektroden für eine Sourcekontaktstelle oder eine Drainkontaktstelle gebildet. Demgegenüber wird bei einem ersten Beispiel eine Mehrzahl von Bump-Elektroden 6a für eine Mehrzahl von Sourcekontaktstellen 2a oder eine Mehrzahl von Drainkontaktstellen 2b wie in 10 veranschaulicht gebildet. Dabei sind die Source- und Drainkontaktstellen 2a, 2b in einer Source- bzw. Drainleitungsschicht 11a, 11b wie in 7 und 10 veranschaulicht enthalten. Dies wird später erläutert.
  • 7 veranschaulicht die planare Struktur eines Halbleiterbauelements 20 des ersten Beispiels, und 8 veranschaulicht die Querschnittsstruktur des Halbleiterbauelements 20 des ersten Beispiels. 9 veranschaulicht einen anderen Gesichtspunkt der Querschnittsstruktur des Halbleiterbauelements 20 von 8, und 10 zeigt eine schematische Draufsicht auf das Halbleiterbauelement 20. In 9 sind Gateelektroden 10 und dergleichen, welche zwischen dem Passivierungsfilm 3 und dem Halbleitersubstrat 1 wie unten beschrieben angeordnet sind, ausgelassen, und in 10 ist ein Harzfilm ausgelassen.
  • In dem Halbleiterbauelement 20 dieses Beispiels sind Sourcezellen S und Drainzellen D in einer schachbrettartigen Struktur auf der Oberfläche eines Halbleitersubstrats 1 wie in 7 veranschaulicht gebildet. Auf den Sourcezellen S und den Drainzellen D sind die Sourceleitungsschicht 11a und die Drainleitungsschicht 11b gebildet, welche Aluminiumelektroden oder dergleichen aufweisen. Um die Sourcezellen S bzw. die Drainzellen D miteinander zu verbinden, ohne einen Kurzschluss dazwischen zu erzeugen, wird die Sourceleitungsschicht 11a und die Drainleitungsschicht 11b kammförmig gebildet.
  • Auf den Sourcezellen S und den Drainzellen D ist ein Isolierfilm gebildet, und auf dem Isolierfilm sind (nicht dargestellte) Sourcekontakte bzw. (nicht dargestellte) Drainkontakte gebildet.
  • Die Sourceleitungsschicht 11a und die Drainleitungsschicht 11b, welche kammförmig ausgebildet sind, sind mit den Sourcekontakten und den Drainkontakten zwischen den Zellen und den Leitungsschichten gebildet. Auf der Sourceleitungsschicht 11a und der Drainleitungsschicht 11b sind in einer Mehrzahl vorkommende Sourcekontaktstellen 2a und in einer Mehrzahl vorkommenden Drainkontaktstellen 2b jeweils gebildet. Die Sourcekontaktstellen 2a und die Drainkontaktstellen 2b handhaben dasselbe Potential (d. h. das Sourcepotential oder das Drainpotential).
  • Daher werden die Sourcezellen S und die Drainzellen D jeweils mit der Sourceleitungsschicht 11a und der Drainleitungsschicht 11b durch die Sourcekontakte und die Drainkontakte und danach mit den Sourcekontaktstellen 2a und den Drainkontaktstellen 2b verbunden.
  • Des weiteren verwendet wie in 8 veranschaulicht das Halbleiterbauelement 20 dieser Beispiels ein durch Bilden einer N-Epitaxialschicht 1b auf der Oberfläche eines N+-Siliziumsubstrats 1a erlangtes Halbleitersubstrat 1. Auf der Oberfläche des Halbleitersubstrats 1 ist wie oben erwähnt eine Mehrzahl von Sourcezellen S und Drainzellen D schachbrettartig gebildet.
  • Des weiteren sind auf der Oberfläche des Halbleitersubstrats 1 Gateelektroden 10, welche sich aus dotiertem Silizium oder dergleichen zusammensetzen, mit einem Gateisolierfilm gebildet, welcher sich aus einem Siliziumoxidfilm oder dergleichen zusammensetzt. Die Gateelektroden 10 sind in Form eines Gitters derart angeordnet, dass die Sourcezellen S und die Drainzellen D jeweils damit umgeben sind.
  • Die oben erwähnte Sourceleitungsschicht 11a und die Drainleitungsschicht 11b werden isoliert von den Gateelektroden 10 platziert. Öffnungen werden in bestimmten Gebieten des Passivierungsfilms 3, welcher sich aus Siliziumoxid, Siliziumnitrid oder dergleichen zusammensetzt, derart gebildet, dass die Sourceleitungsschicht 11a und die Drainleitungsschicht 11b lokal bloßgelegt sind. Die Sourcekontaktstellen 2a und die Drainkontaktstellen 2b werden dadurch gebildet.
  • Wie in 9 und 10 veranschaulicht wird zur Bildung der CSP-Struktur ein Isolierfilm 4, welcher sich aus Polyimidharz oder dergleichen zusammensetzt, auf dem Passivierungsfilm 3 gebildet. Der Isolierfilm 4 wird derart gebildet, dass die mittleren Teile der Sourcekontaktstellen 2a und der Drainkontaktstellen 2b bloßgelegt sind, und der Isolierfilm 4 wird unter den später beschriebenen Elektroden 6 positioniert.
  • Auf dem Isolierfilm 4 werden Verdrahtungsstrukturen 5 für eine elektrische Verbindung der oben erwähnten Sourcekontaktstellen 2a und der Drainkontaktstellen 2b jeweils mit den unten beschriebenen Elektroden 6 gebildet. Eine Mehrzahl der Elektroden 6 wird auf jeder der Verdrahtungsstrukturen 5 in bestimmten Positionen gebildet. Des weiteren wird auf der gesamten Oberfläche des Halbleitersubstrats 1 ein Versiegelungsfilm 7, welcher sich aus Epoxidharz, Acrylharz, Polyimidharz oder dergleichen zusammensetzt, derart gebildet, dass die Elektroden 6 damit bedeckt sind.
  • Die obere Endseite des Versiegelungsfilms 7 wird abgeschabt und poliert, um die Endseiten der Elektroden 6 bloßzulegen. Auf den bloßgelegten Elektroden 6 werden Source-Bump-Elektroden 6aa und Drain-Bump-Elektroden 6ab als externe Verbindungsanschlüsse gebildet.
  • Entsprechend 9 bezieht sich das Gebiet 8 auf das oben erwähnte Leistungselement, welches in dem Halbleitersubstrat 1 gebildet wird.
  • Der Herstellungsprozess für das Halbleiterbauelement 20 dieses Beispiels ist gleich demjenigen für die in 3A bis 3E veranschaulichte Ausführungsform.
  • Um ähnlich wie bei der Ausführungsform einen Zusammenbruch der Source-Bump-Elektrode 6aa oder der Drain-Bump-Elektrode 6ab herabzusetzen bzw. zu vermindern, werden ebenfalls bei diesem Beispiel die Verdrahtungsstrukturen 5 zum Verbinden der Sourcekontaktstellen 2a mit den Source-Bump-Elektroden 6aa und der Drainkontaktstellen 2b mit den Drain-Bump-Elektroden 6ab als Flächenverdrahtung (areal wiring) wie in 10 veranschaulicht entworfen. Insbesondere werden diese Strukturen derart entworfen, dass sie die Source-Bump-Elektroden 6aa und die Sourcekontaktstellen 2a und die Drain-Bump-Elektroden 6ab und die Drainkontaktstellen 2b in einer Overhead-Ansicht relativ zu der Oberfläche des Halbleitersubstrats 1 umschließen.
  • Des weiteren wird ähnlich wie bei 4 die Konzentrierung des Stroms oder die Spannung bzw. die Belastung an den Ecken der Verdrahtungsstrukturen 5 durch Abschrägen (Abrunden) der Ecken der Verdrahtungsstrukturen 5 wie in 10 veranschaulicht unterdrückt. Somit werden eine Verschlechterung der Verdrahtungsstrukturen 5 infolge der Konzentrierung des Stroms und ein Bruch infolge der Konzentrierung der Verdrahtung unterdrückt.
  • Des weiteren tritt wie in 11 veranschaulicht ein Fall auf, bei welchem die Source-Bump-Elektrode 6aa und die Drain-Bump-Elektrode 6ab abwechselnd in einer Linie angeordnet sind. Dabei wird eine obere Verdrahtungsstruktur 5, welche derart entworfen ist, dass die Source-Bump-Elektroden 6aa und die Source-Kontaktstellen 2a damit umschlossen sind, als Flächenverdrahtung einer Kammform gebildet, welche Vorsprungsabschnitte und Aufnahmeabschnitte besitzt. Eine untere Verdrahtungsstruktur 5, welche derart entworfen ist, dass die Drain-Bump-Elektroden 6ab und die Drainkontaktstellen 2b damit umschlossen sind, wird ebenfalls als Flächenverdrahtung einer Kammform gebildet, welche Vorsprungsabschnitte und Aufnahmeabschnitte enthält.
  • Mit dieser Form auf dem Sourceabschnitt kann ein Strom, welcher von den Sourcekontaktstellen 2a zu den Source-Bump-Elektroden 6aa fließt, gestreut werden, und auf dem Drainabschnitt kann ein Strom, welcher von den Drain-Bump-Elektroden 6ab zu den Drainkontaktstellen 2b fließt, gestreut werden.
  • Als Ergebnis wird eine Änderung der Stärke des Stroms, welcher durch die Sourcekontaktstellen 2a und die Drainkontaktstellen 2b fließt, unterdrückt, und somit wird die Konzentrierung des Stroms an einer bestimmten Sourcekontaktstelle 2a oder einer Drainkontaktstelle 2b unterdrückt. In diesem Fall kann dieselbe Wirkung wie oben erwähnt durch Abschrägen der Ecken der Verdrahtungsstrukturen 5 erzeugt werden.
  • Die Anzahl der Source-Bump-Elektroden 6aa, der Drain-Bump-Elektroden 6ab, der Sourcekontaktstellen 2a und der Drainkontaktstelle 2b ist nicht auf jene des obigen beschränkt.
  • Zweites Beispiel
  • Ein Halbleiterbauelement eines zweiten Beispiels, welches in 16 veranschaulicht wird, ist bezüglich der Struktur ähnlich wie die 4 und das erste Beispiel, mit der Ausnahme, dass die Verdrahtungsstruktur (Flächenverdrahtung) des Bauelements einen Schlitz aufweist. Dies wird später erläutert. 17 zeigt eine schematische Draufsicht und veranschaulicht die physikalische Beziehung zwischen einer Verdrahtungsstruktur (Flächenverdrahtung) 5, Verbindungskontaktsstellen 2 und Bump-Elektroden 6a. Wie in 17 veranschaulicht ist die Verdrahtungsstruktur 5 derart entworfen, dass eine Mehrzahl von Verbindungskontaktstellen 2, welche dasselbe Potential handhaben, und eine Mehrzahl der Bump-Elektroden 6a, welche dem entsprechen, damit umschlossen sind.
  • Jedoch tritt bei diesem Halbleiterbauelement eine Schwierigkeit auf: Die thermische Spannung, welche von der Differenz des thermischen Ausdehnungskoeffizientens zwischen beispielsweise der Verdrahtungsstruktur 5 und einem Versiegelungsfilm 7 gebildet wird, bricht die Verdrahtungsstruktur 5 oder den Versiegelungsfilm 7. Insbesondere ist die gebildete thermische Spannung auf Verdrahtungsstrukturen 5 und Versiegelungsfilmen 7 konzentriert, welche an einem Randabschnitt eines Halbleitersubstrats 1 positioniert sind. Als Ergebnis wird ein Brechen der Verdrahtungsstrukturen 5 und der Versiegelungsfilme 7 beachtlich.
  • Um dem zu begegnen, zielt das zweite Beispiel darauf ab, einen Bruch infolge einer Spannung in einem Halbleiterbauelement zu unterdrücken, welches Verdrahtungs- und Bump-Elektroden besitzt, die mit Verbindungskontaktstellen auf einem Halbleitersubstrat verbunden sind.
  • Entsprechend den Figuren wird ein Fall unten beschrieben, bei welchem das Halbleiterbauelement des zweiten Beispiels auf ein Halbleiterbauelement einer CSP-(Chip Size Package)Struktur angewandt wird.
  • 12 veranschaulicht die Querschnittsstruktur des Halbleiterbauelements 20 des zweiten Beispiels. 13 zeigt eine schematische Draufsicht auf das Halbleiterbauelement 20, und 14A bis 14E veranschaulichen ein Herstellungsverfahren für das Halbleiterbauelement 20. In 13 ist ein Harzfilm 7 ausgelassen.
  • 14A bis 14E beziehen sich dabei auf einen Herstellungsprozess für das Halbleiterbauelement 20 dieses Beispiels. Dieser Prozess ist ähnlich wie derjenige bezüglich der in 3A bis 3E veranschaulichten Ausführungsform.
  • Jedoch gibt es einen Unterschied zwischen beiden Prozessen: Die Verdrahtungsstruktur 5 wird durch Anwenden und Härten eines Fotoresists auf die Leiterschicht, durch Strukturieren davon unter Verwendung von Fotolithographie und ein darauffolgendes Unterwerfen der durch das Resist geöffneten Flächen einem elektrolytischen Plattieren gebildet. Zu diesem Zeitpunkt wird das Resist lokal zu den Öffnungsstrukturen in dem Resist zurückgelassen, und dadurch werden die Schlitze 208 in der Verdrahtungsstruktur 5 gebildet. Die Schlitze 208 werden vorzugsweise an Randteilen der Verdrahtungsstrukturen 5 positioniert, welche an dem Randteil des Halbleitersubstrats 1 befindlich sind.
  • Darauffolgend wird beispielsweise Epoxidharz auf die gesamte Oberfläche des Halbleitersubstrats 1 aufgebracht und danach gehärtet, um einen Versiegelungsfilm 7 derart zu bilden, dass die Elektroden 6 wie in 14D veranschaulicht damit bedeckt sind. Zu diesem Zeitpunkt wird ebenfalls das Epoxidharz auf das Innere der in der Verdrahtungsstruktur 5 gebildeten Schlitze 208 aufgebracht, und somit wird der Versiegelungsfilm 7 in den Schlitzen 208 ebenfalls gebildet.
  • Bei dem obigen Fall ist die Verdrahtungsstruktur 5 zum Verbinden der Bump-Elektroden 6a mit den zwischen den Bump-Elektroden 6a und den am Rand positionierten Verbindungskontaktstellen 2 derart entworfen, dass eine Mehrzahl der Verbindungskontaktstellen 2, welche dasselbe Potential handhaben, und eine Mehrzahl der Bump-Elektroden 6a, welche dem entsprechen, damit umschlossen werden. In diesem Fall ist die Fläche der Verdrahtungsstruktur 5 erhöht, und dies wirft eine Schwierigkeit dahingehend auf, dass die thermische Spannung, welche von der Differenz des thermischen Ausdehnungskoeffizienten zwischen beispielsweise der Verdrahtungsstruktur 5 und dem Versiegelungsfilm 7 gebildet wird, die Verdrahtungsstruktur 5 oder den Versiegelungsfilm 7 bricht.
  • Um dem zu begegnen, wird bei diesem Beispiel die Verdrahtungsstruktur 5, welche derart entworfen ist, dass die Bump-Elektroden 6a und die Verbindungskontaktstellen 2 damit umschlossen sind, mit Schlitzen 208 wie in 13 veranschaulicht versehen. Bei diesem Beispiel sind fünf rechtwinklige Schlitze 208, deren Ecken abgeschrägt (abgerundet) sind, in der Verdrahtungstruktur 5 derart gebildet, dass die Schlitze von den Positionen der Verbindungskontaktstellen 2 und der Bump-Elektroden 6a ferngehalten werden.
  • Somit wird sogar dann, wenn eine thermische Spannung durch die Differenz des thermischen Ausdehnungskoeffizienten zwischen der Verdrahtungsstruktur 5 und dem Versiegelungsfilm 7 gebildet wird, die gebildete thermische Spannung zerstreut und durch die Schlitze 208 entspannt. Als Ergebnis wird ein Berechnen der Verdrahtungsstruktur 5 und des Versiegelungsfilms 7 infolge einer thermischen Spannung unterdrückt.
  • Die oben erwähnte thermische Spannung ist auf die Verdrahtungsstrukturen 5 und den Versiegelungsfilmen 7 konzentriert, welche an dem Randteil eines Halbleitersubstrats 1 positioniert sind. Ein Brechen dadurch wird in den Verdrahtungsstrukturen 5 und den Versiegelungsfilmen 7 beachtlich, welche an dem Randteil positioniert sind.
  • Um dem zu begegnen werden wenigstens Verdrahtungsstrukturen 5, welche an dem Rand eines Halbleitersubstrats 1 positioniert sind, mit Schlitzen 8 versehen, welche an dem Randteil der Verdrahtungsstruktur und zwischen Verbindungskontaktstellen 2 und dem Randteil positioniert sind. Somit wird die Konzentrierung der Spannung auf den Verdrahtungsstrukturen 5 und den Versiegelungsfilmen 7 gelockert, welche an dem Rand des Halbleitersubstrats 1 positioniert sind. Als Ergebnis wird ein Brechen der Verdrahtungsstrukturen 5 und der Versiegelungsfilme infolge von Spannung unterdrückt.
  • Des weiteren wird bei diesem Beispiel eine Verdrahtungsstruktur 5 gebildet, welche derart entworfen ist, dass die Bump-Elektroden 6a und Verbindungskontaktstellen 2 damit umflossen sind. In diesem Fall wird die Konzentrierung von Strom und Spannung an den Ecken der Verdrahtungsstruktur 5 durch Abschrägen (Abrunden) der Ecken der Verdrahtungsstruktur 5 wie in 13 veranschaulicht unterdrückt. Somit werden eine Verschlechterung der Verdrahtungsstrukturen 5 infolge der Konzentrierung von Strom und ein Brechen infolge der Konzentrierung der Spannung unterdrückt. Des weiteren kann ein Abschrägen nicht nur in Bezug auf die Ecken der Verdrahtungsstruktur 5 sondern ebenfalls in Bezug auf die Ecken der Schlitze 208, welche in der Verdrahtungsstruktur 5 gebildet sind, wie in 13 veranschaulicht durchgeführt werden. Somit wird dieselbe Wirkung wie in Fällen erzeugt, bei welchen die Ecken einer Verdrahtungsstruktur 5 abgeschrägt sind.
  • Bei dem obigen Beispiel sind sechs Bump-Elektroden 6a für vier Verbindungskontaktstellen 2 wie in 13 veranschaulicht gebildet. Jedoch ist die Anzahl der Verbindungskontaktstellen 2 und der Bump-Elektroden 6a nicht auf diejenige bei dem obigen Beispiel beschränkt.
  • Des weiteren sind bei dem obigen Beispiel fünf rechtwinklige Schlitze 208 in einer Verdrahtungsstruktur 5 wie in 13 veranschaulicht gebildet. Jedoch sind die Form und die Anzahl der Schlitze 208 nicht auf jene des obigen Beispiels beschränkt. Die Schlitze 208 können gebildet werden, wie es zweckdienlich erscheint, wobei ein Ansteigen des Verdrahtungswiderstands der Verdrahtungsstruktur 5 und die Wirkung der Lockerung der Spannung der Schlitze 208 zu berücksichtigen sind.
  • Des weiteren werden bei dem obigen Beispiel die Schlitze 208 lediglich an den Randteilen der Verdrahtungsstrukturen 5 gebildet, welche an dem Rand eines Halbleitersubstrats 1 wie in 13 veranschaulicht positioniert sind. Jedoch können die Schlitze 208 in dem mittleren Teil einer Verdrahtungsstruktur 5 gebildet werden, d. h. zwischen den Bump-Elektroden 6a, wie in 15A veranschaulicht. Oder es können die Schlitze 208 an den Ecken einer Verdrahtungsstruktur 5 wie in 15B veranschaulicht gebildet werden. Nebenbei bemerkt, es wird bevorzugt, dass die Schlitze 208 in anderen Bereichen als dem Bereich zwischen einer Verbindungskontaktstelle 2 und einer Bump-Elektrode 6a gebildet werden würden, wobei der Verdrahtungswiderstand der Verdrahtungsstruktur 5 zu berücksichtigen wäre.
  • Drittes Beispiel
  • Zuerst werden verwandte Techniken beschrieben. 23, 24 und 25 veranschaulichen Fälle, bei welchen die CSP-Struktur auf ein Halbleiterbauelement, beispielsweise auf ein Leistungselement, angewandt wird, bei welchem ein relativ hoher Strom durchgelassen wird. 23 und 24 sind 5 und 6 mit der Ausnahme ähnlich, dass ein Heizelement 308 gebildet ist.
  • Dabei wird ein Fall betrachtet, bei welchem ein (als Gebiet 308 angezeigtes) Heizelement wie ein Leistungstransistor auf der Oberfläche eines Halbleitersubstrats 1 gebildet ist. Dieses Heizelement 308 ist elektrisch mit den Bump-Elektroden 6a durch Sourcekontaktstellen 2a, Drainkontaktstellen 2b, Verdrahtungsstrukturen 5 und Elektroden 6 verbunden und ist dann mit der Aussenseite zu verbinden.
  • Ein Halbleiterbauelement 20 wird derart positioniert, dass die Bump-Elektroden 6a davon mit einer Verdrahtung, Kontaktstellen und dergleichen (nicht dargestellt) auf einer Montageplatte 309 verbunden und auf der Montageplatte 309 wie in 25 veranschaulicht installiert werden. Danach werden die Bump-Elektroden 6a durch Erwärmen geschmolzen, und das Halbleiterbauelement wird dadurch auf der Montageplatte 309 angebracht. Nachdem das Halbleiterbauelement 20 angebracht worden ist, wird eine Unterfüllung (underfill) 19, welche sich aus wärmeaushärtendem Harz oder dergleichen zusammensetzt, zwischen das Halbleiterbauelement 20 und die Montageplatte gefüllt, um die Bump-Elektroden 6a vor einem Stoß, vor Ermüdung und dergleichen zu schützen.
  • Jedoch werden üblicherweise die Bump-Elektroden 6a auf der Seite 20a des Halbleiterbauelements 20 entsprechend dem Bereich um das Heizelement 308 platziert. Lediglich die Unterfüllung 19 wird zwischen dem Hauptteil des Bildungsgebiets des Heizelements 308 und der Montageplatte 309 angeordnet.
  • Als Ergebnis wird Wärme, welche von dem in dem Halbleitersubstrat 1 gebildeten Heizelement 308 erzeugt wird, lediglich über einen Pfad abgestrahlt, welcher zu der Montageplatte 309 über die Bump-Elektroden 6a führt. Daher ist das Halbleiterbauelement 20 bezüglich der Wärmeabstrahlung geringwertiger, was zu einer Schwierigkeit dahingehend führt, dass die Charakteristik des Heizelements 308 und der in der Nähe befindlichen Elemente durch Wärme einer Schwankung unterworfen ist. Diese Schwierigkeit ist insbesondere in dem mittleren Teil des Heizelements 308 beachtlich, wo Wärme geeignet zu beschränken ist.
  • Um dem zu begegnen, wird bei dem dritten Beispiel beabsichtigt, dass Vermögen der Wärmeabstrahlung eines Halbleiterbauelements zu verbessern, welches ein Halbleitersubstrat mit einem darin gebildeten Heizelement und Bumpelektroden aufweist, die auf einer Seite des Halbleitersubstrats gebildet sind und elektrisch mit dem Heizelement verbunden sind, und welches auf einer Montageplatte angebracht ist.
  • Anhand der Figuren wird ein Fall unten beschrieben, bei welchem das Halbleiterbauelement dieses Beispiels auf ein Halbleiterbauelement einer CSP-(Chip Size Package)Struktur angewandt wird. Bei diesem Beispiel wird die CSP-Struktur auf ein Halbleiterbauelement, beispielsweise auf ein Leistungslement, angewandt, bei welchem ein relativ hoher Strom durchgelassen wird.
  • 18 veranschaulicht die planare Struktur eines Halbleiterbauelements 20 des dritten Beispiels, und 19 zeigt eine schematische Querschnittsansicht entlang Linie XIX-XIX von 18. 20 veranschaulicht das Halbleiterbauelement 20, welches in 19 dargestellt wird, so wie es auf einer Montageplatte 309 angebracht ist, und 21A bis 21E veranschaulichen ein Herstellungsverfahren für das Halbleiterbauelement 20. In 18 ist ein Versiegelungsfilm 7 ausgelassen. Dieses Beispiel ist bezüglich vieler Punkte ähnlich der in 1 und 2 veranschaulichten Ausführungsform, und es wird die Beschreibung dieser Punkte ausgelassen.
  • Ein Unterschied zwischen dem dritten Beispiel und der Ausführungsform besteht darin, dass ein (als Gebiet 308 angezeigtes) Heizelement wie ein Leistungstransistor gebildet ist. Dieses Heizelement 308 ist mit Bump-Elektroden 609 durch Sourcekontaktstellen 2a, Drainkontaktstellen 2b, Verdrahtungsstrukturen 5 und Elektroden 6 elektrisch verbunden und ist mit der Außenseite zu verbinden.
  • Des weiteren sind Pseudo- bzw. Dummybumps (dummybumps) 6b, welche nicht mit dem Heizelement 308 verbunden sind, in den Bereichen auf der Seite 20a des Halbleiterbauelements 20 mit den darauf gebildeten Bump-Elektroden 6a gebildet, deren Bereiche dem Bereich mit dem darin gebildeten Heizelement 308 entsprechen. Ein Passivierungsfilm 3, ein Isolierfilm 4, Verdrahtungsstrukturen 5a für Dummybumps 6b und Elektroden 6 sind zwischen das Halbleitersubstrat 1 und die Dummybumps 6b platziert.
  • Das Halbleiterbauelement 20 dieses Beispiels wird derart positioniert, dass die Bump-Elektroden 6a mit der Verdrahtung, Kontaktstellen und dergleichen (nicht dargestellt) auf einer Montageplatte 309 verbunden und auf der Montageplatte 309 wie in 20 dargestellt installiert werden. Danach werden die Bump-Elektroden 6a, und die Dummybumps 6b durch Erwärmen geschmolzen, und das Halbleiterbauelement wird dadurch auf der Montageplatte 309 angebracht.
  • Bei diesem Beispiel wird eine Verdrahtung 309a für die Wärmeabstrahlung als Wärmeabstrahlungseinrichtung in dem Bereich auf der Montageplatte 309 entsprechend den Dummybumps 6b gebildet. Diese Verdrahtung 309a zur Wärmeabstrahlung wird derart gebildet, dass die Verdrahtung die Montageplatte 309 durchdringt und sich von der Seite davon mit dem darauf angebrachten Halbleiterbauelement 20 bis zu der gegenüberliegenden Seite erstreckt.
  • Nachdem das Halbleiterbauelement 20 angebracht worden ist, wird eine Unterfüllung 19, welche sich aus wärmeaushärtendem Harz oder dergleichen zusammensetzt, zwischen das Halbleiterbauelement 20 und die Montageplatte 309 gefüllt, um die Bump-Elektroden 6a vor einem Stoß, vor Ermüdung und dergleichen zu schützen.
  • Dabei wird unter Bezugnahme auf 21A bis 21E ein Herstellungsprozess für das Halbleiterbauelement 20 dieses Beispiels beschrieben. Der Herstellungsprozess ist im wesentlichen gleich dem Herstellungsprozess der in 3A bis 3E veranschaulichten Ausführungsform, und es wird dieselbe Beschreibung ausgelassen.
  • Zuerst wird das Heizelement 308 wie ein Leistungstransistor in der Oberfläche des Halbleitersubstrats 1 wie in 21A veranschaulicht gebildet.
  • Nachdem ein Resist abgestreift worden ist, werden Verdrahtungsstrukturen 5, welche sich aus Kuper, Aluminium oder dergleichen zusammensetzen, auf den Sourcekontaktstellen 2a und den Drainkontaktstellen 2b wie in 21B dargestellt gebildet, welche in Öffnungen bloßliegen, die in dem Isolierfilm 4 gebildet sind. Des weiteren werden Verdrahtungsstrukturen 5a für Dummybumps auf dem Isolierfilm 4 gebildet, welcher an der Position entsprechend dem Heizelement 308 gebildet ist.
  • Es werden die Bump-Elektroden 6a gebildet, und gleichzeitig werden die Dummybumps 6b, welche nicht mit dem Heizelement 308 verbunden sind, in dem Bereich auf der Oberfläche des Versiegelungsfilms 7 entsprechend dem Bereich mit dem darin gebildeten Heizelement 308 wie in 21E veranschaulicht gebildet. Somit wird das Halbleiterbauelement 20 wie in 19 veranschaulicht fertiggestellt.
  • Wo ein Heizelement 308 wie ein Leistungstransistor in der Oberfläche eines Halbleitersubstrats 1 wie oben erwähnt gebildet wird, werden die Bump-Elektroden 6a üblicherweise auf der Seite 20a des Halbleiterbauelements 20 entsprechend dem Bereich um das Heizelement 308 herum platziert. Lediglich die Unterfüllung 19 wird zwischen dem Hauptteil des Bildungsgebiets des Heizelements 308 und der Montageplatte 309 angeordnet.
  • Als Ergebnis wird Wärme, welche von dem in dem Halbleitersubstrat 1 gebildeten Heizelement 308 erzeugt wird, lediglich über einen Pfad abgestrahlt, welcher über die Bump-Elektroden 6a zu der Montageplatte 309 führt.
  • Daher ist das Halbleiterbauelement 20 bezüglich des Wärmeabstrahlungsvermögens geringwertiger, was zu einer Schwierigkeit dahingehend führt, dass die Charakteristik des Heizelements 308 und von in der Nähe befindlichen Elementen durch Wärme einer Schwankung unterworfen sind. Diese Schwierigkeit ist insbesondere in dem mittleren Teil des Heizelements 308 beachtlich, wo Wärme geeignet zu beschränken ist.
  • Dieses Beispiel ist wie folgt charakterisiert: Die Dummybumps 6b, welche nicht mit dem Heizelement 308 verbunden sind, werden in dem Bereich auf der Seite 20a des Halbleiterbauelements 20 mit den darin gebildeten Bump-Elektroden 6a entsprechend dem Bereich mit dem darin gebildeten Heizelement 308 wie in 18, 19 und 20 veranschaulicht gebildet. In diesem Beispiel sind vier Dummybumps 6b auf der Seite 20a des Halbleiterbauelements 20 mit den darauf gebildeten Bump-Elektroden 6a wie in 18 veranschaulicht gebildet.
  • Somit wird Wärme, welche von dem in dem Halbleitersubstrat 1 gebildeten Heizelement 308 erzeugt wird, lediglich über den Pfad abgestrahlt, welcher über die Bump-Elektroden 6a zu der Montageplatte 309 führt. Die Wärme wird ebenfalls über einen zusätzlichen Pfad abgestrahlt, welcher über die Dummybumps 6b zu der Montageplatte 309 führt. Als Ergebnis kann das Wärmeabstrahlungsvermögen des Halbleiterbauelements 20 verbessert werden, und somit wird eine Schwankung der Charakteristik des Heizelements 308 infolge von Wärme unterdrückt.
  • Diese Dummybumps 6b können zur selben Zeit wie die Bump-Elektroden 6a gebildet werden, welche äußere Elektrodenanschlüsse sind, und somit kann das Wärmeabstrahlungsvermögen des Halbleiterbauelements ohne ein Ansteigen der Anzahl von Prozessschritten verbessert werden.
  • Des weiteren wird bei diesem Beispiel eine Verdrahtung 309a für die Wärmeabstrahlung als Wärmeabstrahlungseinrichtung in dem Bereich auf der Montageplatte 309 entsprechend den Dummybumps 6b wie in 20 veranschaulicht gebildet. Diese Verdrahtung 309a für die Wärmeabstrahlung wird derart gebildet, dass die Verdrahtung durch die Montageplatte 309 hindurchtritt und sich von der Seite davon mit dem darauf angebrachten Halbleiterbauelement 20 zu der gegenüberliegenden Seite erstreckt.
  • Somit kann von dem Heizelement 308 erzeugte Wärme nach außen von den Dummybumps 6b durch die Verdrahtung 309a für die Wärmebstrahlung abgestrahlt werden, welche auf der Montageplatte 309 gebildet ist. Als Ergebnis kann das Wärmeabstrahlungsvermögen der Halbleitervorrichtung 20 verbessert werden, und es kann eine Schwankung der Charakteristik des Heizelements 308 infolge von Wärme weiter unterdrückt werden.
  • Bei dem obigen Beispiel werden Verdrahtungsstrukturen 5a für Dummybumps 6b individuell für eine Mehrzahl von Dummybumps 6b gebildet. Jedoch kann eine Verdrahtung 5a für die Dummybumps 6b derart gebildet werden, dass eine Mehrzahl von Dummybumps 6b wie in 22 veranschaulicht davon umschlossen ist. Dies erhöht den Bereich der Verdrahtung 5a für die Dummybumps 6b. Als Ergebnis wird die Abstrahlung von Wärme, welche von dem Heizelement 308 erzeugt wird, erleichtert, und es kann eine Schwankung der Charakteristik des Heizelements 308 weiter unterdrückt werden. In diesem Fall wird es bevorzugt, die Ecken der Verdrahtung 5b für die Dummybumps abzurunden.
  • Des weiteren werden bei dem obigen Beispiel vier kugelförmige Dummybumps 6b auf einem Heizelement 308 gebildet. Jedoch ist die Form und die Anzahl der Dummybumps nicht auf diejenigen des obigen Beispiels beschränkt. Des weiteren brauchen die Dummybumps 6b nicht bezüglich der äußeren Dimensionen und der Form mit den Bump-Elektroden 6a identisch sein.
  • Viertes Beispiel
  • Zuerst werden verwandte Techniken beschrieben. 30 und 31 veranschaulichen einen Fall, bei welchem die CSP-Struktur auf ein Halbleiterbauelement wie ein Leistungsbauelement angewandt wird, bei welchem ein relativ hoher Strom durchgelassen wird. Es wird ein Fall betrachtet, bei welchem eine Mehrzahl von Heizelementen wie Leistungstransistoren (als Gebiete 408 angezeigt) in der Oberfläche eines Halbleitersubstrats gebildet sind. Diese Heizelemente 408 sind mit Bump-Elektroden 6a durch Sourcekontaktstellen 2a, Drainkontaktstellen 2b, Verdrahtungsstrukturen 5 und Elektroden 6 verbunden und sind mit der Außenseite zu verbinden.
  • Es wird jedoch üblicherweise nicht das Layout der Heizelemente 408 wie in 31 dargestellt betrachtet, und es wird angenommen, dass die Heizelemente 408 in einem Halbleitersubstrat 1 auf eine konzentrierte Weise platziert werden.
  • In diesem Fall wird von den Heizelementen 408 erzeugte Wärme in Bereichen in dem Halbleitersubstrat 1 mit den Heizelementen 408 konzentriert, welche darin auf eine konzentrierte Weise platziert sind, und dies beeinträchtigt das Wärmeabstrahlungsvermögen. Als Ergebnis tritt eine Schwierigkeit dahingehend auf, dass die Charakteristik der Wärmeelemente 408 durch Wärme einer Schwankung unterworfen ist.
  • Um dem zu begegnen, ist es bei diesem Beispiel beabsichtigt, ein Layout von Heizelementen vorzusehen, welche das Wärmeabstrahlungsvermögen der Heizelemente verbessert.
  • Anhand der Figuren wird ein Fall beschrieben, bei welchem das Halbleiterbauelement des vierten Beispiels auf ein Halbleiterbauelement einer CSP-Struktur angewandt wird.
  • 26 veranschaulicht eine schematischen Querschnittsstruktur eines Halbleiterbauelements des vierten Beispiels. 27 zeigt eine schematische Draufsicht auf das Halbleiterbauelement 20, und 28A bis 28E veranschaulichen ein Herstellungsverfahren für das Halbleiterbauelement 20. In 27 wird ein Harzfilm 7 ausgelassen.
  • Eine Mehrzahl von Heizelementen wie Leistungstransistoren (als Gebiete 408 angezeigt) ist in der Oberfläche eines Halbleitersubstrats 1 gebildet. Diese Heizelemente 408 sind elektrisch mit Bump-Elektroden 6a durch Sourcekontaktstellen 2a, Drainkontaktstellen 2b, Verdrahtungsstrukturen 5 und Elektroden 6 verbunden und sind mit der Außenseite zu verbinden.
  • 28A bis 28E veranschaulichen einen Herstellungsprozess für das Halbleiterbauelement 20 dieses Beispiels. Dieser Prozess ist ähnlich wie der Herstellungsprozess der in 3A bis 3E veranschaulichten Ausführungsform, mit der Ausnahme, dass die Heizelemente 408 gebildet werden, und somit wird die Beschreibung des Herstellungsprozesses ausgelassen.
  • Bei diesem Beispiel ist eine Mehrzahl von Heizelementen wie Leistungstransistoren in der Oberfläche eines Halbleitersubstrats 1 gebildet. Jedoch wird üblicherweise das Layout der Heizelemente 408 nicht beachtet, und es wird angenommen, dass die Heizelemente 408 in einem Halbleitersubstrat 1 auf eine konzentrierte Weise platziert sind.
  • In diesem Fall wird Wärme, welche von den Heizelementen 408 erzeugt wird, in Bereichen des Halbleitersubstrats 1 mit den Heizelementen 408 konzentriert, welche auf eine konzentrierte Weise darin platziert sind, und dies beeinträchtigt das Wärmeabstrahlungsvermögen dort. Als Ergebnis tritt eine Schwierigkeit dahingehend auf, dass die Charakteristik der Heizelemente 48 durch Wärme einer Schwankung unterworfen sind.
  • Um dem zu begegnen, wird dieses Beispiel dadurch charakterisiert, dass die in einem Halbleitersubstrat 1 gebildeten Heizelemente 408 in gleichen Intervallen wie in 27 dargestellt gleichförmig ausgelegt sind. Insbesondere sind die Bump-Elektroden 6a in einer Matrixstruktur ausgelegt, und es sind die Heizelemente 408 derart ausgelegt, dass die zwischen die benachbarten Heizelemente 408 platzierten Bump-Elektroden 6a bezüglich der Anzahl gleich sind. Bei diesem Beispiel sind die Heizelemente 408 derart ausgelegt, dass die Anzahl der zwischen die benachbarten Heizelemente 408 platzierten Bump-Elektroden 6a gleich drei ist.
  • Somit wird Wärme zerstreut, welche von den in dem Halbleitersubstrat 1 gebildeten Heizelementen 408 erzeugt wird, und es wird die Konzentrierung von Wärme auf dem Halbleitersubstrat 1 unterdrückt. Als Ergebnis kann das Wärmeabstrahlungsvermögen des Halbleitersubstrats 1 verbessert werden, und es kann eine Schwankung der Charakteristik der Heizelemente 408 infolge einer konzentrierten Wärme unterdrückt werden.
  • Bei dem obigen Beispiel sind die Heizelemente 408 an vier Ecken des Halbleitersubstrats 1 platziert. Die Heizelemente 408 müssen lediglich wie in 29A dargestellt in gleichen Intervallen gleichförmig ausgelegt werden.
  • Des weiteren sind bei dem obigen Beispiel quadratische Heizelemente 408 an vier Stellen platziert. Jedoch ist die Form und die Anzahl der Heizelemente 408 nicht auf jene des obigen Beispiels beschränkt, und es können rechtwinklige Heizelemente 408 wie in 29B dargestellt an fünf Stellen platziert werden.
  • Fünftes Beispiel
  • Zuerst werden verwandte Techniken beschrieben.
  • Ein IC-Baustein einer multiplen Einheit (multiple-unit IC package) wird als Baustein definiert, wo elektrische Elemente wie Leistungselemente einschließlich LDMOSs (Lateral DMOSs), VDMOSs (Vertical DMOSs) und IGBTs (Insulated Gate Bipolar Transistors), CMOSs außer diesen Leistungselementen, Bipolartransistoren, Widerstandselemente und Kapazitätselemente auf einem Halbleiterchip gebildet sind, welcher sich aus Silizium oder dergleichen zusammensetzt.
  • Eine Mehrzahl von Bumps, welche mit einer bestimmten Höhe angeordnet sind, ist auf einer Seite des Chips angeordnet, und es ist ein elektrischer Zusammenhang zwischen diesen Bumps und den oben erwähnten Elementen vorgesehen. Diese IC-Bausteine sind auf einer Verdrahtungsplatte oder dergleichen durch die Bumps angebracht und werden ebenso CSP (Chips Size Package) genannt.
  • Nebenbei bemerkt, es werden üblicherweise die Layoutstruktur der Elemente in dem Chip und die Layoutstruktur der Bumps separat entworfen. 40 zeigt eine schematische Draufsicht, welche ein Beispiel der Layoutstruktur der Elemente in dem Chip in einem herkömmlichen IC-Baustein einer multiplen Einheit veranschaulicht.
  • Verschiedene Elemente wie Leistungselementeabschnitte 510, Bipolarschaltungsabschnitte 520, welche Bipolartransistoren aufweisen, und ein CMOS-Schaltungsabschnitt 530, welcher einen CMOS aufweist, die bezüglich ihrer Größe und Form unterschiedlich sind, sind in einem Chip 500 in einer bestimmten Struktur ausgelegt.
  • 41 zeigt eine schematische Draufsicht, welche den mit einer Mehrzahl von Bumps 550 angebrachten Chip 500 von 40 veranschaulicht. In einer Mehrzahl vorkommende Bumps 550 sind in einer Matrixstruktur mit einer bestimmten Höhe angeordnet, damit effizient eine große Anzahl der Bumps 550 ausgelegt wird.
  • Üblicherweise werden das Layout von Elementen und das Layout von Bumps wie oben erwähnt unabhängig voneinander entworfen. Es kann daher Stellen geben, an denen die obigen Schaltungsabschnitte 510, 520 und 530, welche mehrere Elemente aufweisen, zu den Bumps 550 fehlausgerichtet sind.
  • In diesem Fall werden üblicherweise Verdrahtungsstrukturschichten 600 zwischen den herausgeführten Elektroden 511 von Elementen in Schaltungsabschnitten und den Bumps 550 wie durch die gestrichelten Linien in 41 angezeigt gebildet, um eine elektrische Stetigkeit oder Kontinuität bzw. ein elektrisch zusammenhängendes Ganzes oder Kontinuum (electrical continuity) bereitzustellen. Beispiele von derartigen enthaltenen Verdrahtungsstrukturschichten sind in der JP 2001 144 223 A offenbart.
  • Wenn jedoch die herausgeführten Elektroden von Elementen und Bumps zueinander übermäßig fehlausgerichtet sind, ist die Länge von Verdrahtungsstrukturschichten entsprechend erhöht, was zu einem Ansteigen des Verdrahtungswiderstands zwischen einem Element und einem Bump führt. Von in einem Chip gebildeten Elementen leiten Leistungselemente einen relativ hohen Strom hindurch. Daher erhöht ein Ansteigen des Verdrahtungswiderstands den Einschaltwiderstand (on-resistance), und dies beeinflußt in hohem Maße die Charakteristik der Elemente. Daher ist ein Ansteigen des Verdrahtungswiderstands unerwünscht.
  • Um dem zu begegnen, ist es bei diesem Beispiel beachsichtigt, den Verdrahtungswiderstand zwischen Elementen einschließlich von Leistungselementen und entsprechenden Bumps in einem IC-Baustein einer multiplen Einheit, wo die Leistungselemente und andere elektrische Elemente in einem Chip gebildet sind, deutlich zu verringern.
  • Dieses Beispiel wird anhand der Figuren unten beschrieben. 32 zeigt eine schematische Draufsicht auf den IC-Baustein einer multiplen Einheit G1 dieses Beispiels von der Bump-Bildungsseite aus betrachtet. Bezüglich der Figuren sind Draufsichten schraffiert, um eine Identifizierung zu erleichtern, und diese Schraffur stellt keine Querschnitte dar.
  • Dieser IC-Baustein einer multiplen Einheit G1 enthält einen Chip 500, welcher ein Halbleitersubstrat wie ein Siliziumsubstrat aufweist. In diesem Chip 500 sind in einer Mehrzahl vorhandene Elemente unterschiedlicher Art in unterschiedlichen Gebieten Sorte um Sorte gebildet, und die Elemente derselben Sorte bzw. Art bilden die jeweiligen Schaltungsabschnitte 510, 520 und 530.
  • In einer Mehrzahl vorhandene Elemente einer unterschiedlichen Sorte sind Leistungselemente, durch welche ein hoher Strom durchgelassen wird, und elektrische Elemente außer diesen Leistungselementen. Leistungselemente enthalten LDMOSs, VDMOSs und IGBTs. Bei diesem Beispiel sind die Leistungselemente als LDMOSs gebildet, und die in einer Mehrzahl vorkommenden LDMOSs sind zur Bildung von Schaltungen vereinigt. Auf diese Weise sind die Leistungselementabschnitte 510 gebildet.
  • Elektrische Elemente außer den Leistungselementen enthalten CMOSs, Bipolartransistoren, Widerstandselemente, Kondensatorelemente und dergleichen. In 32 sind Bipolarschaltungsabschnitte 520, welche aus Bipolartransistoren gebildet sind, und CMOS-Schaltungsabschnitte 530 abgebildet, welche aus CMOSs gebildet sind.
  • Des weiteren sind Prüfkontaktstellen 540 zur Prüfung dieser Schaltungsabschnitte 510 bis 530 auf dem Chip 500 gebildet. Auf der Oberfläche einer Seite des Chips 500 sind in einer Mehrzahl vorkommende Bumps 550 in einer Matrixstruktur mit einer bestimmten Anordnungshöhe P1 ausgelegt. Diese Anordnungshöhe P1 kann beispielsweise auf etwa einige 10 mm festgelegt sein.
  • Die Layoutstruktur der Schaltungsabschnitte 510 bis 530, welche eine Mehrzahl der oben erwähnten Elemente einer unterschiedlichen Art aufweist, ist entsprechend dieser Anordnungshöhe P1 der Bumps 550 entworfen. D. h., die einzelnen Schaltungsabschnitte 510 bis 530 sind beispielsweise wie in 32 veranschaulicht zweimal oder dreimal mit der Anordnungshöhe P1 angeordnet.
  • Insbesondere sind die Schaltungsabschnitte derart angeordnet, dass die herausgeführten Elektroden der Elemente in dem Schaltungsabschnitt 510 bis 530 bezüglich der Position zu dem Bumps 550 entsprechend den herausgeführten Elektroden identisch sind. 33 zeigt eine vergrößerte Draufsicht auf einen Leistungselementeabschnitt 510 von 32. In 33 sind die herausgeführten Elektroden 511, 512 des Leistungselementeabschnitts 510 und die Bumps 550, welche dem entsprechen, derart positioniert, dass eine Elektrode und ein Bump einander überlappen.
  • Diese Verbindungsstruktur zwischen den Bumps 550 und den Elementen wird anhand eines Beispiels des Leistungselementeabschnitts 510 beschrieben, welcher bei diesem Beispiel aus LDMOSs gebildet wird. 34 zeigt eine partielle schematische Querschnittsansicht des Leistungselementeabschnitts 510 entlang der Richtung der Dicke des Chips 500.
  • In dem in 34 veranschaulichten Beispiel sind in einer Mehrzahl vorkommende Transistorelemente in einer Ebene auf der Oberfläche eines N-Typ Siliziumsubstrats als Chip 500 platziert. Jedes Transistorelement besitzt eine gemeinsame MOS-Transistorstruktur und ist durch einen LOCOS-Oxidfilm 513 isoliert.
  • D. h., wenn eine Spannung an die Gateelektrode 514 angelegt wird, wird der Leitfähigkeitstyp des Kanals 515 invertiert, und es wird dem Strom ermöglicht, von dem Source 511a zu dem Drain 512a zu fließen. Die Gateelektrode 514, die Sourceelektrode 511b und die Drainelektrode 512b von jedem Transistorelement sind durch eine erste Isolierschicht 516a und als zweite Isolierschicht 516b isoliert, welche in dieser Reihenfolge vom Boden aus aufgeschichtet sind.
  • Auf der zweiten Isolierschicht 516b sind die herausgeführte Elektrode 511 für die Sourceelektrode und die herausgeführte Elektrode 512 für die Drainelektrode als die herausgeführten Elektroden 511 und 512 des ebenso in 33 veranschaulichten Leistungselementeabschnitts 510 gebildet. Diese herausgeführten Elektroden 511 und 512 werden aus Aluminium oder dergleichen gebildet.
  • Öffnungen werden an geeigneten Punkten auf der zweiten Isolierschicht 515b gebildet. Dadurch werden in dem Leistungselementeabschnitt 510 die Sourcelektroden 511b der MOS-Transistoren zusammen in die herausgeführte Elektrode 511 für eine Sourceelektrode zur Leitung eingegliedert bzw. darin integriert, und es werden die Drainelektroden 512b in die herausgeführte Elektrode 512 für eine Drainelektrode zur Leitung eingegliedert bzw. darin integriert.
  • Die Bumps 550 sind direkt über den einzelnen herausgeführten Elektroden 511 und 512 platziert, und es ist ein Kontinuum bzw. ein zusammenhängendens Ganzes (continuity) zwischen den herausgeführten Elektroden 511 und 512 und den jeweiligen Bumps 550 gebildet. Ein Isolierfilm 517, welcher einen Siliziumoxidfilm, eine Polyimidschicht oder dergleichen aufweist, ist auf den herausgeführten Elektroden 511 und 512 gebildet. Ein Kontinuum zwischen der Sourceelektrode 511b und der Drainelektrode 512b jedes MOS-Transistors und den herausgeführten Elektroden 511 und 512 wird durch in dem Isolierfilm 517 gebildeten Öffnungen 517a erzielt.
  • In diesem Beispiel des Leistungselementeabschnitts 510 sind die Bumps 550 direkt über den herausgeführten Elektroden der elektrischen Elemente platziert, und es wird ein Kontinuum bzw. ein zusammenhängendens Ganzes (continuity) zwischen den Bumps 550 und den herausgeführten Elektroden erzielt. Dies ist gleich wie bei anderen elektrischen Elementen, d. h. bei den bipolar Schaltungsabschnitten 520 und dem CMOS-Schaltungsabschnitt 530 in diesem Beispiel. Die Bumps 550 sind direkt über den herausgeführten Elektroden der elektrischen Elemente in jedem Schaltungskreis 520 und 530 platziert, und es wird ein Kontinuum bzw. ein zusammenhängendens Ganzes (continuity) zwischen den Bumps 550 und den jeweiligen herausgeführten Elektroden erzielt.
  • Die aufgeschichtete Struktur der herausgeführten Elektroden mit einer dazwischen angeordneten Isolierschicht wie in 34 veranschaulicht entspricht der in der JP 7 263 665 A offenbarten Struktur, welche der Anmelder der vorliegenden Erfindung verwendet. Jedoch müssen bei diesem Beispiel die herausgeführten Elektroden von Elementen keine aufgeschichtete Struktur besitzen und können bezüglich einiger Elemente als einzige Schichtstruktur ausgebildet sein.
  • Ein derartiger IC-Baustein einer multiplen Einheit G1 kann wie folgt hergestellt werden: Es werden Schaltungsabschnitte 510, 520 und 530, welche mehrere Elemente aufweisen, auf einem Chip 500 durch eine Hableiterprozesstechnologie gebildet; und danach werden Bumps 550 direkt über den herausgeführten Elektroden der Schaltungsabschnitte 510 bis 530 durch Drucken, Aufdampfung, ein Lötmittelkugelverfahren (solder ball method) oder dergleichen gebildet. Die Positionen, an welchen die Elemente gebildet werden, sind an die Layoutstruktur der Bumps 550 angepasst, welche im voraus entworfen werden.
  • Somit werden die Elemente auf dem Chip 500 entsprechend der Anordnungshöhe P1 der Bumps 550 platziert. Dementsprechend können die Positionen der Elemente an die Positionen der entsprechenden Bumps 550 soweit wie möglich angepasst werden. Als Ergebnis wird es vermieden, Verdrahtungsstrukturschichten, welche in herkömmlichen Fällen erfordert werden, zwischen den herausgeführten Elektroden jedes Elements und den entsprechenden Bumps 550 zu bilden.
  • Daher wird bei diesem Beispiel der Verdrahtungswiderstand zwischen jedem Element einschließlich von Leistungslementen und einem Bump 550 entsprechend dem Element bei einem IC-Baustein einer multiplen Einheit G1 deutlich verringert. Insbesondere wird in einem Leistungslement, bei welchem ein Ansteigen des Verdrahtungswiderstands unterdrückt werden muss, der Einschaltwiderstand davon verringert.
  • Im Falle eines IC-Bausteins, bei welchem lediglich elektrische Elemente derselben Art, nicht elektrische Elemente einer unterschiedlichen Art auf einem Chip angeordnet sind, ist natürlich die Anordnung von Bumps an die Anordnung der Elemente angepasst.
  • Dieses Beispiel bezieht sich auf IC-Bausteine, bei welchen verschiedene elektrische Elemente, die bezüglich der Größe und Form unterschiedlich sind, auf demselben Chip gebildet sind. In einem derartigen Fall ist mit herkömmlichen Strukturen und Entwürfen eine Fehlausrichtung zwischen Elementen und Bumps unvermeidlich. Dieses Beispiel beabsichtigt diese Schwierigkeit zu lösen.
  • Mehrere Modifizierungen dieses Beispiels werden unten beschrieben. 35 zeigt eine schematische Draufsicht auf einen IC-Baustein einer Multiplen Einheit G2 als erste Modifizierung dieses Beispiels. 36 zeigt eine vergrößerte Draufsicht auf einen Leistungselementeabschnitt 310 des IC-Bausteins von 35. Die herausgeführten Elektroden von Leistungselementen und anderen elektrischen Elementen können derart positioniert werden, dass Teile davon aus den jeweiligen Schaltungsabschnitten 510 bis 530, welche aus diesen Elementen gebildet sind, herausragen.
  • Bei dem in 35 und 36 veranschaulichten Beispiel ragen einige der herausgeführten Elektroden 512 der Leistungselemente aus den Bildungsgebieten des Leistungselementeabschnitts 510 heraus. Für diese herausgeführten Elektroden 512, welche aus den Leistungselemeteabschnitten 510 herausragen, werden ebenso Bumps 550 direkt über den herausgeführten Elektroden platziert.
  • 37 zeigt eine schematische Draufsicht auf eine zweite Modifizierung dieses Beispiels, wobei ein Leistungselementeabschnitt 510 als Beispiel genommen wird. Dieses Beispiel bezieht sich auf einen Fall, bei welchem eine herausgeführte Elektrode rechtwinklig in einer Richtung entlang der Anordnungshöhe P1 der Bumps 550 ist und eine Mehrzahl der Bumps 550 für die eine herausgeführte Elektrode in Richtung der Länge davon gebildet werden kann.
  • In dem in 37 veranschaulichten Beispiel sind herausgeführte Elektroden 511 und 512 in einer Richtung der Anordnungshöhe P1 in vertikaler Richtung in 37 rechtwinklig. Zwei Bumps 550 sind für jede herausgeführte Elektrode 511 und 512 mit der Anordnungshöhe P1 in Richtung der Länge der Elektroden angeordnet.
  • Zu diesem Zeitpunkt sind bezüglich jeder herausgeführten Elektrode 511 und 512 das Ende T1 der Elektrode an einer Seite, die Mitte T2 eines ersten Bumps 550, die Mitte T3 eines zweiten Bumps 550 und das Ende T4 der Elektrode an der anderen Seite in gleichen Abständen in Richtung der Länge der Elektrode aufgereiht. D. h., der Abstand zwischen benachbarten Teilen dieser Teile T1 bis T4 ist gleich einem Drittel der Länge der herausgeführten Elektroden 511 und 512.
  • Dabei wird ein Fall betrachtet, bei welchem bei dieser zweiten Modifizierung n Bumps 550 für eine herausgeführte Elektrode 511 und 512 in Richtung der Länge der Elektrode angeordnet sind. In diesem Fall ist der Abstand zwischen benachbarten Teilen des Endes der Elektrode an einer Seite, der Mitte der einzelnen Bumps 550 und des Endes der Elektrode an der anderen Seite gleich einem (n + 1)-ten Teil der Länge der herausgeführten Elektrode 511 und 512, wie in 37 veranschaulicht.
  • Es wird bevorzugt, dass die Form von herausgeführten Elektroden entsprechend der Anordnungshöhe P1 wie bezüglich der zweiten Modifizierung beschrieben entworfen werden sollte. Dies liegt daran, dass dort, wo in einer Mehrzahl vorkommende Bumps 550 für eine herausgeführte Elektrode in Richtung der Länge der Elektrode gebildet sind, der Verdrahtungswiderstand zwischen den Bumps 550 gleichförmig ist.
  • 38 zeigt eine schematische Draufsicht, welche eine dritte Modifizierung dieses Beispiels veranschaulicht, wobei ein Leistungselementeabschnitt 510 als Beispiel angenommen wird. Ähnlich wie bei der zweiten Modifizierung bezieht sich diese Modifizierung ebenfalls auf einen Fall, bei welchem eine Mehrzahl von Bumps 550 für eine herausgeführte Elektrode in Richtung der Länge der Elektrode gebildet ist. Jedoch bezieht sich diese Modifizierung des weiteren auf einen Fall, bei welchem eine Mehrzahl der Bumps 550 auf einer herausgeführten Elektrode auf dasselbe Potential gebracht werden kann.
  • In diesem Fall können die Bumps 550 auf einer herausgeführten Elektrode 511 und 512 in Kontakt miteinander platziert werden, um Kontinuum bzw. ein zusammenhängendens Ganzes (continuity) zwischen den Bumps wie in 38 veranschaulicht zu bilden. Ein Kontinuum bzw. ein zusammenhängendens Ganzes (continuity) zwischen dem in Kontakt befindlichen Bumps 550 und der herausgeführten Elektrode 511 und 512 wird durch gemeinsame Öffnungen 517a erzielt, welche in einem Isolierfilm 517 gebildet sind.
  • 39 zeigt eine schematische Querschnittsansicht eines IC-Bausteins einer multiplen Einheit einer vierten Modifizierung. Der IC-Baustein einer modifizierten Einheit ist ein Baustein, bei welchem LDMOSs 701 (N701a, P701b) eines Leistungselements, Bipolartransistoren 702 (NPN 702a, L-PNP 702b), CMOSs 703 auf einem Chip 700 unter Verwendung einer SOl-(silicon an insulator)Struktur gebildet sind. Es bilden nämlich zuerst ein Trägersubstrat 710 und ein n–-Substrat 711 eine Schichtstruktur, wobei dazwischen eine ausfüllende Oxidschicht (SiO2) in Sandwichbauart angeordnet wird. Zweitens wird ein Isoliergraben 713 gebildet, und es wird innerhalb des Grabens 713 ein Oxidfilm 714 gebildet. In einer Mehrzahl von Elementegebieten, welche voneinander isoliert sind, werden die obigen LDMOSs 701 und die anderen Elemente gebildet.
  • Des weiteren werden als Merkmal dieser Modifizierung die LDMOSs 701 und die anderen Elemente direkt unter den Bumps 715 oder benachbarten Gebieten angeordnet, welche direkt unter den Bumps 715 befindlich sind. Als Ergebnis sind Verdrahtungsstrukturschichten zum Herausleiten dadurch unnötig. Diese Struktur zeigt eine Wirkung des Verminderns einer Wärmebildung in Bezug auf die LDMOSs 701 der Leistungselemente.
  • Vorstehend wurde ein Halbleiterbauelement offenbart, welches eines großen elektrischen Strom durchlässt. In einem Halbleiterbauelement sind in einer Mehrzahl vorkommende Bump-Elektroden (6a) für eine Sourcekontaktstelle (2a) oder eine Drainkontaktstelle (2b) gebildet. Die Bump-Elektroden (6a) und die Source- oder Drainkontaktstelle (2a, 2b) sind durch Verdrahtungsstrukturen (5) miteinander verbunden. Somit wird die folgende Wirkung anders als in Fällen erzielt, bei welchen eine Bump-Elektrode (6a) mit einer Sourcekontaktstelle 2a oder einer Drainkontaktstelle (2b) durch eine Verdrahtungsstruktur (5) verbunden ist: ein Betrag eines Stroms, welcher durch jede der Bump-Elektroden (6a) fließt, kann derart verringert werden, dass ein Zusammenbruchbruch der Bump-Elektroden (6a) herabgesetzt bzw. vermindert ist.

Claims (1)

  1. Leistungselement (8) einer CSP-Struktur, das auf der Seite der Oberfläche eines Halbleitersubstrats (1) eine Sourcekontaktstelle (2a) und eine Drainkontaktstelle (2b) aufweist, wobei jede der Kontaktstellen (2a, 2b) über Verdrahtungsstrukturen (5) mit einer Mehrzahl von Bump-Elektroden (6, 6a) verbunden ist, und jede der Verdrahtungsstrukturen (5) lediglich eine Verbindung zwischen einer der Kontaktstellen (2a, 2b) und einer der Bump-Elektroden (6, 6a) bildet.
DE10323238A 2002-05-22 2003-05-22 Leistungselement, welches einen großen elektrischen Strom durchlässt Expired - Fee Related DE10323238B4 (de)

Applications Claiming Priority (12)

Application Number Priority Date Filing Date Title
JP2002147944A JP3894042B2 (ja) 2002-05-22 2002-05-22 半導体装置
JP2002-147944 2002-05-22
JP2002-172789 2002-06-13
JP2002-172790 2002-06-13
JP2002-172788 2002-06-13
JP2002172790A JP3925318B2 (ja) 2002-06-13 2002-06-13 半導体装置
JP2002172788A JP2004022650A (ja) 2002-06-13 2002-06-13 半導体装置
JP2002172789A JP2004022651A (ja) 2002-06-13 2002-06-13 半導体装置
JP2002172791A JP2004022653A (ja) 2002-06-13 2002-06-13 半導体装置
JP2002-172791 2002-06-13
JP2002187770A JP3832394B2 (ja) 2002-06-27 2002-06-27 複合ｉｃパッケージ
JP2002-187770 2002-06-27

Publications (2)

Publication Number Publication Date
DE10323238A1 DE10323238A1 (de) 2003-12-04
DE10323238B4 true DE10323238B4 (de) 2013-06-20

Family

ID=29424885

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10323238A Expired - Fee Related DE10323238B4 (de) 2002-05-22 2003-05-22 Leistungselement, welches einen großen elektrischen Strom durchlässt

Country Status (2)

Country Link
US (1) US20030218246A1 (de)
DE (1) DE10323238B4 (de)

Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US7405149B1 (en) 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US7381642B2 (en) 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US6815324B2 (en) 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
US7902679B2 (en) 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
TWI313507B (en) 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US7932603B2 (en) 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
TW584950B (en) 2001-12-31 2004-04-21 Megic Corp Chip packaging structure and process thereof
TW544882B (en) 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
TW503496B (en) 2001-12-31 2002-09-21 Megic Corp Chip packaging structure and manufacturing process of the same
US6673698B1 (en) 2002-01-19 2004-01-06 Megic Corporation Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers
TWI245402B (en) 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
JP3542350B2 (ja) * 2002-05-31 2004-07-14 沖電気工業株式会社 半導体装置及びその製造方法
US6960828B2 (en) 2002-06-25 2005-11-01 Unitive International Limited Electronic structures including conductive shunt layers
US7547623B2 (en) 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
JP3657246B2 (ja) * 2002-07-29 2005-06-08 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP3580803B2 (ja) * 2002-08-09 2004-10-27 沖電気工業株式会社 半導体装置
TWI317548B (en) * 2003-05-27 2009-11-21 Megica Corp Chip structure and method for fabricating the same
JP3983205B2 (ja) * 2003-07-08 2007-09-26 沖電気工業株式会社 半導体装置及びその製造方法
US6977435B2 (en) * 2003-09-09 2005-12-20 Intel Corporation Thick metal layer integrated process flow to improve power delivery and mechanical buffering
WO2005024912A2 (en) * 2003-09-09 2005-03-17 Intel Corporation Methods of processing thick ild layers using spray coating or lamination for c4 wafer level thick metal integrated flow
US7459790B2 (en) * 2003-10-15 2008-12-02 Megica Corporation Post passivation interconnection schemes on top of the IC chips
JP4397210B2 (ja) 2003-10-20 2010-01-13 ローム株式会社 半導体装置
US7394161B2 (en) 2003-12-08 2008-07-01 Megica Corporation Chip structure with pads having bumps or wirebonded wires formed thereover or used to be tested thereto
TWI230989B (en) * 2004-05-05 2005-04-11 Megic Corp Chip bonding method
US8022544B2 (en) 2004-07-09 2011-09-20 Megica Corporation Chip structure
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US8067837B2 (en) 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US7452803B2 (en) * 2004-08-12 2008-11-18 Megica Corporation Method for fabricating chip structure
US8008775B2 (en) * 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7355282B2 (en) * 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
JP2006080333A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置
US7466012B2 (en) * 2004-09-13 2008-12-16 International Rectifier Corporation Power semiconductor package
US7521805B2 (en) * 2004-10-12 2009-04-21 Megica Corp. Post passivation interconnection schemes on top of the IC chips
US7547969B2 (en) 2004-10-29 2009-06-16 Megica Corporation Semiconductor chip with passivation layer comprising metal interconnect and contact pads
WO2006053036A2 (en) * 2004-11-10 2006-05-18 Unitive International Limited Non-circular via holes for bumping pads and related structures
JP4400441B2 (ja) * 2004-12-14 2010-01-20 三菱電機株式会社 半導体装置
US8294279B2 (en) 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
JP4305401B2 (ja) * 2005-02-28 2009-07-29 セイコーエプソン株式会社 半導体装置
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
TWI330863B (en) 2005-05-18 2010-09-21 Megica Corp Semiconductor chip with coil element over passivation layer
JP4379386B2 (ja) * 2005-06-23 2009-12-09 セイコーエプソン株式会社 多層構造形成方法
TWI320219B (en) 2005-07-22 2010-02-01 Method for forming a double embossing structure
US7473999B2 (en) * 2005-09-23 2009-01-06 Megica Corporation Semiconductor chip and process for forming the same
US20070090385A1 (en) * 2005-10-21 2007-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7397121B2 (en) 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
US7947978B2 (en) * 2005-12-05 2011-05-24 Megica Corporation Semiconductor chip with bond area
JP5017872B2 (ja) * 2006-02-06 2012-09-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8836146B2 (en) * 2006-03-02 2014-09-16 Qualcomm Incorporated Chip package and method for fabricating the same
US8420520B2 (en) * 2006-05-18 2013-04-16 Megica Corporation Non-cyanide gold electroplating for fine-line gold traces and gold pads
US8022552B2 (en) 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
US8421227B2 (en) 2006-06-28 2013-04-16 Megica Corporation Semiconductor chip structure
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
US8193636B2 (en) 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
US7964961B2 (en) * 2007-04-12 2011-06-21 Megica Corporation Chip package
KR101095409B1 (ko) * 2007-07-25 2011-12-19 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치
TWI463581B (zh) * 2007-07-30 2014-12-01 Stats Chippac Ltd 半導體元件以及提供共同電壓匯流排與銲線可接合重新分配的方法
US8030775B2 (en) 2007-08-27 2011-10-04 Megica Corporation Wirebond over post passivation thick metal
KR101565796B1 (ko) 2008-12-24 2015-11-06 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
US9029866B2 (en) 2009-08-04 2015-05-12 Gan Systems Inc. Gallium nitride power devices using island topography
US9818857B2 (en) 2009-08-04 2017-11-14 Gan Systems Inc. Fault tolerant design for large area nitride semiconductor devices
CA2769940C (en) * 2009-08-04 2016-04-26 Gan Systems Inc. Island matrixed gallium nitride microwave and power switching transistors
US20110198749A1 (en) * 2010-02-16 2011-08-18 Samsung Electro-Mechanics Co., Ltd. Semiconductor chip package and method of manufacturing the same
US8237274B1 (en) * 2010-05-13 2012-08-07 Xilinx, Inc. Integrated circuit package with redundant micro-bumps
JP5539077B2 (ja) 2010-07-09 2014-07-02 ローム株式会社 半導体装置
US9202713B2 (en) * 2010-07-26 2015-12-01 Stats Chippac, Ltd. Semiconductor device and method of forming RDL over contact pad with high alignment tolerance or reduced interconnect pitch
US8501618B2 (en) * 2010-07-26 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of forming RDL wider than contact pad along first axis and narrower than contact pad along second axis
KR101185859B1 (ko) * 2010-10-19 2012-09-25 에스케이하이닉스 주식회사 반도체 패키지용 범프, 상기 범프를 갖는 반도체 패키지 및 적층 반도체 패키지
KR101936039B1 (ko) 2012-10-30 2019-01-08 삼성전자 주식회사 반도체 장치
US9048149B2 (en) * 2013-07-12 2015-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-alignment structure for wafer level chip scale package
US20150123267A1 (en) * 2013-11-06 2015-05-07 Taiwan Semiconductor Manufacturing Company Ltd. Packaged semiconductor device
US9726691B2 (en) 2014-01-07 2017-08-08 International Business Machines Corporation 3D chip testing through micro-C4 interface
US9570413B2 (en) * 2014-02-25 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with solder ball revealed through laser
JP6635328B2 (ja) * 2014-11-10 2020-01-22 ローム株式会社 半導体装置およびその製造方法
US20160260660A1 (en) * 2015-03-04 2016-09-08 Delta Electronics, Inc. Electronic device and electronic package thereof
KR102319186B1 (ko) * 2015-06-12 2021-10-28 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10163661B2 (en) 2015-06-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
WO2017138443A1 (ja) * 2016-02-10 2017-08-17 シャープ株式会社 半導体装置及び表示装置
CN109326531B (zh) * 2018-09-25 2020-11-13 武汉新芯集成电路制造有限公司 重新布线结构及其制造方法和半导体器件及其制造方法
US11031335B2 (en) * 2019-04-03 2021-06-08 Micron Technology, Inc. Semiconductor devices including redistribution layers

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263665A (ja) * 1994-03-22 1995-10-13 Nippondenso Co Ltd 半導体装置
US5672894A (en) * 1994-10-20 1997-09-30 Nippondenso Co., Ltd. Semiconductor device
EP0859414A1 (de) * 1997-02-12 1998-08-19 Motorola Semiconducteurs S.A. Halbleiter-Leistungsanordnung
US5811874A (en) * 1996-07-18 1998-09-22 Samsung Electronics Co., Ltd. Semiconductor chip package device having a rounded or chamfered metal layer guard ring
JP2001144223A (ja) * 1999-09-29 2001-05-25 Samsung Electronics Co Ltd 再配置チップサイズパッケージ及びその製造方法
US20010038151A1 (en) * 2000-03-09 2001-11-08 Yoshikazu Takahashi Semiconductor device and the method for manufacturing the same
US6316288B1 (en) * 1997-03-21 2001-11-13 Seiko Epson Corporation Semiconductor device and methods of manufacturing film camera tape
JP2002057292A (ja) * 2000-08-11 2002-02-22 Iep Technologies:Kk 半導体装置および半導体装置の製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US652888A (en) * 1897-07-01 1900-07-03 George F Butterfield Sole and heel for boots or shoes.
JPS6461934A (en) * 1987-09-02 1989-03-08 Nippon Denso Co Semiconductor device and manufacture thereof
KR960015869A (ko) * 1994-10-03 1996-05-22 반도체 칩과 일체화된 반도체 패키지 및 그 제조방법
JP2891665B2 (ja) * 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
JP2843315B1 (ja) * 1997-07-11 1999-01-06 株式会社日立製作所 半導体装置およびその製造方法
JP3679199B2 (ja) * 1996-07-30 2005-08-03 日本テキサス・インスツルメンツ株式会社 半導体パッケージ装置
US6054337A (en) * 1996-12-13 2000-04-25 Tessera, Inc. Method of making a compliant multichip package
US5900674A (en) * 1996-12-23 1999-05-04 General Electric Company Interface structures for electronic devices
JPH1174413A (ja) * 1997-07-01 1999-03-16 Sony Corp リードフレームとリードフレームの製造方法と半導体装置と半導体装置の組立方法と電子機器
KR100253116B1 (ko) * 1997-07-07 2000-04-15 윤덕용 Le방법을 이용한 칩사이즈 패키지의 제조방법
JP3724954B2 (ja) * 1997-08-29 2005-12-07 株式会社東芝 電子装置および半導体パッケージ
JP3753218B2 (ja) * 1998-03-23 2006-03-08 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US6140155A (en) * 1998-12-24 2000-10-31 Casio Computer Co., Ltd. Method of manufacturing semiconductor device using dry photoresist film
JP2000236040A (ja) * 1999-02-15 2000-08-29 Hitachi Ltd 半導体装置
JP3128548B2 (ja) * 1999-03-11 2001-01-29 沖電気工業株式会社 半導体装置および半導体装置の製造方法
US6181569B1 (en) * 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
JP3387083B2 (ja) * 1999-08-27 2003-03-17 日本電気株式会社 半導体装置及びその製造方法
US6230400B1 (en) * 1999-09-17 2001-05-15 George Tzanavaras Method for forming interconnects
JP2001144204A (ja) * 1999-11-16 2001-05-25 Nec Corp 半導体装置及びその製造方法
JP3287346B2 (ja) * 1999-11-29 2002-06-04 カシオ計算機株式会社 半導体装置
JP2001185585A (ja) * 1999-12-24 2001-07-06 Hitachi Ltd 半導体装置およびその製造方法
JP2001237348A (ja) * 2000-02-23 2001-08-31 Hitachi Ltd 半導体装置およびその製造方法
KR100344833B1 (ko) * 2000-04-03 2002-07-20 주식회사 하이닉스반도체 반도체 패키지 및 그의 제조방법
US6350633B1 (en) * 2000-08-22 2002-02-26 Charles W. C. Lin Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint
JP3874062B2 (ja) * 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
US20020096767A1 (en) * 2001-01-25 2002-07-25 Cote Kevin J. Cavity down ball grid array package with EMI shielding and reduced thermal resistance
JP2002353347A (ja) * 2001-05-24 2002-12-06 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
TW557561B (en) * 2002-08-08 2003-10-11 Advanced Semiconductor Eng Flip chip package structure

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263665A (ja) * 1994-03-22 1995-10-13 Nippondenso Co Ltd 半導体装置
US5672894A (en) * 1994-10-20 1997-09-30 Nippondenso Co., Ltd. Semiconductor device
US5811874A (en) * 1996-07-18 1998-09-22 Samsung Electronics Co., Ltd. Semiconductor chip package device having a rounded or chamfered metal layer guard ring
EP0859414A1 (de) * 1997-02-12 1998-08-19 Motorola Semiconducteurs S.A. Halbleiter-Leistungsanordnung
US6316288B1 (en) * 1997-03-21 2001-11-13 Seiko Epson Corporation Semiconductor device and methods of manufacturing film camera tape
JP2001144223A (ja) * 1999-09-29 2001-05-25 Samsung Electronics Co Ltd 再配置チップサイズパッケージ及びその製造方法
US20010038151A1 (en) * 2000-03-09 2001-11-08 Yoshikazu Takahashi Semiconductor device and the method for manufacturing the same
JP2002057292A (ja) * 2000-08-11 2002-02-22 Iep Technologies:Kk 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
DE10323238A1 (de) 2003-12-04
US20030218246A1 (en) 2003-11-27

Similar Documents

Publication Publication Date Title
DE10323238B4 (de) Leistungselement, welches einen großen elektrischen Strom durchlässt
DE102012222879B4 (de) Leistungshalbleitermodul und Verfahren zu seiner Herstellung
DE10310809B4 (de) Leistungshalbleitereinrichtung
DE102009011233B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102010000208B4 (de) Halbleitervorrichtung mit monolithischem Halbleiterschalter und Verfahren zu dessen Herstellung
DE102009005650B4 (de) Elektronikmodul und Verfahren zur Herstellung eines Elektronikmoduls
DE102014118836B4 (de) Halbleiter-packaging-anordnung und halbleiter-package
DE102014116382B4 (de) Halbleitergehäuse mit zwei Halbleitermodulen und sich seitlich erstreckenden Verbindern und Verfahren zu dessen Herstellung
DE3233195A1 (de) Halbleitervorrichtung
DE10221891A1 (de) Halbleitervorrichtung
DE102016104796B4 (de) Halbleitervorrichtung
DE3537004A1 (de) Vdmos-baustein
DE1933731A1 (de) Verbindungselemente fuer Halbleiterschaltungselemente und integrierte Schaltungsanordnungen
DE10142119B4 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE112013007214T5 (de) Halbleitervorrichtung-Herstellungsverfahren und Halbleitervorrichtung
DE102015101674A1 (de) Halbleiterchipgehäuse mit Kontaktstiften an kurzen Seitenrändern
DE102015103897B4 (de) Leitungsrahmen mit Kühlerplatte, Verfahren zur Herstellung eines Leitungsrahmens mit Kühlerplatte, Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE102018212436A1 (de) Halbleitergehäuse mit symmetrisch angeordneten leisungsanschlüssen und verfahren zu dessen herstellung
DE102014113519A1 (de) Elektronisches Bauteil, Anordnung und Verfahren
DE112021002909T5 (de) Halbleiterbauteil
DE102004042798A1 (de) IGBT-Baugruppe
DE102004060935A1 (de) Leistungshalbleitervorrichtung
DE112017002564B4 (de) Halbleitervorrichtung und zugehöriges herstellungsverfahren
DE102005045697B4 (de) Halbleiterbauelement und Versorgungsleitungsanordnungsverfahren
DE102017221427B4 (de) Halbleiteranordnung und Verfahren zum Herstellen derselben

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20130921

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20131203