DE3233195A1 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung

Info

Publication number
DE3233195A1
DE3233195A1 DE19823233195 DE3233195A DE3233195A1 DE 3233195 A1 DE3233195 A1 DE 3233195A1 DE 19823233195 DE19823233195 DE 19823233195 DE 3233195 A DE3233195 A DE 3233195A DE 3233195 A1 DE3233195 A1 DE 3233195A1
Authority
DE
Germany
Prior art keywords
semiconductor
semiconductor device
semiconductor substrates
lines
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19823233195
Other languages
English (en)
Inventor
Hidefumi Kawanishi Hyogo Nakata
Hiroshi Takarazuka Hyogo Shibata
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE3233195A1 publication Critical patent/DE3233195A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06541Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06582Housing for the assembly, e.g. chip scale package [CSP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/15165Monolayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape

Description

  • BESCHREIBUNG
  • Halbleitervorrichtung Die Erfindung betrifft eine Halbleitervorrichtung. Mit dieser wird eine weitergehende Integration ermöglicht.
  • Figur 1 zeigt einen Schnitt durch eine herkömmliche Halbleitervorrichtung. Diese weist ein Halbleiter-Chip 2 auf, auf dem eine Speicherschaltung oder eine Logikschaltung gebildet ist und welches auf einer Keramikplatte oder einem Kunststoffbauteil 1 montiert ist. Das Halbleiter-Chip 2 ist in einem zentralen ausgenommenen Teil der Keramikplatte 1 montiert, und es sind interne Leitungen 3 auf der Keramikplatte 1 rund um den zentralen ausgenommenen Teil vorgesehen, die sich in radialer Richtung erstrecken.
  • Das Chip 2 weist auf seiner oberen Oberfläche Elektroden-Pads aus Aluminium auf, die nicht gezeigt sind. Die Elektroden-Pads des Halbleiter-Chips 2 und die internen Leitungen 3 sind mittels Verbindungsleitungen 4 aus Golddrähten oder Aluminiumdrähten verbunden. Die internen Leitungen 3 sind ferner mit äußeren Leitungen 5 verbunden, die sich an der Seitenwand der Keramikplatte 1 nach unten erstrekken. Ein Rahmen 7 aus Keramikmaterial ist auf der Keramikplatte 1 vorgesehen und umgibt den oben beschriebenen zentralen ausgenommenen Teil der Keramikplatte 1 und die Verbindungsleitungen 4, und ein Dichtungsdeckel bzw. Verschlußdeckel 6 ist auf dem Keramikrahmen 7 montiert zum Einschließen des Halbleiter-Chips 2 in dem durch die Keramikplatte 1, den Rahmen 7 und den Dichtungsdeckel 6 definierten Raum.
  • Wie aus Figur 1 ersichtlich ist, ist die herkömmliche Halbleitervorrichtung so ausgebildet, daß ein einzelnes Halbleiter-Chip in einer einzelnen Keramikkapsel oder einem einzelnen Kunststoffbauteil eingeschlossen ist.
  • Um den Aufbaumaßstab vergrößern zu können, wurde eine Lösung vorgeschlagen und auch in die Praxis umgesetzt, bei der eine Anzahl von Chips auf einem einzelnen Keramikmodul montiert ist. Diese Lösung vergrößert den Baumaßstab der Halbleiter-Chips aber um nur durch Anordnen von so viel wie möglich Halbleiter-Chips dicht beieinander auf einer einzigen Ebene. Daraus ergibt sich eine Begrenzung des Baumaßstabes oder des Integrationsmaßstabes der Halbleiter-Chips.
  • Aufgabe der Erfindung ist es, eine verbesserte Halbleitervorrichtung mit einem vergrößerten Integrationsmaßstab zu schaffen.
  • Es soll erreicht werden, daß die Länge der Verdrahtungen bzw. Leitungen gekürzt wird, so daß die Streukapazität vermindert und die Operationsgeschwindigkeit vergrößert wird.
  • Gemäß einer Weiterbildung der Erfindung soll erreicht werden, daß jedes von einer Mehrzahl von Halbleitersubstraten in einem einzelnen Bauteil getestet werden kann, wobei das Testen erleichtert und die Ausbeute von Halbleitervorrichtungen vergrößert wird.
  • Gemäß eines weiteren Aspektes der Erfindung soll die Zuverlässigkeit der Verbindung in der Halbleitervorrichtung bei gleichzeitigem Senken der Herstellungskosten vergrößert werden.
  • Insbesondere soll eine Halbleitervorrichtung geschaffen werden, deren Integrationsmaßstab vergrößert wird und die Mehrzahl von Halbleitersubstraten erhöht werden kann ohne daß der Umfang des Bauteiles dadurch beträchtlich vergrößert werden müßte.
  • Diese Aufgabe wird durch eine Halbleitervorrichtung gelöst, die gekennzeichnet ist durch eine Mehrzahl von Halbleitersubstraten, die jeweils auf wenigstens einer der Oberflächen davon gebildete Halbleitervorrichtungen aufweisen und eine Durchgangsleitung, die unabhängig von dem Halbleitersubstrat elektrisch leitend ist und sich durch das Halbleitersubstrat in der Dickenrichtung erstreckt, eine Halteeinrichtung zum Halten der Mehrzahl der Halbleitersubstrate in aufeinandergeschichteter Weise und eine Verbindungseinrichtung zum Verbinden der Mehrzahl von Halbleitersubstraten durch die Durchgangsleitungen davon.
  • In einer bevorzugten Ausführungsform der Erfindung weist die Verbindungseinrichtung Verbindungselektroden auf, die in elektrischem Kontakt mit den Durchgangsleitungen an den sich einander gegenüberliegenden Positionen auf den einander gegenüberliegenden Oberflächen von zwei benachbarten Halbleitersubstraten gebildet sind. Die Verbindungselektroden können entweder an den Stellen der Durchgangsleitungen oder an gegenüber den Durchgangsleitungen versetzten Stellen vorgesehen sein. Vorzugsweise können die Elektroden hervorstehende Verbindungselektroden umfassen, die von den Oberflächen der Halbleitersubstrate hervorstehen. Die Halteeinrichtung ist so ausgebildet, daß sie eine Mehrzahl von Halbleitersubstraten in aufeinander gestapelter Weise hält, wobei die hervorstehenden Verbindungselektroden aneinander jeweils anliegen und eine elektrische Verbindung bilden. Vorzugsweise umfassen die hervorstehenden Verbindungselektroden ein Elektrodenmaterial mit verhältnismäßig niedrigem Schmelzpunkt, und die hervorstehenden Verbindungselektroden, die aneinander anliegen, sind jeweils miteinander bei einer verhältnismäßig niedrigen Temperatur miteinander verschmolzen, um so eine elektrische Verbindung zu schaffen.
  • In Übereinstimmung mit einer Ausführungsform der Erfindung sind die Halbleitersubstrate an einem Leitungstyp und die Durchgangsleitungen sind von dem entgegengesetzten Leitungstyp, wodurch eine elektrische Leitung der Durchgangsleitungen unabhängig von dem Substrat erfolgt. In Übereinstimmung mit einer anderen Ausführungsform der Erfindung haben die Halbleitersubstrate einen gegebenen Leitfähigkeitswert und die Durchgangsleitungen einen kleineren Leitfähigkeitswert als die Halbleitersubstrate, wodurch eine elektrische Leitung der Durchgangsleitungen unabhängig vom Substrat erreicht wird.
  • Gemäß einer anderen Ausführungsform der Erfindung weisen die Halbleitersubstrate einen verdünnten Teil auf, der an dem Bereich geformt ist, an dem die Durchgangsleitung zu formen ist, und die Durchgangsleitung ist in dem Halbleitersubstrat an dem verdünnten Teil gebildet, wodurch die Länge der Durchgangsleitung in Richtung der Dicke des Materials verkürzt ist.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die Figuren. Von den Figuren zeigen: Fig. 1 eine Schnittdarstellung einer herkömmlichen Halbleitervorrichtung; Fig. 2 eine Schnittdarstellung einer Ausführungsform der erfindungsgemäßen Halbleitervorrichtung; Fig. 3 eine vergrößerte Schnittdarstellung eines Halbleitersubstrates, welches gemäß einer Ausführungsform der Erfindung hergestellt ist; Fig. 4 eine vergrößerte Schnittdarstellung eines Halbleitersubstrates gemäß einer anderen Ausführungsform der Erfindung Fig. 5 eine vergrößerte Schnittdarstellung von einem Teil einer Durchgangsleitung in einem Halbleitersubstrat gemäß einer Ausführungsform der Erfindung; Fig. 6 eine vergrößerte Schnittdarstellung einer elektrischen Verbindung einer Ausführungsform von zwei gestapelten Halbleitersubstraten gemäß der Erfindung; Fig. 7 eine vergrößerte Schnittdarstellung einer elektrischen Verbindung einer anderen Ausführungsform von zwei geschichteten bzw. gestapelten benachbarten Halbleitersubstraten gemäß der Erfindung; und Fig. 8 eine vergrößerte Schnittdarstellung ähnlich der in Figur 7, von einer weiteren Ausführungsform einer elektrischen Verbindung von zwei benachbarten Halbleitersubstraten, die übereinander geschichtet sind.
  • Figur 2 zeigt einen Schnitt durch einen Entwurf einer Ausführungsform einer Halbleitervorrichtung gemäß der Erfindung. Die in Figur 2 gezeigte Halbleitervorrichtung umfaßt eine Mehrzahl von Halbleitersubstraten 111, 112, 113, ... lein, die in Stapelweise auf einer Keramikplatte 7' angeordnet sind, wobei die Mehrzahl der Halbleitersubstrate miteinander verbunden sind durch Durchgangsleitungen 12, die gemäß der Erfindung in jedem der Halbleitersubstrate geformt sind, und durch Kontaktwarzen 13, die auf den Oberflächen der Halbleitersubstrate geformt sind und sich in elektrischem Kontakt mit den Durchgangsleitungen 12 befinden. Jedes der Halbleitersubstratelll, 112, 113, ... lln weist eine Speicherschaltung, eine Logikschaltung oder ähnliches in üblicher Weise auf. Die Keramikplatte 7' weist eine Mehrzahl von Durchgangslöchern 8 zur Verbindung nach außen in der Dickenrichtung an solchen vorbestimmten Stellen, an denen die Kontaktwarzen 13 an der unteren Oberfläche des Halbleitersubstrates 111 vorgesehen sind, auf. Äußere Leitungen 9 sind durch die oben beschriebenen Löcher 8 der Keramikplatte 7 hindurchgeführt, und Augen bzw. Anschlußflächen 10 sind an der oberen Oberfläche der Keramikplatte 7 zum Verbinden mit den jeweiligen äußeren Leitungen 9 an deren jeweiligen oberen Enden vorgesehen. Die Anordnung mit der Mehrzahl der Halbleitersubstrate 111, 112, 113, ... lln, die miteinander durch die Kontaktwarzen 13 über die Durchgangsleitungen 12 der jeweiligen Halbleitersubstrate verbunden sind, ist dann auf der Keramikplatte 7 montiert, wobei die Kontaktwarzen 13 auf der unteren Oberfläche des Halbleitersubstrates 111 elektrisch mit den Anschlußflächen 10 verbunden sind, die auf der oberen Oberfläche der Keramikplatte 7 montiert sind. Diese Zusammensetzung mit der Mehrzahl von Halbleitersubstraten und der Keramikplatte 7 sind mit einem äußeren Verpackungsbauteil 30 in der in der Halbleitertechnologie bekannten Weise eingeschlossen.
  • Figur 3 zeigt eine vergrößerte Schnittdarstellung eines der Halbleitersubstrate 111, 112, 113, ... lln, aus der ersichtlich ist, wie die Durchgangsleitungen 12 als eine Diffusionsschicht gebildet sind. Es wird zunächst insbesondere auf Figur 3 Bezug genommen. Ein Siliziumsubstrat 14 vom p-Typ (oder# t -Typ) oder n-Typ mit hohem Widerstand oder niedriger Leitfähigkeit wird hergestellt und mit einem Oxidfilm 15 wie etwa SiO2 gebildet. Dann wird der Oxidfilm 15 teilweise auf beiden Oberflächen entfernt, um Öffnungen zu bilden, an denen die oben beschriebenen Durchgangsleitungen 12 geformt werden können. Damit die Öffnungen an beiden Oberflächen zur Deckung gebracht werden, kann eine Zwei-Oberflächen-Masken-Abgleichsvorrichtung verwendet werden. Dann wird durch die Öffnungen, an denen der Oxidfilm 15 entfernt worden ist, eine Verunreinigung wie Aluminium mit verhältnismäßig großem Verteilungskoeffizienten selektiv diffundiert, so daß eine Durchgangsleitung 12 vom p-Typ geformt wird, die sich durch das Halbleitersubstrat 14 in Richtung der Tiefe von der oberen Oberfläche zu der unteren Oberfläche hin erstreckt. In dem Fall, in dem das Siliziumsubstrat 14 vom n-Typ ist, liefert die Bildung der Durchgangsleitungen von einem p-Typ in der Tiefenrichtung einen Leitungsweg, der durch Anlegen einer Spannung in Sperrichtung zwischen dem Siliziumsubstrat 14 und den Durchgangsleitungen 12 unabhängig von dem Halbleitersubstrat 14 elektrisch leitend ist.
  • In dem Fall, in dem das Siliziumsubstrat 14 vom p-Typ oder 7C -Typ ist, gibt die Bildung der Durchgangsleitungen mit p-Typ mit einem niedrigeren Widerstand oder einer größeren Leitfähigkeit auch einen elektrischen Leitungsweg, der unabhängig von dem Halbleitersubstrat 14 wegen eines niedrigeren Widerstandes oder einer höheren Leitfähigkeit der Durchgangsleitungswege im Vergleich zu dem Halbleitersubstrat 14 elektrisch leitend ist. Die Durchgangsleitungen dienen somit als Leitungsweg für die elektrische Leitung durch das Halbleitersubstrat 14 zwischen den oberen und unteren Oberflächen in Tiefenrichtung unabhängig von dem Halbleitersubstrat 14.
  • Figur 4 zeigt eine vergrößerte Schnittdarstellung einer anderen Ausführungsform des Halbleitersubstrates 14 gemäß der Erfindung. In diesem Fall, bei dem eine integrierte Schaltung beispielsweise durch n Kanal-MOS-Transistoren verwirklicht werden soll, muß das Substrat üblicherweise vom p-Typ sein. Deshalb wird in einem solchen Fall wie in Figur 4 gezeigt ein aktiver Bereich 16 als p-Typ in einem sich von den oben beschriebenen Durchgangsleitungen 12 unterscheidenden Bereich gebildet. Eine solche p-Typ Schicht kann geeignet auf dem Siliziumsubstrat 14 vom n-Typ mittels eines Ionenimplantationsprozesses einer p-Typ- Verunreinigung oder eines Diffusionsprozesses mit einer p-Typ-Verunreinigung in auf dem Gebiet der Halbleitertechnologie bekannten Art und Weise gebildet werden.
  • Figur 5 zeigt eine vergrößerte Schnittdarstellung eines Teiles der in dem Halbleitersubstrat 14 erfindungsgemäß vorgesehenen Durchgangsleitung 12. Zuerst wird eine Aluminiumelektrode 17 auf dem Diffusionsbereich, der die Durchgangsleitung 12 bildet, geformt, und dann wird darauf ein Chrom/Kupfer-Film 18 gebildet. Dann wird eine Kontaktwarze 13 aus Lötmittel oder Gold auf dem Chrom/Kupfer-Film 18 gebildet, die von der Oberfläche des Substrates 14 hervorsteht. Ferner wird auf dem Oxidfilm 15 ein Schutzfilm 19 aus Siliziumdioxid und/oder Siliziumnitrid gebildet.
  • Figur 6 zeigt eine vergrößerte Schnittdarstellung von zwei aneinandergrenzenden Halbleitersubstraten in gestapelter bzw. geschichteter Weise, bei der zur Vereinfachung die Durchgangsleitungen 12 weggelassen worden sind. Die in Figur 6 gezeigte Ausführungsform zeigt einen Fall, bei dem die Durchgangsleitungen 12 des oberen Substrates 14 und die Durchgangsleitungen 12 des unteren Halbleitersubstrates 14 in vertikaler Richtung abgeglichen sein sollen. Deshalb werden das obere und das untere Substrat 14 unter Verwendung der Zwei-Oberflächen-Abgleichvorrichtung aufeinandergepaßt, so daß die Warzenkontakte 13 des oberen Substrates 14 und die Warzenkontakte des unteren Substrates 14 jeweils miteinander abgeglichen sind. Da die Schmelztemperatur des Materials der Warzenkontakte wesentlich niedriger, sagen wir 300 bis 4000C, als die bei einem Diffusionsprozeß verwendete Temperatur ist, können die Warzenkontakte 13 der oberen und unteren Substrate 14 miteinander mittels eines Erwärmungsprozesses bei einer solchen niedrigen Temperatur verschmolzen werden, ohne daß die in den Substraten 14 enthaltenen Halbleitereinrichtungen beeinflußt werden würden. So wird eine Mehrzahl von Halbleitersubstraten 14 integral durch Verbinden miteinander über die Warzenkontakte 13, die wiederum mit den Durchgangsleitungen 12 der jeweiligen Halbleitersubstrate 14 verbunden sind, geschaffen.
  • Figur 7 zeigt eine vergrößerte Schnittdarstellung einer anderen Ausführungsform eines Teiles der Warzenkontakte 13 und der Durchgangsleitungen 12 von zwei benachbarten Halbleitersubstraten 14 in gestapelter Form. Gemäß der in Figur 7 gezeigten Ausführungsform sind wiederum die Durchgangsleitungen 12 und die Warzenkontakte 13 in vertikal abgeglichener Position vorgesehen. Die in Figur 7 gezeigte Ausführungsform unterscheidet sich von der in Figur 6 gezeigten Ausführungsform aber insofern, als die rückwärtige Oberfläche des Halbleitersubstrates 14 zum Bilden eines verdünnten Bereiches geätzt ist und die Durchgangsleitungen 12 und die Warzenkontakte 13 dann in den oben beschriebenen verdünnten Teilen gebildet sind. Als Ergebnis davon wird die Länge der Durchgangsleitungen 12 in der Dickenrichtung verkürzt, und entsprechend kann eine laterale bzw. seitliche Diffusion von den Durchgangsleitungen 12 verkleinert werden. In einem solchen Fall kann, da die Länge der Durchgangsleitungen 12 in Dickenrichtung klein ist, eine n-Typ-Verunreinigung mit verhältnismäßig kleinem Diffusionskoeffizienten wie etwa Phosphor oder Arsenid Ionen-implantiert oder durch thermische Diffusion in ein p-Typ-Siliziumsubstrat gebracht werden, um so Durchgangsleitungen 12 zu bilden. In dem Fall der in Figur 7 gezeigten Ausführungsform werden die wiederum aus Lötmetall oder Gold gebildeten Warzenkontakte 13 wiederum auf den oberen und unteren Oberflächen der Durchgangsleitungen 12 gebildet, in derselben Weise wie in Figur 5 gezeigt, mit Ausnahme einer unterschiedlichen vertikalen Länge der jeweiligen hervorstehenden Warzenkontakte 13, und dann werden die oberen und unteren Siliziumsubstrate 14 in derselben Weise wie vorher beschrieben elektrisch miteinander verbunden. Beim Bilden der Durchgangsleitungen 12 kann die Diffusion in einem elektrischen Feld angewendet werden, um eine seitliche Expansion in einem Diffusionsprozeß zu beschränken, so daß die Diffusion in vertikaler Richtung im Vergleich zu einer lateralen Diffusion beschleunigt wird.
  • Figur 8 zeigt eine Darstellung ähnlich der in Figur 7 von einer vergrößerten Schnittdarstellung einer weiteren Ausführungsform eines Teiles durch Durchgangsleitungen 12 und die Warzenkontakte 13 von zwei gestapelten benachbarten Halbleitersubstraten 14, bei der eine elektrische Verbindung zwischen oberen und unteren Halbleitersubstraten 14 an einer Stelle gemacht ist, die versetzt ist gegenüber der Position der in dem oberen Halbleitersubstrat 14 geformten Durchgangsleitung 12. Die in Figur 8 gezeigte Ausführungsform unterscheidet sich gegenüber der in Figur 7 gezeigten Ausführungsform insbesondere dadurch, daß die untere Kontaktwarze 13 des oberen Halbleitersubstrates an einer Stelle gebildet ist, die, wie in Figur 8 gezeigt, nach links versetzt ist gegenüber der Position der Durchgangsleitung 12 des oberen Halbleitersubstrates 14, und daß zu diesem Zweck die Aluminiumelektrode 17 und der Chrom/Kupfer-Film 18 von der Position der Durchgangsleitung des oberen Halbleitersubstrates 14 bis zu der versetzten Position verlängert bzw. ausgedehnt worden sind. Die oberen Warzenkontakte 13 und die Durchgangsleitung 12 des unteren Halbleitersubstrates 14 sind entsprechend so positioniert, daß sie der oben beschriebenen versetzten Position gegenüberliegen. Die anderen Positionen der in Figur 8 gezeigten Ausführungsform stimmen im wesentlichen mit der in Figur 7 gezeigten Ausführungsform überein, so daß auf die Beschreibung weiterer Einzelheiten verzichtet werden kann.
  • Wie sich aus obiger Beschreibung ergibt, wird durch Bilden einer Durchgangsleitung in jedem von einer Mehrzahl von Halbleitersubstraten, die sich in der Dickenrichtung durch das Substrat erstreckt, zum Bilden einer Durchgangsleitung durch die Dicke des Substrates und zum elektrischen Leiten unabhängig von dem Substrat, durch das Halten einer Mehrzahl von diesen Substraten in gestapelter bzw. geschichteter Weise und durch Verbinden der Mehrzahl der Substrate über die Durchgangsleitungen eine Halbleitervorrichtung mit einer Mehrzahl von in gestapelter Weise angeordneten und miteinander verbundenen Halbleiterelementen geschaffen.
  • Jedes der Halbleiterelemente kann eine Speicherschaltung, eine Logikschaltung oder ähnliches aufweisen. Die Erfindung kann auch bei einem Verbindungshalbleiter wie einem Galliumarsenid Anwendung finden.
  • Leerseite

Claims (9)

  1. Halbleitervorrichtung PATENTANSPRÜCHE Halbleitervorrichtung, gekennzeichnet durch eine Mehrzahl von Halbleitersubstraten (111, 112, ..., lein) die jeweils von einem Leitungstyp mit einem vorgegebenen Wert der Leitfähigkeit sind und eine auf wenigstens einer ihrer Oberflächen gebildete Halbleitereinrichtung und eine sich als durch das Substrat (14) in dessen Dickenrichtung hindurcherstreckende Diffusionsschicht gebildete Durchgangsleitung (12) aufweisen, wobei sich die Durchgangsleitu#ng (12) von dem Halbleitersubstrat (14) wenigstens bezüglich eines der Merkmale des Leitungstyps und des Leitfähigkeitswertes zum Bilden eines unabhängig von dem Halbleitersubstrat (14) elektrisch leitenden Leitungsweges unterscheidet, eine Halteeinrichtung zum Halten der Mehrzahl von Halbleitersubstraten (111, 112, ..., lln) in gestapelter Weise, und eine Verbindungseinrichtung (13) zum Verbinden der Mehrzahl von Halbleitersubstraten (111, 112, ..., lein) über die Durchgangsleitungen (12).
  2. 2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Verbindungseinrichtung Verbindungselektroden (13) aufweist, die in elektrischem Kontakt mit den Durchgangsleitungen (12) verbunden sind an aneinander gegenüberliegenden Stellen auf den gegenüberliegenden Oberflächen von jeweils zwei benachbarten Halbleitersubstraten.
  3. 3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Verbindungseinrichtung an der Stelle der Durchgangsleitung (12) geformte Verbindungselektroden (13) aufweist.
  4. 4. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die von der Verbindungseinrichtung umfaßten Verbindungselektroden (13) an einer gegenüber der Verbindungsleitung (12) versetzten Position gebildet sind.
  5. 5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Verbindungselektroden (13) von den Oberflächen der Halbleitersubstrate hervorstehende Verbindungselektroden aufweisen, daß die Halteeinrichtung die Mehrzahl von Halbleitersubstraten in einer gestapelten Weise mit den hervorstehenden Verbindungselektroden jeweils aneinander anliegend zum Bilden einer mechanischen und elektrischen Verbindung halten.
  6. 6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die hervortretenden Verbindungselektroden (13) ein Elektrodenmaterial von verhältnismäßig niedrigem Schmelzpunkt aufweisen und daß die hervortretenden und aneinander angrenzenden Verbindungselektroden bei dieser verhältnismäßig niedrigen Temperatur zum Herstellen einer mechanischen und elektrischen Verbindung miteinander verschmolzen sind.
  7. 7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Durchgangsleitung (12) vom entgegengesetzten Leitungstyp ist.
  8. 8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Durchgangsleitung (12) einen kleineren Leitfähigkeitswert als das Halbleitersubstrat (14) aufweist.
  9. 9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß das Halbleitersubstrat (14) einen verdünnten Teil in dem Bereich, in dem die Durchgangsleitung (12) gebildet ist, aufweist, und daß die in dem Halbleitersubstrat (14) gebildete Durchgangsleitung (12) in dem verdünnten Teil geformt ist, wodurch die Länge der Durchgangsleitung (12) in der dicken Richtung verkürzt ist.
DE19823233195 1981-09-08 1982-09-07 Halbleitervorrichtung Withdrawn DE3233195A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56141985A JPS5843554A (ja) 1981-09-08 1981-09-08 半導体装置

Publications (1)

Publication Number Publication Date
DE3233195A1 true DE3233195A1 (de) 1983-03-17

Family

ID=15304710

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19823233195 Withdrawn DE3233195A1 (de) 1981-09-08 1982-09-07 Halbleitervorrichtung

Country Status (2)

Country Link
JP (1) JPS5843554A (de)
DE (1) DE3233195A1 (de)

Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1985005733A1 (en) * 1984-05-30 1985-12-19 Motorola, Inc. High density ic module assembly
EP0238089A2 (de) * 1986-03-20 1987-09-23 Fujitsu Limited Dreidimensionale integrierte Schaltung und deren Herstellungsverfahren
US4722914A (en) * 1984-05-30 1988-02-02 Motorola Inc. Method of making a high density IC module assembly
EP0314437A1 (de) * 1987-10-28 1989-05-03 Laser Dynamics, Inc. Halbleiterkristallplättchen-Stapel
US4991000A (en) * 1989-08-31 1991-02-05 Bone Robert L Vertically interconnected integrated circuit chip system
US5032896A (en) * 1989-08-31 1991-07-16 Hughes Aircraft Company 3-D integrated circuit assembly employing discrete chips
US5089880A (en) * 1989-06-07 1992-02-18 Amdahl Corporation Pressurized interconnection system for semiconductor chips
WO1992003848A2 (en) * 1990-08-28 1992-03-05 Lsi Logic Europe Plc Stacking of integrated circuits
US5202754A (en) * 1991-09-13 1993-04-13 International Business Machines Corporation Three-dimensional multichip packages and methods of fabrication
US5340771A (en) * 1993-03-18 1994-08-23 Lsi Logic Corporation Techniques for providing high I/O count connections to semiconductor dies
US5391917A (en) * 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
DE4410947C1 (de) * 1994-03-29 1995-06-01 Siemens Ag Halbleiterbauelement für vertikale Integration und Herstellungsverfahren
EP0773436A2 (de) * 1995-11-13 1997-05-14 Rockwell International Corporation Suspendierte Mikrostrukturen
US5847448A (en) * 1990-12-11 1998-12-08 Thomson-Csf Method and device for interconnecting integrated circuits in three dimensions
US6096576A (en) * 1997-09-02 2000-08-01 Silicon Light Machines Method of producing an electrical interface to an integrated circuit device having high density I/O count
US6424048B1 (en) 1998-12-16 2002-07-23 Seiko Epson Corporation Semiconductor chip, semiconductor device, circuit board and electronic equipment and production methods for them
EP1233444A3 (de) * 1992-04-08 2002-12-11 LEEDY, Glenn J. Herstellung integrierter Schaltungen auf einer isolierenden Dielektrimembran
EP1296374A1 (de) * 2001-09-14 2003-03-26 STMicroelectronics S.r.l. Verfahren, um in mehreren unterschiedlichen Substraten integrierte Mikrosysteme zu bonden und elektrisch zu verbinden
US6683373B1 (en) * 1999-08-02 2004-01-27 Alcatel Method of modifying connecting leads and thinning bases of encapsulated modular electronic components to obtain a high-density module, and a module obtained thereby
US6712480B1 (en) 2002-09-27 2004-03-30 Silicon Light Machines Controlled curvature of stressed micro-structures
US6767751B2 (en) 2002-05-28 2004-07-27 Silicon Light Machines, Inc. Integrated driver process flow
US6782205B2 (en) 2001-06-25 2004-08-24 Silicon Light Machines Method and apparatus for dynamic equalization in wavelength division multiplexing
US6785001B2 (en) 2001-08-21 2004-08-31 Silicon Light Machines, Inc. Method and apparatus for measuring wavelength jitter of light signal
US6801354B1 (en) 2002-08-20 2004-10-05 Silicon Light Machines, Inc. 2-D diffraction grating for substantially eliminating polarization dependent losses
US6800238B1 (en) 2002-01-15 2004-10-05 Silicon Light Machines, Inc. Method for domain patterning in low coercive field ferroelectrics
US6806997B1 (en) 2003-02-28 2004-10-19 Silicon Light Machines, Inc. Patterned diffractive light modulator ribbon for PDL reduction
US6813059B2 (en) 2002-06-28 2004-11-02 Silicon Light Machines, Inc. Reduced formation of asperities in contact micro-structures
US6829092B2 (en) 2001-08-15 2004-12-07 Silicon Light Machines, Inc. Blazed grating light valve
US6829077B1 (en) 2003-02-28 2004-12-07 Silicon Light Machines, Inc. Diffractive light modulator with dynamically rotatable diffraction plane
US6839479B2 (en) 2002-05-29 2005-01-04 Silicon Light Machines Corporation Optical switch
US7046420B1 (en) 2003-02-28 2006-05-16 Silicon Light Machines Corporation MEM micro-structures and methods of making the same
US7705466B2 (en) 1997-04-04 2010-04-27 Elm Technology Corporation Three dimensional multi layer memory and control logic integrated circuit structure
US8080442B2 (en) 2002-08-08 2011-12-20 Elm Technology Corporation Vertical system integration

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59224143A (ja) * 1983-06-03 1984-12-17 Agency Of Ind Science & Technol 半導体装置の製造方法
US4807021A (en) * 1986-03-10 1989-02-21 Kabushiki Kaisha Toshiba Semiconductor device having stacking structure
JPS62216258A (ja) * 1986-03-17 1987-09-22 Agency Of Ind Science & Technol 三次元組立集積回路
US5504035A (en) * 1989-08-28 1996-04-02 Lsi Logic Corporation Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate
WO1996013062A1 (en) * 1994-10-19 1996-05-02 Ceram Incorporated Apparatus and method of manufacturing stacked wafer array
US5841197A (en) * 1994-11-18 1998-11-24 Adamic, Jr.; Fred W. Inverted dielectric isolation process
US6124179A (en) * 1996-09-05 2000-09-26 Adamic, Jr.; Fred W. Inverted dielectric isolation process
JP3629902B2 (ja) * 1997-06-30 2005-03-16 沖電気工業株式会社 半導体素子の配線構造およびその製造方法
US5888853A (en) * 1997-08-01 1999-03-30 Advanced Micro Devices, Inc. Integrated circuit including a graded grain structure for enhanced transistor formation and fabrication method thereof
US5949092A (en) * 1997-08-01 1999-09-07 Advanced Micro Devices, Inc. Ultra-high-density pass gate using dual stacked transistors having a gate structure with planarized upper surface in relation to interlayer insulator
US6069398A (en) * 1997-08-01 2000-05-30 Advanced Micro Devices, Inc. Thin film resistor and fabrication method thereof
US5898189A (en) * 1997-08-04 1999-04-27 Advanced Micro Devices, Inc. Integrated circuit including an oxide-isolated localized substrate and a standard silicon substrate and fabrication method
JP4497147B2 (ja) * 1998-12-16 2010-07-07 セイコーエプソン株式会社 半導体チップの製造方法、半導体装置の製造方法、回路基板の製造方法及び電子機器の製造方法
JP3778256B2 (ja) 2000-02-28 2006-05-24 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1111438A (en) * 1964-12-28 1968-04-24 Ibm Electrical connection through a body of semiconductor material
GB1254795A (en) * 1968-07-05 1971-11-24 Ibm Electrical connector assembly

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5129554B2 (de) * 1972-08-11 1976-08-26
JPS5336184A (en) * 1976-09-16 1978-04-04 Seiko Epson Corp Semiconductor integrated circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1111438A (en) * 1964-12-28 1968-04-24 Ibm Electrical connection through a body of semiconductor material
GB1254795A (en) * 1968-07-05 1971-11-24 Ibm Electrical connector assembly

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
DE-Z: Elektronik-Anzeiger, 9. Jg., 1977, Nr.9, S.36-39 *
US-Z: IBM Technical Disclosure Bulletin, Vol.16, Nr.1, Juni 1973, S.38 *
US-Z: IBM Technical Disclosure Bulletin, Vol.18, No.10, März 1976, S.3478 *

Cited By (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1985005733A1 (en) * 1984-05-30 1985-12-19 Motorola, Inc. High density ic module assembly
US4722914A (en) * 1984-05-30 1988-02-02 Motorola Inc. Method of making a high density IC module assembly
EP0238089A2 (de) * 1986-03-20 1987-09-23 Fujitsu Limited Dreidimensionale integrierte Schaltung und deren Herstellungsverfahren
EP0238089A3 (en) * 1986-03-20 1987-11-11 Fujitsu Limited Three-dimensional integrated circuit and manufacturing method therefor
US4939568A (en) * 1986-03-20 1990-07-03 Fujitsu Limited Three-dimensional integrated circuit and manufacturing method thereof
EP0314437A1 (de) * 1987-10-28 1989-05-03 Laser Dynamics, Inc. Halbleiterkristallplättchen-Stapel
US5089880A (en) * 1989-06-07 1992-02-18 Amdahl Corporation Pressurized interconnection system for semiconductor chips
US4991000A (en) * 1989-08-31 1991-02-05 Bone Robert L Vertically interconnected integrated circuit chip system
US5032896A (en) * 1989-08-31 1991-07-16 Hughes Aircraft Company 3-D integrated circuit assembly employing discrete chips
WO1992003848A3 (en) * 1990-08-28 1992-07-23 Lsi Logic Europ Stacking of integrated circuits
WO1992003848A2 (en) * 1990-08-28 1992-03-05 Lsi Logic Europe Plc Stacking of integrated circuits
US5847448A (en) * 1990-12-11 1998-12-08 Thomson-Csf Method and device for interconnecting integrated circuits in three dimensions
US5202754A (en) * 1991-09-13 1993-04-13 International Business Machines Corporation Three-dimensional multichip packages and methods of fabrication
EP1233444A3 (de) * 1992-04-08 2002-12-11 LEEDY, Glenn J. Herstellung integrierter Schaltungen auf einer isolierenden Dielektrimembran
US7911012B2 (en) 1992-04-08 2011-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Flexible and elastic dielectric integrated circuit
US7820469B2 (en) 1992-04-08 2010-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Stress-controlled dielectric integrated circuit
US7763948B2 (en) 1992-04-08 2010-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Flexible and elastic dielectric integrated circuit
US7670893B2 (en) 1992-04-08 2010-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Membrane IC fabrication
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
US5340771A (en) * 1993-03-18 1994-08-23 Lsi Logic Corporation Techniques for providing high I/O count connections to semiconductor dies
US5391917A (en) * 1993-05-10 1995-02-21 International Business Machines Corporation Multiprocessor module packaging
DE4410947C1 (de) * 1994-03-29 1995-06-01 Siemens Ag Halbleiterbauelement für vertikale Integration und Herstellungsverfahren
US5930596A (en) * 1994-03-29 1999-07-27 Siemens Aktiengesellschaft Semiconductor component for vertical integration and manufacturing method
EP0773436A3 (de) * 1995-11-13 2000-05-31 Rockwell International Corporation Suspendierte Mikrostrukturen
EP0773436A2 (de) * 1995-11-13 1997-05-14 Rockwell International Corporation Suspendierte Mikrostrukturen
US8318538B2 (en) 1997-04-04 2012-11-27 Elm Technology Corp. Three dimensional structure memory
US8796862B2 (en) 1997-04-04 2014-08-05 Glenn J Leedy Three dimensional memory structure
US9401183B2 (en) 1997-04-04 2016-07-26 Glenn J. Leedy Stacked integrated memory device
US8035233B2 (en) 1997-04-04 2011-10-11 Elm Technology Corporation Adjacent substantially flexible substrates having integrated circuits that are bonded together by non-polymeric layer
US8933570B2 (en) 1997-04-04 2015-01-13 Elm Technology Corp. Three dimensional structure memory
US8928119B2 (en) 1997-04-04 2015-01-06 Glenn J. Leedy Three dimensional structure memory
US8907499B2 (en) 1997-04-04 2014-12-09 Glenn J Leedy Three dimensional structure memory
US8841778B2 (en) 1997-04-04 2014-09-23 Glenn J Leedy Three dimensional memory structure
US8824159B2 (en) 1997-04-04 2014-09-02 Glenn J. Leedy Three dimensional structure memory
US7705466B2 (en) 1997-04-04 2010-04-27 Elm Technology Corporation Three dimensional multi layer memory and control logic integrated circuit structure
US8629542B2 (en) 1997-04-04 2014-01-14 Glenn J. Leedy Three dimensional structure memory
US8410617B2 (en) 1997-04-04 2013-04-02 Elm Technology Three dimensional structure memory
US8288206B2 (en) 1997-04-04 2012-10-16 Elm Technology Corp Three dimensional structure memory
US6452260B1 (en) 1997-09-02 2002-09-17 Silicon Light Machines Electrical interface to integrated circuit device having high density I/O count
US6096576A (en) * 1997-09-02 2000-08-01 Silicon Light Machines Method of producing an electrical interface to an integrated circuit device having high density I/O count
US6424048B1 (en) 1998-12-16 2002-07-23 Seiko Epson Corporation Semiconductor chip, semiconductor device, circuit board and electronic equipment and production methods for them
US6683373B1 (en) * 1999-08-02 2004-01-27 Alcatel Method of modifying connecting leads and thinning bases of encapsulated modular electronic components to obtain a high-density module, and a module obtained thereby
US6782205B2 (en) 2001-06-25 2004-08-24 Silicon Light Machines Method and apparatus for dynamic equalization in wavelength division multiplexing
US6829092B2 (en) 2001-08-15 2004-12-07 Silicon Light Machines, Inc. Blazed grating light valve
US6785001B2 (en) 2001-08-21 2004-08-31 Silicon Light Machines, Inc. Method and apparatus for measuring wavelength jitter of light signal
EP1296374A1 (de) * 2001-09-14 2003-03-26 STMicroelectronics S.r.l. Verfahren, um in mehreren unterschiedlichen Substraten integrierte Mikrosysteme zu bonden und elektrisch zu verbinden
US7595223B2 (en) 2001-09-14 2009-09-29 Stmicroelectronics S.R.L. Process for bonding and electrically connecting microsystems integrated in several distinct substrates
US6800238B1 (en) 2002-01-15 2004-10-05 Silicon Light Machines, Inc. Method for domain patterning in low coercive field ferroelectrics
US6767751B2 (en) 2002-05-28 2004-07-27 Silicon Light Machines, Inc. Integrated driver process flow
US6839479B2 (en) 2002-05-29 2005-01-04 Silicon Light Machines Corporation Optical switch
US6813059B2 (en) 2002-06-28 2004-11-02 Silicon Light Machines, Inc. Reduced formation of asperities in contact micro-structures
US8587102B2 (en) 2002-08-08 2013-11-19 Glenn J Leedy Vertical system integration
US8269327B2 (en) 2002-08-08 2012-09-18 Glenn J Leedy Vertical system integration
US8080442B2 (en) 2002-08-08 2011-12-20 Elm Technology Corporation Vertical system integration
US6801354B1 (en) 2002-08-20 2004-10-05 Silicon Light Machines, Inc. 2-D diffraction grating for substantially eliminating polarization dependent losses
US6712480B1 (en) 2002-09-27 2004-03-30 Silicon Light Machines Controlled curvature of stressed micro-structures
US6829077B1 (en) 2003-02-28 2004-12-07 Silicon Light Machines, Inc. Diffractive light modulator with dynamically rotatable diffraction plane
US6806997B1 (en) 2003-02-28 2004-10-19 Silicon Light Machines, Inc. Patterned diffractive light modulator ribbon for PDL reduction
US7046420B1 (en) 2003-02-28 2006-05-16 Silicon Light Machines Corporation MEM micro-structures and methods of making the same

Also Published As

Publication number Publication date
JPS5843554A (ja) 1983-03-14

Similar Documents

Publication Publication Date Title
DE3233195A1 (de) Halbleitervorrichtung
DE10323238B4 (de) Leistungselement, welches einen großen elektrischen Strom durchlässt
DE10231385B4 (de) Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
DE102006008632B4 (de) Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE10259221B4 (de) Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
DE1933731A1 (de) Verbindungselemente fuer Halbleiterschaltungselemente und integrierte Schaltungsanordnungen
DE102004055215A1 (de) Versetzt gebondete Mehrchip-Halbleitervorrichtung
DE2910959C2 (de) Leistungs-Halbleiterbauelement mit einer Ausgleichsplatte
WO2005091366A2 (de) Halbleitermodul mit einem kopplungssubstrat und verfahren zur herstellung desselben
DE19747105A1 (de) Bauelement mit gestapelten Halbleiterchips
DE3940539C2 (de) Halbleiterspeichervorrichtung und Verfahren zur Herstellung einer Halbleiterspeichervorrichtung
DE10142119B4 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE102014101074A1 (de) Durchkontaktierungen und Verfahren zu ihrer Ausbildung
DE112019007709T5 (de) Halbleitervorrichtung
DE19954895C2 (de) Anordnung zur elektrischen Verbindung zwischen Chips in einer dreidimensional ausgeführten Schaltung
DE3821405C2 (de)
DE3930622A1 (de) Statischer ram
DE19821916A1 (de) Gehäusekonstruktion einer Halbleitereinrichtung
DE3917303C2 (de)
DE19749539A1 (de) Halbleiterbaustein
DE4126775A1 (de) Verbindungsstruktur eines halbleiterbauelements und verfahren zu ihrer herstellung
DE102012014428B4 (de) Verfahren zum herstellen eines kontaktanschlusses und integrierter schaltungs-chip
DE10057806B4 (de) Ferroelektrische Speicheranordnung und Verfahren zu ihrer Herstellung
DE3343030A1 (de) Doppelgate-hochleistungsfeldeffekttransistor
DE4214102C2 (de) Multichip-Halbleiterbaustein

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8139 Disposal/non-payment of the annual fee