DE102004055215A1 - Versetzt gebondete Mehrchip-Halbleitervorrichtung - Google Patents

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DE102004055215A1
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semiconductor
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Masaya Kawasaki Kawano
Satoshi Kawasaki Matsui
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Renesas Electronics Corp
Original Assignee
NEC Electronics Corp
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Publication date
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Abstract

Die vorliegende Erfindung hat das Ziel, einen unteren Chip und einen oberen Chip mittels Bumps in sehr zuverlässiger Art und Weise zu bonden, wobei eine ausreichende Fläche für einen externen Verbindungsanschlussbereich sichergestellt ist, indem der obere Chip gegenüber dem unteren Chip versetzt ist. Das Substrat 2 hat an einer Oberfläche Bumps 1 angeordnet und hat an seiner anderen Oberfläche einen ersten Chip 3 montiert. Ein zweiter Chip 4 ist mit dem ersten Chip 3 durch Bumps 5, 6 gebondet, wobei der zweite Chip 4 gegenüber dem ersten Chip 3 parallel versetzt ist. Im gebondeten Zustand des ersten Chips 3 und des zweiten Chips 4 überlappen ein Teil des ersten Chips 3 und ein Teil des zweiten Chips 4 einander, ohne dass ihre Mittelpunkte fluchten. Der Schwerpunkt des zweiten Chips 4 fällt in einen Bereich, der von den am weitesten außen liegenden Bumps zwischen dem ersten Chip 3 und dem zweiten Chip 4 umgeben ist.

Description

  • Die vorliegende Erfindung basiert auf den japanischen Patentanmeldungen Nr. 2003-400105 und Nr. 2004-317903, deren Inhalte hier als Bezugnahme enthalten sind.
  • OFFENBARUNG DER ERFINDUNG
  • Erfindungsgebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einer Montageeinheit, die Halbleiterelemente aufweist (im Nachfolgenden als "Chips" bezeichnet), welche an den einzelnen Flächen Elektroden ausgebildet haben, die so gebondet sind, dass sie zueinander versetzt sind und so gebondet sind, dass sie deren Oberflächen gegenüber liegen und insbesondere eine versetzt gebondete Mehrchip-Halbleitervorrichtung, bei der zwei oder mehr Halbleiterelemente gestapelt und gebondet sind.
  • Um sowohl Kosten als auch Größe der integrierten Halbleiterschaltungsvorrichtung zu reduzieren, ist eine COC (Chip auf Chip) -Halbleitervorrichtung vorgeschlagen worden, bei der zwei LSI-Chips miteinander, basierend auf dem Gesicht-nach-unten-Bondierstil miteinander bondiert sind, um dadurch eine Montageeinheit zu bilden.
  • Eine herkömmliche Konfiguration der COC-Halbleitervorrichtung ist in der 16 gezeigt. Die in der Zeichnung gezeigte Halbleitervorrichtung hat einen ersten LSI-Chip 51 und einen zweiten LSI-Chip 52 auf diesem montiert. Auf der Hauptfläche des ersten LSI-Chips 51, auf welcher Schaltungen ausgebildet sind, sind auch interne Elektroden 53 und externe Elektroden 54 ausgebildet. Auf der Hauptfläche des zweiten LSI-Chips 52, auf welcher Schaltungen ausgebildet sind, sind auch Bumps 55 ausgebildet. Der erste LSI-Chip 51 und der zweite LSI-Chip 52 sind basierend auf dem Gesicht-nach-unten-Bondierstil in einer solchen Form gebondet, dass die internen Elektroden 53 und die Bumps 55 verbunden sind. Zwischen dem ersten LSI-Chip 51 und dem zweiten LSI-Chip 52 ist ein isolierendes Kunstharz 56 eingefüllt. Der erste LSI-Chip 51 ist an einer Leiterplatte 60 eines Leiterrahmens 57 festgelötet. Die externen Elektroden 54 des ersten LSI-Chips 51 und die inneren Leiter 58 des Leiterrahmens 57 werden durch Bondierdrähte 59, die aus dünnen Metalldrähten bestehen, elektrisch miteinander verbunden. Der erste LSI-Chip 51, der zweite LSI-Chip 52, die Formplatte 60, die inneren Leiter 58 und die Bondierdrähte 59 werden in ein Gießharz 61 eingegossen.
  • Bei der vorstehenden Konfiguration der Halbleitervorrichtung ist es unmöglich gemacht, die Halbleitervorrichtung durch die externen Elektroden 54, die mit den Innenleitern 58 des Leiterrahmens 57 verbunden sind, an dem ersten LSI-Chip 51 anzuordnen, wenn die geometrischen Größen des zweiten LSI-Chips 52 und des ersten LSI-Chips 51 weitgehend gleich sind oder wenn der zweite LSI-Chip 52 eine solche größere geometrische Abmessung hat, dass er die geometrische Größe des darunter angeordneten ersten LSI-Chips 51 überragt.
  • Die COC-Halbleitervorrichtung ist häufig durch Kombinieren von Chips unterschiedlicher Funktionen konfiguriert, so dass die oberen und unteren Chips eine Logik bzw. ein Speicher sind. Für einen beispielhaften Fall, bei dem der obere zweite LSI-Chip ein Speicherchip ist, wird die geometrische Abmessung des Chips mit dem Ansteigen der Speicherkapazität in Zukunft größer werden. Andererseits kann für einen anderen beispielhaften Fall, bei dem der erste untere LSI-Chip ein Logik-Chip ist, die Feinherstellung der Schaltungen die geometrische Größe verringern. Daraus folgt, dass die geometrische Größe des Speicherchips größer als die geometrische Größe des Logik-Chips wird.
  • In dem vorstehend beschriebenen Fall steht die Hauptchip-Oberfläche des unteren ersten LSI-Chips nicht an der Außenseite des oberen zweiten LSI-Chips vor und dadurch ist es unmöglich, die externen Verbindungsanschlüsse, die eine Außen-Schnittstelle bilden, am Umfangsteil der Hauptchip-Oberfläche anzuordnen. Anders ausgedrückt, bei der in der 16 gezeigten Konfiguration ist es schwierig, die externen Elektroden 54 des LSI-Chips 51 und die inneren Leiter 58 des Leiterrahmens 57 durch die Bondierdrähte 59 zu verbinden.
  • Es sind zahlreiche Vorschläge zum Zweck der Erzeugung eines freiliegenden Teils gemacht worden (im Nachfolgenden als "externe Verbindungsanschlussregion" bezeichnet), an welchem die externen Verbindungsanschlüsse angeordnet sind. In der japanischen offengelegten Patentveröffentlichung Nr. 10-256472 sind beispielsweise die oberen und unteren Chips durch Drehung zueinander verschoben und dadurch ist die Hauptchipoberfläche an dem Eckteil des unteren Chips gegenüber dem Außenumfang des oberen Chips freigelegt.
  • Die japanische offengelegte Patentveröffentlichung Nr. 2003-68975 schlägt eine Konfiguration von oberen und unteren gestapelten Chips vor, bei der das Ziel ist, eine größere Fläche für die externe Verbindungsanschlussregion sicherzustellen, wobei ein Endteil des unteren Chips so verschoben ist, dass er über eine der vier Kanten des oberen Chips hinausgeht. Dieses Dokument schlägt auch eine Halbleitervorrichtung vor, bei der der obere Chip und der untere Chip in diagonaler Richtung zueinander verschoben sind.
  • Das Verfahren, das in der japanischen offengelegten Patentveröffentlichung 10-256472 beschrieben ist, bei dem ein Chip gedreht und dadurch gegenüber dem anderen Chip so verschoben ist, dass der Eckteil des unteren Chips freiliegen kann, während die Mittelpunkte der oberen und unteren Chips übereinstimmend gehalten werden und bei dem der freigelegte Teil als die externe Verbindungsanschlussregion verwendet wird, erlaubt jedoch nur eine begrenzte Anzahl von Elektroden, die in dieser angeordnet sind.
  • Bei dem in der japanischen offengelegten Patentveröffentlichung Nr. 2003-68975 beschrieben Verfahren erringt die Situation einen Vorteil, bei dem der obere Chip und der untere Chip parallel zueinander so verschoben sind, dass die Übereinstimmung der Mittelpunkte der beiden vermieden wird, um dadurch eine größere Fläche für die externe Verbindungsanschlussregion sicherzustellen.
  • Das Verschieben der oberen und unteren Chips auf diese Art und Weise führt jedoch zu einem Fall wie in der 17 gezeigt, bei dem der Schwerpunkt G eines oberen Chips 61 aus einem Bereich fällt, der von den obersten Bumps zwischen dem oberen Chip 61 und einem unteren Chip 62 umgeben ist. Dies erzeugt eine Dehnungsbeanspruchung (in der 17 durch einen ausgefüllten Pfeil angegeben) an den unter Last stehenden Pfeilen 63 (in der 17 durch Umrisspfeile angegeben), die von oben durch den oberen Chip 61 ausgeübt wird. Die Belastung kann zu einem Brechen der Bumps 63 zwischen den oberen und unteren Chips führen, wodurch die Bondierungszuverlässigkeit verschlechtert wird.
    •
  • Daher steigert die Situation die Nachfrage nach einer COC-Halbleitervorrichtung, bei der die oberen und unteren Chips durch die Bumps bondiert sind, indem der obere Chip gegenüber dem unteren Chip versetzt ist, um die Übereinstimmung seiner beiden Mittelpunkte zu vermeiden, um dadurch eine hoch zuverlässige Bondierung der Chips sicherzustellen, während eine ausreichende Fläche für die externe Verbindungsanschluss-Region sichergestellt wird.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß der vorliegenden Erfindung ist eine Halbleitervorrichtung geschaffen mit einem ersten Halbleiterelement und einem zweiten Halbleiterelement, das auf dieses gestapelt ist, ohne dass die Mittelpunkte der beiden fluchten, und die an dem ersten Halbleiterelement ausgebildeten Elektroden durch Bumps mit den Elektroden verbunden sind, die an dem zweiten Halbleiterelement in dem überlappten Bereich ausgebildet sind, wobei der Schwerpunkt des zweiten Halbleiterelementes in eine erste Bump-Fläche fällt, die von den am weitesten außen liegenden Bumps derjenigen Bumps umgeben ist, mit welchen das erste Halbleiterelement und das zweite Halbleiterelement gebondet ist.
  • Gemäß dieser Konfiguration kann die Last des oberen, zweiten Halbleiterelementes nur als eine Presskraft wirken, welche die Bumps zwischen dem ersten Halbleiterelement und dem zweiten Halbleiterelement zusammenpresst, und übt niemals eine Zugkraft auf die Bumps aus. Für den Fall, bei dem das obere, zweite Halbleiterelement bezogen auf das untere erste Halbleiterelement versetzt ist, um dadurch den externen Verbindungsanschlussbereich auf dem ersten Halbleiterelement zu erzeugen, macht diese Konfiguration es möglich, eine hohe Zuverlässigkeit der Bondierung durch die Bumps zwischen dem ersten Halbleiterelement und dem zweiten Halbleiterelement zu erhalten.
  • In der so gestalteten Halbleitervorrichtung stimmen der Mittelpunkt der ersten Bump-Fläche und der Schwerpunkt des zweiten Halbleiterelementes vorzugsweise überein. Gemäß dieser Konfiguration wird die Presskraft auf die Bumps ausgeübt, ohne dass diese bezogen auf die Umfangsrichtung um den Schwerpunkt des zweiten Halbleiterelementes vorgespannt sind, und dadurch wird es möglich, die Bondierzuverlässigkeit weiter anzuheben.
  • Die vorliegende Erfindung ist an der Halbleitervorrichtung anzuwenden, bei der die Bump-Fläche drei Bump-Gruppen hat, bestehend aus denen für Eingang/Ausgang, denen für die Energieversorgung und denen für GND. In diesem Fall kann das zweite Halbleiterelemente ein Speicherchip sein.
  • Die vorliegende Erfindung ist auch an einer Halbleitervorrichtung anwendbar, bei der die erste Bump-Fläche Bump-Gruppen aufweist, die wenigstens zu einer einzigen Achse basierend auf der Mittellinie des zweiten Halbleiterelementes symmetrisch angeordnet sind.
  • In der so gestalteten Halbleitervorrichtung ist es vorzuziehen, dass das erste Halbleiterelemente eine Anzahl von externen Verbindungsanschlüssen hat, die in einem Bereich desselben außerhalb des Überlappungsbereiches mit dem zweiten Halbleiterelement angeordnet sind, und dass die Anzahl der externen Verbindungsanschlüsse in einer gestaffelten Art und Weise angeordnet sind. Die gestaffelte Anordnung der externen Verbindungsanschlüsse macht das Rastermaß der Anordnung der externen Verbindungsanschlüsse im Vergleich zu dem der nicht gestaffelten Anordnung enger. Bei Verwendung der gestaffelten Anordnung wird daher eine gegebene Fläche für den externen Verbindungsanschlussbereich eine größere Anzahl von externen Verbindungsanschlüssen haben. Dies ist insoweit von Vorteil, als nur ein kleines Maß an Verschiebung des zweiten Halbleiterelementes zu dem ersten Halbleiterelement genügt, selbst wenn die Anzahl der externen Verbindungsanschlüsse steigt. Anders ausgedrückt, der Schwerpunkt des zweiten Halbleiterelementes kann leicht in das Innere der ersten Bump-Fläche fallen, selbst wenn die Anzahl der externen Verbindungsanschlüsse steigt.
  • Es ist ebenfalls vorzuziehen, dass ein drittes Halbleiterelement auf das zweite Halbleiterelement gestapelt ist, so dass der Schwerpunkt des dritten Halbleiterelementes mit dem Schwerpunkt des zweiten Halbleiterelementes übereinstimmt. Es ist ebenfalls vorzuziehen, dass eine Anzahl von Halbleiterelementen auf das zweite Halbleiterelement so gestapelt sind, dass jeder der Schwerpunkte der Anzahl von Halbleiterelementen jeweils mit dem Mittelpunkt des zweiten Halbleiterelementes übereinstimmt.
  • Für den Fall, bei dem eines oder eine Anzahl von Halbleiterelementen auf das zweite Halbleiterelement gestapelt sind, ermöglicht die Koinzidenz der Schwerpunkte der gestapelten Halbleiterelemente mit dem Schwerpunkt des zweiten Halbleiterelementes, dass nur eine Presskraft über die gesamten Bondierteile (beispielsweise Bumps) zwischen den jeweils benachbarten gestapelten Halbleiterelementen ausgeübt wird, und dies vermeidet erfolgreich die Verschlechterung der Bondierzuverlässigkeit.
  • In der so gestalteten Halbleitervorrichtung gemäß der vorliegenden Erfindung sind das erste Halbleiterelement und das zweite Halbleiterelement gebondet, während eine Stirnseite des zweiten Halbleiterelementes über wenigstens eine Stirnseite des ersten Halbleiterelementes hinausgehen kann.
  • In diesem Fall ist es vorzuziehen, unter dem überhängenden Bereich des zweiten Halbleiterelementes einen Blindchip anzuordnen und das zweite Halbleiterelement und den Blindchip mittels der Bumps zu bonden. Das heißt, gemäß der vorliegenden Erfindung ist auch ein Halbleiterelement vorgesehen, das ein erstes Halbleiterelement und ein zweites Halbleiterelement darunter gestapelt hat, ohne dass die Mittelpunkte der beiden fluchten, wobei die eine Stirnseite des zweiten Halbleiterelementes über wenigstens eine Stirnseite des ersten Halbleiterelementes hinausgehen darf; an dem ersten Halbleiterelement ausgebildete Elektroden sind durch Bumps mit Elektroden verbunden, die an dem zweiten Halbleiterelement in dem Überlappungsbereich ausgebildet sind; und ein Blindchip ist unter dem Überhangbereich des zweiten Halbleiterelementes angeordnet und an dem zweiten Halbleiterelement ausgebildete Elektroden werden durch Bumps mit Elektroden, die an dem Blindchip ausgebildet sind, gebondet; wobei der Schwerpunkt des zweiten Halbleiterelementes in einen Bereich fällt, der eine maximierte Fläche hat, die durch Verbinden der am weitesten außen liegenden Bumps in der ersten Bump-Fläche und der am weitesten außen liegenden Bumps in einer zweiten Bump-Fläche bestimmt ist, um die gesamten Teile der einzelnen Bump-Flächen zu enthalten, wobei die erste Bump-Fläche von den am weitesten außen liegenden Bumps umgeben ist, welche das erste Halbleiterelement und das zweite Halbleiterelement bonden und die zweite Bump-Fläche von den am weitesten außen liegenden Bumps umgeben ist, die das zweite Halbleiterelement und den Blindchip bonden.
  • Gemäß dieser Konfiguration wird der Schwerpunkt des zweiten Halbleiterelementes durch den Blindchip gestützt, so dass er in die zweite Bump-Fläche oder in einen Bereich, der durch Verbinden der am weitesten außen liegenden Bumps in der ersten Bump-Fläche und der am weitesten außen liegenden Bumps in der zweiten Bump-Fläche bestimmt ist, fällt, so dass es möglich ist, die mechanische Festigkeit selbst dann beizubehalten, wenn das obere zweite Halbleiterelement stark über das untere erste Halbleiterelement hinausgeht und der Schwerpunkt des oberen zweiten Halbleiterelementes daraus folgend aus der ersten Bump-Fläche fällt, die das untere erste Halbleiterelement und das obere zweite Halbleiterelement verbindet.
  • Dies ist auch insofern von Vorteil, als verhindert wird, dass Harz in einen Raum unter dem zweiten Halbleiterelement läuft, wenn das erste Halbleiterelement und das zweite Halbleiterelement durch das Harz vergossen werden, weil der Spalt unter dem überhängenden zweiten Halbleiterelement durch den Blindchip besetzt ist. Weil der Blindchip weniger Wärmeausdehnung verursacht als das Harz, das unter dem zweiten Halbleiterelement angeordnet ist, ist es weniger wahrscheinlich, dass das zweite Halbleiterelement beim Heizzyklustest mit der Last beaufschlagt wird und die Verbindungstrennung an dem Bump-Verbindungsteil wird vermeidbar. Das Besetzen des Spaltes unter dem überhängenden zweiten Halbleiterelement durch den Blindchip ist auch insofern erfolgreich, als es verhindert, dass Luft unter dem zweiten Halbleiterelement verbleibt, nachdem die gebondeten ersten und zweiten Halbleiterelemente mit dem Harz vergossen werden. Das zweite Halbleiterelement wird daher weniger wahrscheinlich mit der Last durch das Harz beaufschlagt, das infolge der Luftausdehnung während des Wärmezyklustests anschwillt, so dass keine Gefahr besteht, dass eine Trennung an dem Bump-Verbindungsteil verursacht wird.
  • Der Blindchip besteht in diesem Fall vorzugsweise aus einem Material mit einem Wärmeausdehnungskoeffizient nahe dem von Si. Es ist noch mehr vorzuziehen, dass der Blindchip aus Si besteht.
  • Ebenfalls vorzugsweise liegt die Dicke des Blindchips zwischen einem Maximalwert und einem Minimalwert, wobei der Maximalwert durch die Summe aus der Dicke des ersten Halbleiterelementes und der Höhe der Bumps vor dem Bonden, die an dem ersten Halbleiterelement ausgebildet sind, definiert ist, und der Minimalwert durch einen Ausgleich definiert ist, der dadurch erzielt wird, dass die Höhe der Bumps vor dem Bonden, die an dem zweiten Halbleiterelement ausgebildet sind, von dem Abstand nach dem Bonden zwischen der Rückfläche des ersten Halbleiterelementes und der Oberfläche (Bump-Ausbildungsfläche) des zweiten Halbleiterelementes abgezogen wird. Gemäß dieser Konfiguration kann die Bump-Bondierung des zweiten Halbleiterelementes und des ersten Halbleiterelementes selbst dann errichtet werden, wenn der Blindchip unter dem Überhangbereich des zweiten Halbleiterelementes liegt, so dass die Bumps des zweiten Halbleiterelementes mit dem Blindchip auf zuverlässige Art und Weise kontaktieren können.
  • Der Blindchip hat vorzugsweise auf seiner Oberfläche einen Metallfilm ausgebildet und der Metallfilm hat vorzugsweise einen Cr-Film und Au-Film darauf ausgebildet. Bei der Ausbildung des Au-Films auf dem aus Si-bestehenden Blindchips wird durch Platzieren des Cr-Films dazwischen die Haftung des Au-Films erfolgreich verbessert. Diese An von Filmausbildung ist ebenfalls angesichts der Verbesserung der Haftung der Bumps an dem zweiten Halbleiterelement und dem Blindchip wünschenswert, wenn die Bumps des zweiten Halbleiterelementes aus Au bestehen.
  • Es ist ebenfalls vorzuziehen, dass die Dicke des Blindchips gleich der Dicke des ersten Halbleiterchips ist. Gemäß der Konfiguration haben das erste Halbleiterelement und der Blindchip vom Standpunkt des Bump-Bondierens eine äquivalente Konfiguration verliehen, so dass es möglich ist, eine stabile Bump-Bondierung durchzuführen.
  • Gemäß der vorliegenden Erfindung, bei der das obere zweite Halbleiterelement so angeordnet ist, dass es gegenüber dem unteren, ersten Halbleiterelement versetzt ist, und bei dem die externen Verbindungsanschlüsse an dem freiliegenden Teil der Oberfläche des ersten Halbleiterelementes angeordnet sind, sind das erste Halbleiterelement und das zweite Halbleiterelement so gebondet, dass der Schwerpunkt des zweiten Halbleiterelementes in das Innere der Fläche fällt, die von den Bumps zwischen dem ersten Halbleiterelement und dem zweiten Halbleiterelement umgeben ist. Gemäß dieser Konfiguration kann die Last des oberen zweiten Halbleiterelementes nur als eine Presskraft wirken, die die Bumps zwischen den ersten Halbleiterelement und dem zweiten Halbleiterelement presst und übt niemals eine Zugspannung auf die Bumps aus. Dadurch wird es möglich, eine hohe Zuverlässigkeit der Bondierung durch die Bumps zwischen dem ersten Halbleiterelement und dem zweiten Halbleiterelement beizubehalten.
  • Die Halbleitervorrichtung ist auch so konfiguriert, dass sie ein erstes Halbleiterelement und ein zweites Halbleiterelement hat, das auf dieses gestapelt ist, wobei eine Endfläche des zweiten Halbleiterelementes über wenigstens eine Endfläche des ersten Halbleiterelementes hinausgehen darf; wobei unter den Überhangbereich des zweiten Halbleiterelementes ein Blindchip angeordnet ist, das zweite Halbleiterelement mit dem Blindchip über die Bumps gebondet ist; und der Schwerpunkt des zweiten Halbleiterelementes in das Innere eines Bereiches fallen darf, der eine maximierte Fläche hat, die durch Verbinden der am weitesten außen liegenden Bumps in einer ersten Bump-Fläche und der am weitesten außen liegenden Bumps in einer zweiten Bump-Fläche bestimmt ist, so dass die gesamten Teile der einzelnen Bump-Flächen enthalten sind, wobei die erste Bump-Fläche von den am weitesten außen liegenden Bumps umgeben ist, die das erste Halbleiterelement und das zweite Halbleiterelement bonden und die zweite Bump-Fläche von den am weitesten außen liegenden Bumps umgeben ist, die das zweite Halbleiterelement und den Blindchip bonden. Diese Konfiguration macht es möglich, die mechanische Festigkeit sicherzustellen und die Zuverlässigkeit der elektrischen Bondierung selbst dann zu verbessern, wenn der Schwerpunkt des zweiten Halbleiterelementes aus dem Bereich fällt, der von den Bumps zwischen dem ersten Halbleiterelement und dem zweiten Halbleiterelement umgeben ist.
    •
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorstehenden und weitere Aufgaben, Vorteile und Merkmale der vorliegenden Erfindung gehen aus der folgenden Beschreibung anhand der begleitenden Figuren im Einzelnen hervor, in welchen zeigt:
  • 1 eine Seitenansicht einer Konfiguration einer COC-Halbleitervorrichtung, bei der ein erster Chip und ein zweiter Chip gestapelt sind, gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2 eine Draufsicht auf die Halbleitervorrichtung gemäß 1;
  • 3 eine Zeichnung zur Erläuterung der Wirkungen der COC-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
  • 4 eine Draufsicht einer weiteren Art der Montageeinheit, die durch Stapeln des ersten Chips und zweiten Chips gebildet ist;
  • 5 eine Draufsicht einer weiteren Art der Montageeinheit, die durch Stapeln des ersten Chips und zweiten Chips gebildet ist, gemäß 2;
  • 6 eine Draufsicht auf eine weitere Art der Montageeinheit, die durch Stapeln des ersten Chips und des zweiten Chips gebildet ist;
  • 7A und 7B eine Seitenansicht und eine Draufsicht, die jeweils eine weitere Art der Montageeinheit zeigen, die durch Stapeln des ersten und des zweiten Chips gebildet ist;
  • 8 ist eine Draufsicht einer weiteren Art der Montageeinheit, die durch Stapeln des ersten Chips und des zweiten Chips gebildet ist;
  • 9A und 9B eine Seitenansicht und eine Draufsicht, die jeweils eine beispielhafte Halbleitervorrichtung der vorliegenden Erfindung zeigen mit dem Ziel einer weiteren Verbesserung der mechanischen Festigkeit und der Zuverlässigkeit der elektrischen Verbindung;
  • 10 eine Draufsicht einer weiteren beispielhaften Bump-Konfiguration des zweiten Chips, die für die Halbleitervorrichtung gemäß der vorliegenden Erfindung geeignet ist;
  • 11 eine Draufsicht einer weiteren beispielhaften Bump-Konfiguration des zweiten Chips, die für die Halbleitervorrichtung gemäß der vorliegenden Erfindung geeignet ist;
  • 12A bis 12C Zeichnungen einer beispielhaften Halbleitervorrichtung gemäß der vorliegenden Erfindung mit dem Ziel einer weiteren Verbesserung der mechanischen Festigkeit und Zuverlässigkeit der elektrischen Verbindung;
  • 13A und 13B Zeichnungen, die die Begrenzung der Bump-Fläche und der maximierten Fläche zeigen, in welche der Schwerpunkt des zweiten Chips bei der vorliegenden Erfindung fallen kann;
  • 14 eine Seitenansicht einer beispielhaften COC-Halbleitervorrichtung mit drei darin gestapelten Chips gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 15 eine Seitenansicht, die eine beispielhafte COC-Halbleitervorrichtung mit sechs darin gestapelten Chips gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;
  • 16 eine Ansicht im Schnitt einer Konfiguration einer herkömmlichen COC-Halbleitervorrichtung; und
  • 17 eine Zeichnung zur Erläuterung der durch die vorliegende Erfindung zu lösenden Probleme.
  • DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Die Erfindung wird nun unter Bezugnahme auf die veranschaulichenden Ausführungsformen beschrieben. Für den Fachmann ist klar zu ersehen, dass viele alternative Ausfüh rungsformen unter Verwendung der Lehre der vorliegenden Erfindung ausgeführt werden können und dass die Erfindung nicht auf die Ausführungsformen begrenzt ist, die nur zu Erläuterungszwecken dargestellt sind.
  • (Erste Ausführungsform)
  • 1 ist eine Seitenansicht, die eine Konfiguration einer COC-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt und 2 ist eine Draufsicht auf die in der 1 gezeigte Halbleitervorrichtung.
  • Nunmehr Bezug nehmend auf 1 sind an einer Oberfläche eines Substrats (beispielsweise eine gedruckte Leiterplatte) 2 mit bereits darauf ausgebildeten elektrischen Verdrahtungen kugelige Bumps 1 als Elektrodenanschlüsse angeordnet. An der anderen Oberfläche des Substrats 2 ist ein erster Chip 3 montiert. Der erste Chip 3 und ein zweiter Chip 4 sind miteinander so gebondet, dass der zweite Chip 4 parallel zu dem ersten Chip 3 verschoben ist, wobei ein Teil des zweiten Chips 4 über den ersten Chip 3 hinausgehen darf.
  • Der erste Chip 3, der an der Unterseite angeordnet ist, ist ein Logik-Chip und der zweite Chip 4 ist ein Speicherchip, der eine größere geometrische Fläche als der Logikchip hat. Der erste Chip 3 kann ein Siliziumchip sein.
  • Der erste Chip 3 und der zweite Chip 4 sind basierend auf dem Gesicht-nach-unten-Bondierstil gebondet. Das heißt, die Oberfläche des ersten Chips 3 und die Oberfläche des zweiten Chips 4 liegen einander gegenüber und an den Oberflächenelektroden des zweiten Chips 4 angeordnete Bumps 6 sind an die Bumps 5 gebondet, die an den Oberflächenelektroden des ersten Chips 3 angeordnet sind. Die hier gezeigte Ausführungsform zeigt eine Technik, mit welcher die Bumps, die sowohl an den Oberflächenelektroden des oberen Chips als auch unteren Chips angeordnet sind, miteinander gebondet sind, während es auch zulässig ist, Bumps 6 an dem oberen zweiten Chip 4 zum Bonden mit dem unteren ersten Chip 3 zu verwenden, auf dem keine Bumps 5 angeordnet sind.
  • Der Bereich des ersten Chips 3, der nicht von dem zweiten Chip 4 überlappt ist, hat einen externen Verbindungsanschlussbereich, wo eine Anzahl von Anschlussflecken 8 angeordnet sind.
  • Die Anschlussflecken 8 an dem ersten Chip 3 sind mit den Anschlussflecken 9, die am Umfangsteil des Substrats 2 angeordnet sind, elektrisch verbunden. Die Anschlussflecken 9 sind ferner mit den kugeligen Bumps 1 an der Rückseite des Substrats 2 verbunden. Die externe Verbindung muss nicht immer notwendigerweise durch die kugeligen Bumps 1 errichtet werden, wie dies in der 1 gezeigt ist. Es ist auch zulässig, anstatt der kugelförmigen Bumps 1 einen Leiterrahmen zu verwenden.
  • Im Verbindungszustand vom ersten Chip 3 und zweiten Chip 4 überlappt ein Teil des ersten Chips 3 einen Teil des zweiten Chips 4, ohne dass ihre beiden Mittelpunkte fluchten. Darüber hinaus fällt bei der vorliegenden Erfindung der Schwerpunkt des zweiten Chips 4 in die Fläche, welche von den am weitesten außen liegenden Bumps zwischen dem ersten Chip 3 und dem zweiten Chip 4 umgeben wird (im Nachfolgenden als "Bump-Fläche 7" bezeichnet). Es ist klar zu ersehen, dass "innerhalb" auch die Position direkt an einem am weitesten außen liegenden Bump umfasst. Weil die Bumps nicht Punkte sind, sondern eine Querschnittsfläche haben, bedeutet "innerhalb" genauer gesagt die Position an der Außenkontur der am weitesten außen liegenden Bumps und der innerhalb liegenden Fläche. Bei der vorliegenden Ausführungsform fällt der Schwerpunkt des zweiten Chips 4 mit dem Mittelpunkt der Bump-Fläche 7 zusammen.
  • Die Wirkung dieser Konfiguration wird unter Bezugnahme auf 3 erläutert. 3 zeigt die in der 1 gezeigten Bumps 5, 6 der Einfachheit der Erläuterung halber als einen einzelnen Bump 10.
  • Wie in 3 gezeigt, werden, wenn der erste Chip 3 und der zweite Chip 4 so gebondet sind, dass der Schwerpunkt G des zweiten Chips 4 und der Mittelpunkt der Bump-Fläche 7 fluchten, alle Bumps 10 nur mit Presskraft beaufschlagt. Anders ausgedrückt, die Bumps 10 werden mit keiner Zugspannung belastet und dies vermeidet erfolgreich eine Verschlechterung der Bond-Zuverlässigkeit.
  • In dieser Ausführungsform sind die Anschlussflecken 8 an der Oberfläche des ersten Chips 3, die am zweiten Chip 4 freiliegt, in einem gestaffelten Muster angeordnet. Die gestaffelte Anordnung der Anschlussflecken 8 verkleinert das Rastermaß der Anordnung der Anschlussflecken 8, verglichen mit dem bei der nicht gestaffelten Anordnung. Die gestaffelte Anordnung kann daher eine größere Anzahl von Flecken für eine vorgegebene Fläche des externen Verbindungsanschlussbereiches setzen. Dies ist insoweit von Vorteil, da nur ein kleines Verschiebemaß (Versatz) des zweiten Chips 4 mit Bezug auf den ersten Chip 3 ausreichen wird, wenn die Anzahl der Flecken in dem externen Verbindungsanschlussbereich steigt. Anders ausgedrückt, der Schwerpunkt des zweiten Chips 4 kann leicht in die Bump-Fläche 7 selbst dann fallen, wenn die Anzahl der Flecken in dem externen Verbindungsanschlussbereich steigt.
  • Obwohl die vorstehend beschriebene Ausführungsform eine Konfiguration (s. 2) zeigt, bei der der zweite Chip 4 zu dem ersten Chip 3 verschoben war, um einen gerade geformten externen Verbindungsanschlussbereich zu bilden, ist die vorliegende Erfindung nicht auf diese Konfiguration begrenzt. Es ist auch zulässig, irgendwelche Kombinationen aus Chips mit unterschiedlichen Funktionen bei der vorliegenden Erfindung anzuwenden, obwohl der vorstehend beschriebene erste Chip 3 und der zweite Chip 4 jeweils als ein Logik-Chip bzw. ein Speicherchip mit einer größeren geometrischen Fläche als der des Logik-Chips konfiguriert war.
  • Mögliche Beispiele dafür sind durch die Montageeinheiten exemplifiziert, die in den Zeichnungen (b) und (c) in der 6 der japanischen offengelegten Patentveröffentlichung Nr. 2003-68975 gezeigt sind. Für alle Fälle, bei denen die Halbleitervorrichtung unter Verwendung von anderen Montageeinheiten als der Ausführungsform konfiguriert ist, sind der erste Chip 3 und der zweite Chip 4 selbstverständlich so gebondet, dass zwischen dem Schwerpunkt G des zweiten Chips 4 und dem Mittelpunkt der Bump-Fläche 7 eine Koinzidenz erfolgt.
  • Die 4, die 5, die 6, die 7A, 7B und die 8 zeigen andere Ausführungsformen der Montageeinheit, die durch Stapeln vom ersten Chip 3 und zweiten Chip 4 konfiguriert sind.
  • Eine mögliche Konfiguration hat, wie in 4 gezeigt, einen L-förmigen externen Verbindungsanschlussbereich auf dem ersten Chip 3, der durch Verschieben des zweiten Chips 4 mit Bezug auf den ersten Chip 3 in diagonaler Richtung erzielt wird. Diese Konfiguration erleichtert das Stapeln der Elemente (GaAs, SiGeC, CMOS), die häufig durch verschiedene Vorgänge in einer Quadratform gemacht sind.
  • Für den Fall, bei dem der obere zweite Chip 4 eine Rechteckform hat, ist eine mögliche Konfiguration so, dass ein Endteil des unteren ersten Chips 3 über eine der vier Kanten des oberen zweiten Chips 4 hinausgeht, wie dies in der 5 gezeigt ist.
  • Für den Fall, bei dem der untere erste Chip 3 eine Rechteckform hat, ist eine weitere mögliche Konfiguration so, dass ein Endteil des oberen zweiten Chips 4 über eine der vier Kanten des unteren ersten Chips 3 hinausgeht, wie dies in der 6 gezeigt ist. Eine weitere mögliche Konfiguration ist, wie in 7 gezeigt, so, dass ein rechteckiger oberer zweiter Chip 4 so verschoben ist, dass ein Teil desselben über eine der vier Kanten des unteren ersten Chips 3 hinausgeht.
  • Das Darüberhinausgehen des zweiten Chips 4 bezogen auf den ersten Chip 3 auf diese Art und Weise ermöglicht es, eine große Fläche für externe Verbindungsanschlüsse zu schaffen und in dieser eine große Anzahl von Anschlüssen sicherzustellen.
  • Andererseits ist für den Fall, bei dem der zweite Chip 4 eine weitgehend ähnliche Geometrie wie die des ersten Chips 3 hat, eine mögliche Konfiguration so, dass der zweite Chip 4, wie in der 8 gezeigt, verschoben ist, so dass ein Endteil desselben nahe an wenigstens eine der vier Kanten des ersten Chips 3 gebracht ist. 8 zeigt einen speziellen Fall, bei dem der erste Chip 3 und der zweite Chip 4 beide eine quadratische Form haben, der obere zweite Chip 4 ist kleiner als der untere erste Chip 3 und geht daher nicht über den ersten Chip 3 hinaus und der Schwerpunkt des zweiten Chips 4 fällt in das Innere der Bump-Fläche 7.
  • Die in den 6 und den 7A und 7B gezeigten beispielhaften Fälle haben unter den Überhangsbereich des oberen zweiten Chips 4 mit Bezug auf den unteren ersten Chip 3 einen großen Raum.
  • Angesichts der Sicherstellung der Zuverlässigkeit und der mechanischen Festigkeit für den Fall, bei dem der zweite Chip 4 über den ersten Chip 3 in einem beträchtlichen Grad hinausgeht, ist eine Konfiguration wie in den 9A und 9B gezeigt, möglich. Die in den 9A und 9B gezeigte Konfiguration ist so, das sie zusätzlich zu der in der 7 gezeigten Konfiguration einen Blindchip 24 hat, der unter dem Überhangsbereich des zweiten Chips 4 angeordnet ist, und der zweite Chip 4 und der Blindchip 24 gebondet sind. Die Konfiguration macht es möglich, die Struktur zu stabilisieren, bei der der zweite Chip 4, welcher über den ersten Chip 3 stark hinausgeht, durch den Blindchip 24 gestützt wird und macht es möglich, die mechanische Festigkeit, die für das Multichipmodul wünschenswert ist, sicherzustellen. Weil der Blindchip 24 in dem Raum unter dem überhängenden zweiten Chip 4 angeordnet ist, wird fast vollständig verhindert, dass während des Abdichtvorganges, basierend auf dem Kunstharzvergießen von erstem Chip 3 und zweitem Chip 4 Kunstharz in den Raum unter dem zweiten Chip 4 eindringt. Die Anordnung des Blindchips 24, der weniger Wärmeausdehnung als das Kunstharz unter dem zweiten Chip 4 verursacht, macht es weniger wahrscheinlich, dass der zweite Chip 4 beim Wärmezyklustest mit der Last beaufschlagt wird, und dadurch wird die Trennung des Bump-Verbindungsteils vermeidbar sein. Das Besetzen des Raumes unterhalb des überhängenden zweiten Chips 4 durch den Blindchip 24 ist ebenfalls dabei erfolgreich, zu verhindern, dass Luft unter dem zweiten Chip 4 bleibt, nachdem der erste Chip 3 und der zweite Chip 4 basierend auf Kunstharzvergießen abgedichtet sind. Der zweite Chip 4 wird daher nicht mehr mit der Last durch das Harz beaufschlagt, das infolge der Luftausdehnung während des Wärmezyklustests anschwillt, so dass keine Gefahr der Verursachung von einer Verbindungstrennung an dem Bump-Verbindungsteil besteht.
  • Der Blindchip 24 kann hierbei eine größere Zuverlässigkeit sicherstellen, wenn er aus einem Material mit einem Wärmeausdehnungskoeffizienten besteht, der nahe demjenigen des Materials des ersten Chips 3 liegt. Genauer gesagt, sind Pyrex-(ein registriertes Warenzeichen)-Glas und Si vorzuziehen.
  • Die Dicke des Blindchips 24 ist so bemessen, dass sie zwischen einen Maximalwert und einen Minimalwert fällt, wobei der Maximalwert durch die Summe aus der Dicke des ersten Chips 3 und der Höhe vor dem Bonden der Bumps 5, die auf dem ersten Chip 3 ausgebildet sind, definiert ist und der Minimalwert durch einen Ausgleich definiert ist, der durch Subtrahieren der Höhe vor dem Bonden der Bumps 6, die auf dem zweiten Chip 4 ausgebildet sind, von einem Abstand nach dem Bonden zwischen der Rückseite des ersten Chips 3 und der Oberseite (Bump-Ausbildungsfläche) des zweiten Chips 4 erhalten wird. Gemäß dieser Konfiguration kann das Bump-Bonden des zweiten Chips 4 und des ersten Chips 3 selbst dann errichtet werden, wenn der Blindchip 24 unter dem Überhangbereich des zweiten Chips 4 sitzt, so dass die Bumps 6 des zweiten Chips 4 in zuverlässiger Art und Weise an den Blindchip 24 anschließen können.
  • Hierbei wird Si als Blindchip 24 verwendet, auf der Oberfläche von Si ist ein Cr-Film und ein Au-Film in dieser Reihenfolge ausgebildet, und es werden Gold-Bumps als Bumps 6 des zweiten Chips 4 verwendet. Dadurch wird es möglich, einen engen Kontakt der Bumps 6 des zweiten Chips 4 mit dem Blindchip 24 zu erzeugen. Der Cr-Film auf der Oberfläche von Si, die den Blindchip 24 bildet, wird zur Verbesserung der Haftung zwischen der Si-Oberfläche und dem obersten Au-Film verwendet.
  • Selbstverständlich ist die die Haftung verbessernde Schicht nicht auf Cr begrenzt, sondern kann beliebig aus jeglichen Materialien ausgewählt werden, soweit als diese die Haftung mit der Si-Oberfläche verbessern, wobei Beispiele hierfür Ni, Ti, Ta, W, TiN und TaN enthalten. Die vorliegende Ausführungsform zeigte einen beispielhaften Fall, bei dem der Au-Film auf dem Blindchip 24 ausgebildet worden war, weil Gold-Bumps verwendet worden sind. Daneben kann der Bump ein Lot-Bump, ein Kupfer-Bump, ein Nickel-Bump sein und es können Bumps durch Übereinanderlagern dieser Materialien, wie beispielsweise Au/Ni und Sn/Cu erhalten werden. Der auf den Blindchip 24 aufgebrachte Metallfilm ist ebenfalls nicht auf den Au-Film begrenzt, sondern kann beliebig aus der vorstehenden Materialliste ausgewählt werden.
  • In der in den 9A und 9B gezeigten Konfiguration ist die Dicke des Blindchips 24 weitgehend gleich derjenigen des ersten Chips 3 bemessen, auf dem Blindchip 24 sind ebenfalls Bumps mit weitgehend der gleichen Geometrie wie diejenigen auf dem ersten Chip 3 ausgebildet worden und der zweite Chip 4 wurde mit dem ersten Chip 3 und dem Blindchip 24 jeweils von Bump zu Bump gebondet. Die Bumps auf dem Blindchip 24 sind hier Blind-Bumps, die anders als die Bumps auf dem ersten Chip 3, nicht zu irgendeiner elektrischen Verbindung beitragen. Dies bewirkt, dass der erste Chip 3 und der Blindchip 24 bezüglich des Bump-Bondens eine äquivalente Struktur haben und die Realisierung eines stabilen Bump-Bonds.
  • Die Bump-Fläche 7 des zweiten Chips 4 als Speicherchip hat, wie in der 10 gezeigt, drei Bump-Gruppen mit jenen für den Eingangs/Ausgang, jene für die Energieversorgung und jene für GND. Genauer gesagt ist eine zentrale I/O-Bump-Gruppe 12 so gestaltet, dass sie eine Anzahl von Bump-Reihen hat, von denen jede eine Anzahl von I/O-Bumps aufweist (Bumps für Eingangs/Ausgangs-Signale), die seitlich angeordnet sind. Eine GND-Bump-Gruppe 13, die in der Zeichnung gesehen an der rechten Seite des Mittelpunktes der I/O-Bump-Gruppe 12 angeordnet ist, ist so konfiguriert, dass sie eine Anzahl von Bump-Reihen hat, die jeweils eine Anzahl von seitlich angeordneten GND- Bumps haben. Eine Energieversorgungs-Bump-Gruppe 11 ist in der Zeichnung gesehen an der linken Seite angeordnet, ist so konfiguriert, dass sie eine Anzahl von Bump-Reihen hat, die jeweils eine Anzahl von seitlich angeordneten Energieversorgungs-Bumps haben.
  • Neben der Bump-Anordnung in der Bump-Fläche 7, wie in 10 gezeigt, ist eine andere mögliche Konfiguration in der 11 gezeigt, bei der die Bump-Gruppen 14, 15 eine annähernd gleiche Anzahl von Bumps haben, die symmetrisch zu einer einzelnen Achse, bezogen auf die Mittellinie 23 (sogenannt spiegelsymmetrisch) des zweiten Chips 4 angeordnet sind. Hierbei ist zu ersehen, dass die vorliegende Erfindung nicht auf die Bump-Fläche begrenzt ist, die zwei Bump-Gruppen hat und läßt jede andere Anzahl von Bump-Gruppen zu. Ein beispielhafter Fall des Speichers wird eine kreuzförmige einzelne Bump-Gruppe haben.
  • Die Bump-Fläche ist nicht auf diejenige begrenzt, die die Bump-Gruppen symmetrisch zu einer einzelnen Achse angeordnet hat, sondern kann auch symmetrisch zu zwei Achsen in der seitlichen und Längsrichtung sein. Hierbei ist zu ersehen, dass der Ausdruck "Symmetrie" auch eine unvollständige Symmetrie beinhaltet, weil die Bump-Flächen in Abhängigkeit von der Anordnung der Fluchtungsmarken, die auf dieser vorgesehen sind, und der Anordnung einer Energiequelle nicht immer eine perfekte Symmetrie zeigen können.
  • Die 9A und 9B zeigen einen beispielhaften Fall, bei dem der Schwerpunkt des zweiten Chips 4 in das Innere der Bump-Fläche 7 fällt, die den ersten Chip 3 und den zweiten Chip 4 bondet, aber die Verwendung des Blindchips 24 macht es auch möglich, wie in den 12A bis 12C gezeigt, den Schwerpunkt des zweiten Chips 4 außerhalb der Bump-Fläche 7 zu lokalisieren. 12B zeigt einen beispielhaften Fall, bei dem die Bump-Fläche 7 (erste Bump-Fläche), die den ersten Chip 3 und den zweiten Chip 4 bondet, und die Blind-Fläche 25 (zweite Bump-Fläche 2), die den Blindchip 24 und den zweiten Chip 4 bondet, so gestaltet sind, dass sie die gleiche Geometrie haben. Der Schwerpunkt des zweiten Chips 4 fällt hierbei in einen Zwischenbereich 26 zwischen der Bump-Fläche 7 und der Blind-Bump-Fläche 25. Diese Konfiguration ermöglicht, das stabile Bump-Bonden sicherzustellen. Die 12C zeigt einen beispielhaften Fall, bei dem die Bump-Fläche 7 (erste Bump-Fläche), die den ersten Chip 3 und den zweiten Chip 4 bondet, und die Blind-Bump-Fläche 25 (zweite Bump-Fläche), die den Blindchip 24 und den zweiten Chip 4 bondet, so konfiguriert sind, dass sie unterschiedliche Geometrien haben und in der Richtung der Y-Achse der Zeichnung verschoben sind. In diesem Fall kann ein stabiles Bump-Bonden erzielt werden, indem der Schwerpunkt des zweiten Chips 4 in das Innere eines Bereiches fallen darf, der eine maximierte Fläche hat, die dadurch bestimmt ist, dass die am weitesten außen liegenden Bumps in einer ersten Bump-Fläche und die am weitesten außen liegenden Bumps in einer zweiten Bump-Fläche verbunden sind, um die gesamten Teile der einzelnen Bump-Fläche zu enthalten, wobei die erste Bump-Fläche durch das Quadrat EFGH und die zweite Bump-Fläche durch das Quadrat ABCD gebondet ist. Genauer gesagt ist die maximierte Fläche, die die gesamten Teile der ersten Bump-Fläche und der zweiten Bump-Fläche enthält, dadurch definiert, dass der am weitesten außen liegende Bump E in der ersten Bump-Fläche und der am weitesten außen liegende Bump A in der zweiten Bump-Fläche mit einer geraden Linie verbunden sind und indem der am weitesten außen liegende Bump G in der ersten Bump-Fläche und der am weitesten außen liegende Bump C in der zweiten Bump-Fläche wiederum mit einer geraden Linie verbunden sind, damit der Schwerpunkt des zweiten Chips in diese Fläche fallen kann. In diesem Fall wird der maximale Bereich, der eine größere Fläche als die Fläche hat, die durch Verbinden der Bumps E, D und der Bumps F, C an den einander gegenüberliegenden Kanten EF, DC der ersten Bump-Fläche und der zweiten Bump-Fläche definiert ist, die um die Dreiecke AED und FCG größer ist. Ein stabiles Bump-Bonden wird auch erzielt, wenn der Schwerpunkt in die Dreiecke fällt.
  • In einigen Fällen kann die Bump-Fläche durch eine Anzahl von unregelmäßig verteilten Bump-Gruppen konfiguriert sein. In diesem Fall ist die Bump-Fläche durch eine maximierte Fläche definiert, die von geraden Linien und den äußeren Umfangslinien der Bump-Gruppen umgeben ist, die erhalten werden, wenn der Umfang der am weitesten außen liegenden Bumps in den Bump-Gruppen, die an dem äußeren Umfangsbereich des Chips liegen, mit geraden Linien verbunden sind, um alle Bump-Gruppen zu umfassen. 13A zeigt einen beispielhaften Fall, bei dem neun Bump-Gruppen vom zweiten Chip aus gesehen ausgebildet sind. Jegliche andere Konfigurationen als die Bump-Gruppen sind nicht dargestellt. Von diesen haben sieben Bump-Gruppen 27 bis 33 die am weitesten außen liegenden Bumps und zwei Bump-Gruppen 34 und 35 haben keine am weitesten außen liegenden Bumps. Die Bump-Fläche ist hierbei daher durch eine Fläche definiert, die von geraden Linien umgeben ist, die die am weitesten außen liegenden Bumps in den benachbarten Bump-Gruppen der sieben Bump-Gruppen, nicht der Bump-Gruppen 34, 35, welche an dem äußeren Umfangsteil des Chips liegen, und die äußeren Umfangslinien der sieben Bump-Gruppen verbinden. Der Schwerpunkt des zweiten Chips ist so gestaltet, dass er in die Fläche fällt. 13B zeigt einen beispielhaften Fall, bei dem die erste Bump-Fläche neun Bump-Gruppen 36 bis 44 enthält und die zweite Bump-Fläche sechs Bump-Gruppen 45 bis 50 enthält (jegliche andere Konfigurationen als die Bump-Gruppen sind nicht dargestellt), wodurch die maximierte Fläche, die alle Bump-Regionen enthält, definiert ist. Obwohl die vorstehend beschriebenen Fälle sich auf eine nahezu rechteckige erste Bump-Fläche und zweite Bump-Fläche beziehen, ist die vorliegende Erfindung nicht auf rechteckige Flächen begrenzt, und es ist eine L-Form, ein Kreis oder andere Polygone als ein Rechteck zulässig. Die maximierte Fläche kann ähnlich auch für die erste Bump-Fläche und die zweite Bump-Fläche, die diese Geometrien hat, definiert sein.
  • Die erste Ausführungsform veranschaulichte die Halbleitervorrichtung mit zwei auf das Substrat gestapelten Chips, aber die vorliegende Erfindung wird eine Halbleitervorrichtung veranschaulichen, die drei oder mehr Chips auf einem Substrat gestapelt hat.
  • Die 14 und 15 sind Seitenansichten der Halbleitervorrichtungen gemäß der zweiten Ausführungsform der vorliegenden Erfindung, die jeweils eine Anzahl von gestapelten Chips haben.
  • 14 zeigt eine Ausführungsform einer Halbleitervorrichtung, die drei Chips auf einem Substrat gestapelt hat.
  • Ähnlich wie bei der ersten Ausführungsform ist der erste Chip 3 auf dem Substrat montiert, auf dem bereits eine elektrische Verdrahtung ausgebildet ist, und der zweite Chip 4 ist an den ersten Chip 3, basierend auf dem Gesicht-nach-unten-Bondstil gebondet. Eine Parallelverschiebung des zweiten Chips 4 zu dem ersten Chip 3 ermöglicht ein Freiliegen der Oberfläche des ersten Chips 3 und der freiliegende Bereich dient als der externe Verbindungsanschlussbereich, in welchem eine Anzahl von Anschlussflecken angeordnet sind.
  • Die einzelnen Anschlussflecken in dem externen Verbindungsanschlussbereich und die Oberflächenelektroden eines dritten Chips 16 sind mit den Oberflächenelektroden am Umfangsteil des Substrats durch die Bondierdrähte elektrisch verbunden.
  • Bei dieser Ausführungsform ist der dritte Chip 16 an den zweiten Chip 4 so gebondet, dass die Schwerpunkte der beiden sich decken.
  • 14 zeigt eine beispielhafte Halbleitervorrichtung, die als ersten Chip 3 einen Logik-Chip verwendet und als zweiten Chip 4 und dritten Chip 16 Speicherchips verwendet.
  • 15 zeigt eine beispielhafte Halbleitervorrichtung mit einer viel größeren Anzahl von Chips, hier sechs, die auf dem Substrat gestapelt sind. Die in der Zeichnung gezeigte Ausführungsform hat auf dem ersten Chip 3, der auf dem Substrat 2 montiert ist, den zweiten Chip 4, den dritten Chip 16, einen vierten Chip 17, einen fünften Chip 16 und einen sechsten Chip 19 in dieser Reihenfolge gestapelt, dergestalt, dass die Schwerpunkte der einzelnen Chips 4, 16, 17, 18 und 19, die auf dem ersten Chip 3 gestapelt sind, sich decken. 15 zeigt eine beispielhafte Halbleitervorrichtung, die als ersten Chip 3 einen Logik-Chip verwendet, und für den zweiten Chip 4, den dritten Chip 16, den vierten Chip 17, den fünften Chip 18 und den sechsten Chip 19 die gleichen Speicherchips verwendet.
  • Die einzelnen zweiten bis sechsten Chips 4, 16, 17, 18 und 19 haben Durchgangslöcher 20, durch welche die Elektroden an der Oberseite und Rückseite elektrisch verbunden sind, auf den Elektroden an den Oberseiten der einzelnen Chips sind Bumps 21 ausgebildet, und auf den Elektroden an den Rückseiten der einzelnen Chips sind Bumps 22 ausgebildet. Die jeweils benachbarten Chips sind durch die einzelnen Bumps 21 an den Elektroden an der Oberseite und die Bumps 22 an den Elektroden der Rückseite gebondet und durch die Durchgangslöcher 20 elektrisch verbunden.
  • Auf den Elektroden an der Oberseite des ersten Chips 3 sind Bumps 21 ausgebildet, auf den Elektroden an der Rückseite des zweiten Chips 4 sind Bumps 22 ausgebildet und über diese Bumps 21, 22 sind der erste Chip 3 und der zweite Chip 4 gebondet.
  • Gemäß der in den 14 und 15 gezeigten Konfigurationen wird auf die Bumps zwischen den jeweils benachbarten, gestapelten Chips nur eine Druckkraft ausgeübt, weil die Anzahl der auf den ersten Chip 3 gestapelten Chips so gebondet sind, dass ihre Schwerpunkte einander decken. Das heißt, es besteht keine Gefahr, dass an einem der Bumps eine Zubeanspruchung verursacht wird und die Bond-Zuverlässigkeit verschlechtert wird. Es ist nicht immer notwendig für die auf dem zweiten Chip platzierten Chips, dass der Schwerpunkt mit dem des zweiten Chips fluchtet und es kann auch ein stabiles Bump-Bonden erzielt werden, wenn der Schwerpunkt des gesamten Stapels, bestehend aus dem zweiten Chip und den darauf gestapelten Chips, in die Bump-Fläche fällt. Genauer gesagt können in einem beispielhaften Fall, bei dem "n" Chips gestapelt sind, wobei die Bumps individuell dazwischen platziert sind, ein stabiles Bump-Bonden für jeweils benachbarte Chips erzielt werden, indem der Schwerpunkt des gesamten Stapels, bestehend aus dem (n+1)-ten (n ist eine ganze Zahl von 1 bis (Anzahl der gestapelten Chips -1)) Chip und alle darauf gestapelten Chips in den Bump-Bereich fällt, der den n-ten (n ist eine ganze Zahl von 1 bis (Anzahl der gestapelten Chips -1)) Chip und den (n+1)-ten (n ist eine ganze Zahl von 1 bis (Anzahl der gestapelten Chips -1)) Chip verbindet.
  • Anzumerken ist, dass die Art des Stapeln des ersten Chips und des zweiten Chips 4 und die Konfiguration der Bump-Fläche zwischen den Chips in der vorliegenden Ausführungsform äquivalent der in der ersten Ausführungsform beschriebenen sein kann.
  • Es ist klar zu ersehen, dass die vorliegende Erfindung nicht auf die vorstehenden Ausführungsformen begrenzt ist, dass sie ohne Abweichen vom Umfang und Geist der Erfindung modifiziert und geändert werden kann.

Claims (22)

  1. Halbleitervorrichtung mit einem ersten Halbleiterelement und einem auf diesem gestapelten zweiten Halbleiterelement, ohne dass die Mittelpunkte der beiden fluchten, und Elektroden, die an dem ersten Halbleiterelement ausgebildet sind, welche über Bumps mit Elektroden, die an dem zweiten Halbleiterelement ausgebildet sind, in dem Überlappungsbereich verbunden sind, wobei der Schwerpunkt des zweiten Halbleiterelementes in eine erste Bump-Fläche fällt, die von den am weitesten außen liegenden Bumps der Bumps umgeben ist, welche das erste Halbleiterelement und das zweite Halbleiterelement bonden.
  2. Halbleitervorrichtung mit einem ersten Halbleiterelement und einem darauf gestapelten zweiten Halbleiterelement, ohne dass die Mittelpunkte der beiden fluchten, wobei eine Endfläche des zweiten Halbleiterelementes an wenigstens einer Endfläche des ersten Halbleiterelementes überstehen kann; wobei an dem ersten Halbleiterelement ausgebildete Elektroden durch Bumps mit an dem zweiten Halbleiterelement in dem überlappten Bereich ausgebildeten Elektroden verbunden sind; und wobei unter dem überhängenden Bereich des zweiten Halbleiterelementes ein Blindchip angeordnet ist, und die auf dem zweiten Halbleiterelement ausgebildeten Elektroden durch Bumps mit Elektroden, die auf dem Blindchip ausgebildet sind, gebondet sind; wobei der Schwerpunkt des zweiten Halbleiterelementes in einen Bereich fällt, der eine maximierte Fläche hat, die durch Verbinden der am weitesten außen liegenden Bumps in einer ersten Bump-Fläche und die am weitesten außen liegenden Bumps in einer zweiten Bump-Fläche bestimmt ist, um die gesamten Teile der einzelnen Bump- Flächen zu enthalten, wobei die erste Bump-Fläche von den am weitesten außen liegenden Bumps, die das erste Halbleiterelement und das zweite Halbleiterelement bonden, umgeben ist und die zweite Bump-Fläche von den am weitesten außen liegenden Bumps, die das zweite Halbleiterelement und den Blindchip bonden, umgeben ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei der Mittelpunkt der ersten Bump-Fläche und der Schwerpunkt des zweiten Halbleiterelementes einander decken.
  4. Halbleitervorrichtung nach Anspruch 1, wobei die erste Bump-Fläche drei Bump-Gruppen aufweist, und zwar diejenige für einen Eingang/Ausgang, die für die Energieversorgung und die für das Anlegen an Masse.
  5. Halbleitervorrichtung nach Anspruch 2, wobei die erste Bump-Fläche drei Bump-Gruppen aufweist, die diejenige für ein Eingang/Ausgang, die für die Energieversorgung und die für das Anlegen an Masse enthalten.
  6. Halbleitervorrichtung nach Anspruch 1, wobei das zweite Halbleiterelement ein Speicherchip ist.
  7. Halbleitervorrichtung nach Anspruch 2, wobei das zweite Halbleiterelement ein Speicherchip ist.
  8. Halbleitervorrichtung nach Anspruch 1, wobei die erste Bump-Fläche Bump-Gruppen aufweist, die symmetrisch zu wenigstens einer einzelnen Achse auf der Basis der Mittellinie des zweiten Halbleiterelementes geformt sind.
  9. Halbleitervorrichtung nach Anspruch 2, wobei die erste Bump-Fläche Bump-Gruppen aufweist, die symmetrisch zu wenigstens einer einzelnen Achse auf der Basis der Mittellinie des zweiten Halbleiterelementes geformt sind.
  10. Halbleitervorrichtung nach Anspruch 1, wobei das erste Halbleiterelement eine Anzahl von externen Verbindungsanschlüssen hat, die in einem Bereich desselben außerhalb des Überlappungsbereiches mit dem zweiten Halbleiterelement angeordnet sind, wobei die Anzahl oder externen Verbindungsanschlüsse in einer gestaffelten Art und Weise angeordnet sind.
  11. Halbleitervorrichtung nach Anspruch 2, wobei das erste Halbleiterelement eine Anzahl von externen Verbindungsanschlüssen hat, die in einem Bereich desselben außerhalb des Überlappungsbereiches mit dem zweiten Halbleiterelement angeordnet sind, wobei die Anzahl oder externen Verbindungsanschlüsse in einer gestaffelten Art und Weise angeordnet sind.
  12. Halbleitervorrichtung nach Anspruch 1, wobei auf dem zweiten Halbleiterelement ein drittes Halbleiterelement gestapelt ist, so dass der Schwerpunkt des dritten Halbleiterelementes sich mit dem Schwerpunkt des zweiten Halbleiterelementes deckt.
  13. Halbleitervorrichtung nach Anspruch 2, wobei das dritte Halbleiterelement auf dem zweiten Halbleiterelement so gestapelt ist, dass der Schwerpunkt des dritten Halbleiterelementes sich mit dem Schwerpunkt des zweiten Halbleiterelementes deckt.
  14. Halbleitervorrichtung nach Anspruch 1, wobei eine Anzahl von Halbleiterelementen auf dem zweiten Halbleiterelement so gestapelt ist, dass jeder der Schwerpunkte der Anzahl von Halbleiterelementen sich jeweils mit dem Mittelpunkt des zweiten Halbleiterelementes deckt.
  15. Halbleitervorrichtung nach Anspruch 2, wobei eine Anzahl von Halbleiterelementen auf dem zweiten Halbleiterelement so gestapelt ist, dass jeder der Schwerpunkte der Anzahl von Halbleiterelementen sich jeweils mit dem Mittelpunkt des zweiten Halbleiterelementes deckt.
  16. Halbleitervorrichtung nach Anspruch 1, wobei das erste Halbleiterelement und das zweite Halbleiterelement gebondet sind, wobei eine Endfläche des zweiten Halbleiterelementes über wenigstens eine Endfläche des ersten Halbleiterelementes hinausgehen darf.
  17. Halbleitervorrichtung nach Anspruch 2, wobei der Blindchip aus einem Material besteht, das einen Wärmeausdehnungskoeffizient nahe demjenigen des ersten Halbleiterelementes hat.
  18. Halbleitervorrichtung nach Anspruch 17, wobei der Blindchip aus Si besteht.
  19. Halbleitervorrichtung nach Anspruch 2, wobei die Dicke des Blindchips zwischen einen Maximalwert und einen Minimalwert fällt, wobei der Maximalwert durch die Summe aus der Dicke des ersten Halbleiterelementes und der Höhe der Bumps vor dem Bonden, die auf dem ersten Halbleiterelement ausgebildet sind, definiert ist und der Minimalwert durch einen Ausgleich definiert ist, der durch Subtrahieren der Höhe der Bumps vor dem Bonden vom Abstand nach dem Bonden zwischen der Rückseite des ersten Halbleiterelementes und der Oberseite des ersten Halbleiterelementes erzielt wird.
  20. Halbleitervorrichtung nach Anspruch 2, 11 bis 13, wobei der Blindchip auf seiner Oberfläche einen Metallfilm ausgebildet hat.
  21. Halbleitervorrichtung nach Anspruch 20, wobei der Metallfilm aus einem Cr-Film und einem auf diesem ausgebildeten Au-Film besteht.
  22. Halbleitervorrichtung nach Anspruch 2, wobei die Dicke des Blindchips gleich der Dicke des ersten Halbleiterelementes ist.
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