DE19709295A1

DE19709295A1 - Halbleiterbaugruppe

Info

Publication number: DE19709295A1
Application number: DE1997109295
Authority: DE
Inventors: Park Kyei Chan; Kil-Sub Roh
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1996-03-06
Filing date: 1997-03-06
Publication date: 1997-10-30
Anticipated expiration: 2017-03-07
Also published as: CN1164765A; JPH1074888A; DE19709295B4; TW358230B; GB2310953B; KR970067790A; KR100192179B1; GB2310953A; US6080931A; CN1071491C; JP2858246B2; GB9704629D0

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterbaugruppe bzw. auf ein Halblei tergehäuse, und insbesondere auf Baugruppen bzw. Gehäuse mit mehreren Chips, die dazu in der Lage sind, eine leichte, dünne und miniaturisierte Baugruppe bzw. Gehäuse zu erzielen, während deren Leistungsfähigkeit erhöht ist, gemäß den unabhängigen Ansprüchen 1 und 16.

Im allgemeinen wird bei dem Aufbau einer Halbleiterbaugruppe bzw. eines Halbleiter gehäuses aus Kunststoff ein einziger Halbleiterchip durch einen Harz bzw. Kunstharz wie etwa eine Oxidformzusammensetzung bzw. -masse ausgeformt und bildet ein Signalüber mittlungssystem, das einen Leiterrahmen verwendet, der einen äußeren Leiter hat, um auf einer gedruckten Leiterplatine (PCB: Printed Circuit Board) aufgebaut zu werden.

Fig. 10 ist eine querschnittliche Ansicht, die eine herkömmliche Halbleiterbaugruppe bzw. ein herkömmliches Halbleitergehäuse zeigt.

Bezugnehmend auf Fig. 10 werden ein Halbleiterchip (oder ein Halbleiterwürfel) 1, ein Leiterrahmen 2, der einen inneren Leiter 2a enthält, ein äußerer Leiter 2b und eine Auflage bzw. ein Paddle bzw. Druckkontaktauflage 2c vorgesehen, und dienen als Träger des Halbleiterchips 1 und in Konkurrenz hierzu, um einen Übertragungsweg für elektrische Signale nach außerhalb des Chips zu bilden. Ein Metalldraht 3 schließt den inneren Leiter 2a des Leiterrahmens 2 an den Halbleiterchip 1 an, und ein Dichtkörper dichtet den Halbleiterchip 1, den inneren Leiter 2a und den Leiterrahmen 2 und den Metalldraht 3.

Wie in Fig. 10 gezeigt, ist der Halbleiterchip 1 an die Plattform 2c des Leiterrahmens 2 mittels eines Klebers befestigt, und seine Kontaktfleckenelektrode ist elektrisch an den inneren Leiter 2a des Leiterrahmens 2 über den Metalldraht 3 angeschlossen. Ein vor bestimmter Bereich, der den Halbleiterchip 1, den inneren Leiter 2a des Leiterrahmens 2 und den Metalldraht 3 enthält, ist durch einen Kunstharz abgedichtet, um dadurch einen rechteckigen bzw. -winkligen Gehäusekörper bzw. Baugruppenkörper, d. h. den dichtenden Körper 4, zu bilden. An beiden Seiten des dichtenden Körpers 4 sind mehrere äußere Leiter, die sich von dem dichtenden Körper 4 erstrecken, voneinander in vorbestimmten Abständen bzw. Intervallen getrennt, um auf der gedruckten Leiterplatte aufgebaut zu werden.

Ein Herstellungsverfahren des Kunststoffhalbleitergehäuses bzw. der Halbleiterbaugruppe aus Kunststoff gemäß dem herkömmlichen Stand der Technik umfaßt die Schritte wie folgt:
Der Halbleiterchip 1 wird als Würfel auf der Plattform bzw. dem Paddle 2c des Leiterrah mens 2 befestigt bzw. aufgebonded; der Halbleiterchip 1 wird auf der Plattform 2c an den inneren Leiter 2a des Leiterrahmens 2 mittels des Metalldrahtes 3 befestigt bzw. ange schlossen; der vorbestimmte Bereich, der den Halbleiterchip 1, den inneren Leiter 2a des Leiterrahmens 2 und den Metalldraht 3 umfaßt, wird gedichtet, um dadurch den dichtenden Körper 4 zu bilden; Sperrträger werden geschnitten (nicht gezeigt), die ihre Funktion erfüllen, um jeden Leiter des Leiterrahmens 2 durch einen Trimmprozeß bzw. ein Zurrecht stutzen bzw. -schneiden zu tragen; und der äußere Leiter 2b, der sich von den beiden Seiten des dichtenden Körpers 4 fortsetzt, wird durch ein Ausbildungsverfahren gefaltet. Eine Halbleiterbaugruppe bzw. ein Halbleitergehäuse, das über die oben aufgezeigten Prozesse hergestellt worden ist, errichtet dessen äußeren Leiter 2b zu dem gedruckten Metalleitungsstrukturen der Platine aus, bzw. ordnet diese dazu an, und wird durch eine Wiederverflüssigung nach einer Lotbeschichtung montiert, um dadurch die Eingangs- /Ausgangsoperationen eines elektrischen Signals durchführen zu können.

Bei der herkömmlichen Halbleiterbaugruppe gibt es jedoch ein Problem, indem die Kapazi tät bzw. Leistungsfähigkeit der Baugruppe bzw. des Gehäuses beschränkt ist, weil der Baugruppen- bzw. Gehäusekörper, der den Chip 1 enthält, sehr dick ist und ein großes Volumen hat.

Ferner gibt es ein Problem, indem die herkömmliche Halbleiterbaugruppe eine geringe Verläßlichkeit aufgrund der physikalischen Eigenschaften des Drahtes hat, wie er bei dem Verbinden durch den Metalldraht verwendet wird, wobei dieser aus einem Material, wie etwa einem Aluminium oder Gold gemacht ist, der leicht aufgrund äußere Einflüsse schad haft werden kann.

Zusätzlich hat in dem Fall einer Baugruppe bzw. eines Gehäuses mit mehreren Niveaus, wo zwei oder mehr Halbleiterchips in einem einzigen dichtenden Körper aufgebaut werden, die herkömmliche Halbleiterbaugruppe aufgrund der Schleifenhöhe des Drahtes eine Ein schränkung beim Erzielen einer leichten, dünnen und miniaturisierten Baugruppe. Zusätz lich gibt es in dem Fall, wo zwei Chips einander gegenüberliegen, ein Problem, indem ein Herstellungsverfahren komplizierter wird, wobei der Grund darin besteht, daß ein Chip einen Spiegelchip verwenden muß, der unterschiedlich als der andere Chip konstruiert ist. Darüberhinaus leidet die herkömmliche Halbleiterbaugruppe unter einer eingeschränkten Leiterbeinchen- bzw. -stiftkonfiguration, und zwar aufgrund des Aufbaus des Chips selbst, wenn der innere Leiter eines Moduls für mehrere Chips für die elektrische Leitung kon struiert wird.

Die vorliegende Erfindung ist folglich auf ein Halbleitergehäuse bzw. eine Halbleiterbau gruppe gerichtet, die im wesentlichen eines oder mehrere der Probleme aufgrund der Einschränkungen und Nachteile der bezuggenommenen Art soweit als möglich ausräumt.

Eine Aufgabe der Erfindung ist es, eine Halbleiterbaugruppe bzw. ein Halbleitergehäuse bereit zu stellen, daß dazu in der Lage ist, ein leichtes, dünnes und miniaturisiertes Gehäu se bzw. Baugruppe zu erzielen, während dessen bzw. deren Leistungsfähigkeit oder Auf nahmefähigkeit gesteigert wird.

Wenigstens eine der oben aufgeführten Aufgaben wird durch den Gegenstand des Patent anspruchs 1 bzw. des Patentanspruchs 16 gelöst.

Vorteilhafte Ausführungsformen der erfindungsgemäßen Gegenstände werden durch die Unteransprüche definiert.

Die Vorteile gemäß der vorliegenden Erfindung beruhen unter anderem darauf, daß eine Halbleiterbaugruppe bzw. ein Halbleitergehäuse folgendes umfaßt:

(a) Zwei oder mehrere Chips, die mehrere Verbindungskontaktflächen bzw. Bondpads haben, (b) einen isolierenden Schaltungsfilm, der (i) einen isolierenden Grundfilm mit mehreren Durchgangslöchern, (ii) mehrere erste Metalleitungen, die auf oberen und unteren Flächen des Grundfilms ausgebildet sind, (iii) mehrere sich fortsetzende bzw. erstreckende, leitende innere Kontaktflecken, die jeweils auf den ersten Metalleitungen ausgebildet sind, wobei diese jeweils an die Bond- bzw. Verbindungskontaktflecken jedes Halbleiterchips angeschlossen sind, (iv) mehrere sich fortsetzende bzw. erstreckende, leitende äußere Kontaktflächen, die auf der ersten Metalleitung in einem vorbestimmten Abstand bzw. Interval von den mehreren inneren Kontaktflächen bzw. -pads ausgebildet sind, und (v) mehrere zweite Metalleitungen umfaßt, die entlang der Wandoberfläche der mehreren Durchgangslöcher ausgebildet sind, um an die inneren Kontaktflecken von jedem Halblei terchip, um sie elektrisch aneinander anzuschließen, innere Kontaktflecken anzuschließen, die an den oberen und unteren Oberflächen des Grundfilms angeordnet sind, (c) einen Leiterrahmen, der einen inneren Leiter enthält, um die äußeren Kontaktflecken des isolieren den Schaltungsfilms an eine äußere Einrichtung anzuschließen, wodurch die Halbleiterchips an den isolierenden Schaltungsfilm in einer Weise angesetzt sind, so daß die oberen Ober flächen, wo die Verbindungskontaktflecken bzw. Bondpads angeordnet sind, einander gegenüberliegen.

Es ist verständlich, daß sowohl die voranstehende allgemeine Beschreibung als auch die folgende im einzelnen dargelegte Beschreibung beispielhaft und erläuternd sind, und nicht dazu gedacht sind, eine zusätzliche Erläuterung der Erfindung bereitzustellen, wie sie beansprucht ist.

Die begleitenden Darstellungen, die einbezogen sind, um ein zusätzliches Verständnis der Erfindung bereitzustellen und in diese Beschreibung einbezogen sind, und einen Teil dieser ausmachen, stellen Ausführungsformen der Erfindung dar und dienen zusammen mit der Beschreibung dazu, die Grundsätze der Darstellungen zu erläutern.

Die Kurzbeschreibung der Darstellungen lautet wie folgt:

Fig. 1 ist eine querschnittliche Ansicht, die den Aufbau einer Halbleiterbaugruppe bzw. Halbleitergehäuses gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2 ist eine im einzelnen dargelegte querschnittliche Ansicht, die das Verhältnis unter einem Halbleiterchip, einem isolierenden Schaltungsfilm bzw. einer isolierenden Schaltungsschicht und einem Leiterrahmen in Fig. 1 zeigt;

Fig. 3 ist eine teilweise Draufsicht des isolierenden Schaltungsfilms nach Fig. 2;

Fig. 4A ist eine teilweise querschnittliche Ansicht, die entlang der Linie A-A nach Fig. 3 angelegt ist, und

Fig. 4B ist eine vergrößerte geschnittene Ansicht, die entlang der Linie B-B nach Fig. 3 angelegt ist;

Fig. 5 ist eine Schnittansicht, die den Aufbau eines Halbleitergehäuses bzw. einer Halbleiterbaugruppe gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 6 ist eine im einzelnen dargestellte Schnittansicht, die das Verhältnis unter einem Halbleiterchip, einem isolierenden Schaltungsfilm bzw. einer isolie renden Schaltungsschicht und einem Leiterrahmen nach Fig. 5 zeigt;

Fig. 7A-C sind Ansichten die einen isolierenden Schaltungsfilm nach Fig. 6 zeigen, wobei Fig. 7A eine Teilschnittansicht davon ist; Fig. 7B eine Teildraufsicht ist und Fig. 7C eine vergrößerte Schnittansicht eines Abschnitts, der ein Durchführungsloch enthält, ist;

Fig. 8 eine im einzelnen dargelegte Schnittansicht ist, die ein anderes Anschluß verhältnis unter einem Halbleiterchip, einem isolierenden Schaltungsfilm bzw. einer isolierenden Schaltungsschicht und einem Leiterrahmen gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 9A-B Schnittansichten sind, die jeweils den Aufbau der Halbleiterbaugruppe bzw. des Halbleitergehäuses gemäß einer vierten Ausführungsform der vorliegen den Erfindung zeigen;

Fig. 10 ist eine querschnittliche Ansicht, die den Aufbau einer herkömmlichen Halbleiterbaugruppe zeigt.

Es wird nun im einzelnen auf die bevorzugten Ausführungsformen der vorliegenden Erfindung eingegangen, wobei deren Beispiele in den begleitenden Darstellungen wiederge geben sind.

Eine Halbleiterbaugruppe gemäß der vorliegenden Erfindung hat äußere Leiter, die sich jeweils von beiden Seiten eines Baugruppenkörpers bzw. Gehäusekörpers erstrecken bzw. fortsetzen, oder in Richtung einer unteren Oberfläche des Baugruppenkörpers freigelegt sind.

Eine isolierende Schaltungsschicht bzw. ein isolierender Schaltungsfilm gemäß der vorlie genden Erfindung weist einen isolierenden Grundfilm und Signalübertragungselemente auf, die auf den oberen und unteren Oberflächen des Grundfilms ausgebildet sind und für eine elektrische Leitung bereitgestellt sind, wobei die Signalübertragungselemente mehrere innere Kontaktflächen enthalten, die an Verbindungskontaktflecken bzw. Bondpads eines Halbleiterchips angeschlossen sind und mehrere äußere Kontaktflächen bzw. Pads, die an den inneren Leiter eines Leiterrahmens angeschlossen sind. Ferner sind mehrere Durch gangslöcher ausgebildet, um die spezifischen Metalleitungen auf den oberen und unteren Oberflächen des Grundfilms bzw. der Grundschicht aneinander anzuschließen, wodurch die Verbindungskontaktflächen bzw. Bondpads der oberen und unteren Chips aneinander angeschlossen werden.

Bei dem Halbleitergehäuse gemäß der vorliegenden Erfindung werden die inneren Kontakt flecken und die äußeren Kontaktflecken des isolierenden Schaltungsfilms so ausgebildet, um sich bis zu einer vorbestimmten Höhe von der Oberfläche der Metalleitung fortzusetzen bzw. zu erstrecken und werden elektrisch an die Halbleiterchips und die inneren Leiter des Leiterrahmens angeschlossen sind. Auch sind der isolierende Schaltungsfilm, die Halbleiter chips und der innere Leiter des Leiterrahmens mittels eines anisotropen Leiters, der ein gegebenes Teil enthält, angesetzt. Hier beträgt die Dicke des isolierenden Schaltungsfilms bevorzugt 10 bis 100 µm und die inneren und äußeren Pads bzw. Kontaktflecken sind bei einer Höhe von 1 bis 20 µm und einer Quadratgröße von 5 µm × 5 µm bis 200 µm × 200 µm ausgebildet. Ein Metall wie etwa Ag, Sn oder In, das eine elektrische Leitfähigkeit von 10^-9 Ω/cm bzw. Ω/cm oder mehr hat, bedeckt den inneren Leiter des Leiterrahmens, der an die äußeren Pads bzw. Kontaktflecken des isolierenden Schaltungsfilms angeschlossen ist. Der anisotrope Leiter enthält leitende Teilchen bzw. Partikel und einen Harz in flüssigen und festen Zuständen, der aus einer Gruppe ausgewählt ist, die Epoxi- oder transformierte Epoxi-Harze bzw. -Kunstharze, Polyester oder ein transformiertes Polymer, Acrylsäurester oder einen transformierten Ester, Silikonharze, Phenoxyharze, Polyurethan, Polysulfid, Cyanaclylate, Polyalexine und ein Polymer enthält, das durch thermische Strahlung, ultraviolette Strahlung oder Raumtemperatur gehärtet wird. Die vorgegebenen Teilchen bzw. Partikel, die in dem anisotropen Leiter enthalten sind, haben eine Größe von 3 bis 15 µm und weisen Ag, Ni, In, Sn, Indiumzinnoxid oder irgendeine Kombination der obigen Materialien oder anderer zweckmäßiger Materialien, wie etwa Kohlenstoff oder dergleichen auf.

Andererseits können die gegebenen Teilchen auch ein Metall umfassen, das eine elektrische Leitfähigkeit von 10^-8 Ω/cm hat. Dabei können die Teilchen bzw. Partikel rechteckig bzw. -winklig, quadratisch, dreieckig, hexagonal, als quadratischer oder dreieckiger Stab in ihrer Form sein.

Bei der Halbleiterbaugruppe gemäß der vorliegenden Erfindung werden auf einer Metallei tung auf dem isolierenden Schaltungsfilm ein innerer Pad bzw. Kontaktflecken und ein entsprechender äußerer Pad bzw. Kontaktflecken ausgebildet.

Ein Anschluß bzw. eine Anschlußwarze oder -erhebung einer vorbestimmten Höhe ist auf den Verbindungskontaktflächen bzw. Bondpads der Halbleiterchips ausgebildet, wobei die Kontakterhebung bzw. der Bump die Chips elektrisch an den isolierenden Schaltungsfilm anschließt. Der elektrische Anschluß dazwischen wird durch den anisotropen Leiter vor genommen, der die vorgegebenen Teilchen bzw. Partikel enthält, und die äußeren An schlußflecken des isolierenden Schaltungsfilms sind in den inneren Leiter des Leiterrahmens über Thermokompression gebonded bzw. damit verbunden.

Die Anschlußerhebung wird bevorzugt mit einer Höhe von 5 bis 20 µm und einer Weite bzw. Breite von 30 bis 200 µm ausgebildet, und wird durch Zusammensetzen bzw. Verbin den sämtlicher leitender Materialien, wie etwa Gold, Silber und ein leitendes Polymer gemacht. Inzwischen enthält die Metalleitung die den isolierenden Schaltungsfilm bildet Cu, Ni, Au; Cu, Ni, Cr, Au oder Cu, Ni, Co und Au. Der isolierende Schaltungsfilm bzw. isolierende Schaltungsschicht ist innerhalb von 1 mil ausgebildet. Zusätzlich hat das Durch gangsloch einen Durchmesser von jeweils etwa 10 bis ca. 20 µm.

Die Fig. 1 ist eine Schnittansicht, die einen Aufbau einer Halbleiterbaugruppe gemäß einer Ausführungsform der vorliegenden Erfindung zeigt und Fig. 2 ist eine im einzelnen wiedergegebene Schnittansicht, die ein Anschlußverhältnis zwischen dem Halbleiterchip, dem isolierenden Schaltungsfilm und dem Leiterrahmen nach Fig. 1 zeigt. Die Fig. 3 und 4A bis 4B sind Ansichten, die den isolierenden Schaltungsfilm in Fig. 2 zeigen, wobei: Fig. 3 eine Teildraufsicht des isolierenden Schaltungsfilms ist, der in Baugruppen von Steckgehäusetyp nach Fig. 2 verwendet wird; Fig. 4A ist ein Teilschnittansicht, die entlang der Linie A-A nach Fig. 3 angelegt ist; und Fig. 4B ist eine vergrößerte Schnitt ansicht, die entlang der Linie B-B nach Fig. 3 angelegt ist.

Bezugnehmend auf die Fig. 1 und 2 werden Halbleiterchips 10 und 10′ an die obere und die untere Oberfläche eines isolierenden Schaltungsfilms 20 angesetzt, um den oberen Oberflächen, d. h. den Oberflächen, wo die Bondpadelektroden bzw. Verbindungsanschluß elektroden angeordnet sind, der Chips 10 und 10′ gegenüber zu liegen. Eine Metalleitungs struktur wird auf dem isolierenden Schaltungsfilm 20 zu dem Zweck der elektrischen Leitung ausgebildet und ein innerer Leiter 31 des Leiterrahmens wird auf beiden Seiten des isolierenden Schaltungsfilms 20 angeschlossen, um dadurch einen elektrischen Anschlußpfad zu dem äußeren Chips 10 und 10′ zu bilden.

Die Halbleiterchips 10 und 10′, der isolierende Schaltungsfilm 20 und der innere Leiter 31 werden durch einen anisotropen Leiter 40 verbunden bzw. gebonded, und ein vorbestimm ter Bereich, der die Chips 10 und 10′, den isolierenden Schaltungsfilm 20 und den inneren Leiter 31 enthält, wird durch ein dichtendes Material abgedichtet, um dadurch einen Gehäusekörper bzw. einen Baugruppenkörper 50 zu bilden. Auf der unteren Oberfläche des Gehäusekörpers 50 wird ein äußerer Leiter 32 ausgebildet, der sich von dem inneren Leiter 31, der auf dem Substrat (nicht gezeigt) aufgebaut ist, erstreckt.

Um einen hohen Grad an Verläßlichkeit bei der Halbleiterbaugruppe bzw. dem Halbleiter gehäuse gemäß der vorliegenden Erfindung zu erzielen, werden die Halbleiterchips un mittelbar auf den isolierenden Schaltungsfilm 20 gebonded bzw. damit verbunden und die Anschlüsse des isolierenden Schaltungsfilms 20 werden mit den inneren Leitern 31 des Leiterrahmens verbunden. Um zusätzlich die Größe der Chips 10 und 10′, die den Gehäu sekörper bzw. Baugruppenkörper 50 belegen, zu steigern und die Leistungsfähigkeit des Gehäuses bzw. der Baugruppe zumindest zwei oder mehr Male zu erhöhen, wird die herkömmliche Plattform (Paddle) des Leiterrahmens entfernt und die Chips werden auf beiden Seiten des isolierenden Schaltungsfilms 20 aufgebaut.

Der isolierende Schaltungsfilm 20 wird hergestellt indem ein weit verbreitetes Herstellungs verfahren für flexible Schaltungsplatinen oder eine Designmodifikation davon verwendet werden, die im Folgenden unter Bezugnahme auf die Fig. 3 und 4A bis 4B beschrieben werden.

Bezugnehmend auf die Fig. 3 und 4A bis 4B weist der isolierende Schaltungsfilm 20 einen Grundfilm bzw. eine Basisschicht 21 und eine Metalleitung 22 auf, und hat eine Dicke von ca. etwa 10 bis ungefähr 200 µm. Die Metalleitung 22 ist auf der oberen und unteren Schicht des Grundfilm 21 angeordnet, auf denen Cu, Ni, Au abgeschieden oder galvanisch bis zu einer vorbestimmten Dicke aufgetragen sind. Bevorzugt beträgt die Dicke des Grundfilms 21 näherungsweise 25 µm, und das Ni und das Au, die darauf aufeinand erfolgend abgeschieden bzw. darauf platiert sind, haben eine Dicke von 0,3 µm bzw. 0,1 bis 0,15 µm. Insbesondere verstehen sich diese Dicken und/oder andere hier angegebene Größen, Abmessungen etc. jeweils mit Abweichungen von bis zu ca. 50%.

Auf der Metalleitung 22 werden mehrere innere Kontaktflecken 23 bis zu einer vorbestimm ten Höhe von der Oberfläche der Metalleitung 22 ausgebildet, von denen jede an die entsprechenden Bondpads bzw. Kontaktverbindungsflächen der Halbleiterchips 10 und 10′ angeschlossen ist. Mehrere äußere Pads bzw. Kontaktflecken 24 sind auch bis zu einer vorbestimmten Höhe von der Oberfläche der Metalleitung ausgebildet, wobei jede von diesen an den inneren Leiter des Leiterrahmens angeschlossen ist. Der innere Pad bzw. Kontaktflecken 23 ist von dem äußeren Kontaktflecken 24 durch einen vorbestimmten Abstand getrennt. Bevorzugt liegt die hervorstehende Höhe der inneren und äußeren Kontaktflecken 23 und 24 innerhalb von 1 bis 20 µm, wobei die Größe von deren Ober fläche von etwa 5 µm × 5 µm bis ca. 200 µm × 200 µm reicht.

Um gleiche Anschlüsse der Halbleiterchips 10 und 10′ miteinander zu verbinden, beispiels weise um einen CAS-Anschluß (Spalten-, Adress-, Strobe-Anschluß) des Chips 10 an einen CAS-Anschluß des Chips 10′ anzuschließen, oder um einen RAS-Anschluß (Zeilen-, Adress-, Strobe-Anschluß) des Chips 10 an einen RAS-Anschluß des Chips 10′ anzuschlie ßen, wird ein Durchgangsloch 25 ausgebildet, indem ein vorgeschriebenes leitendes Metall 26 entlang dessen beiden Wänden ausgebildet wird, so daß es den oberen und den unteren Chip 10 und 10′ elektrisch anschließt. Bevorzugt wird der Durchmesser des Durchgangs loches 25 mit etwa 10 bis ca. 200 µm ausgebildet. Bei dieser Ausführungsform wird ein Durchgangsloch 25 durch 2 entsprechende innere Kontaktflecken 23 auf einer Seitenfläche des isolierenden Schaltungsfilms 20 geteilt.

Inzwischen weist die Metalleitung 22 Cu, Ni und Au auf, kann jedoch auch Cu, Ni, Cr und Au oder Cu, Ni, Co und Au aufweisen. Ansonsten kann die Metalleitung 22 auch ein Metall aufweisen, das eine elektrische Leitfähigkeit von mehr als 10^-8 Ω/cm bzw. Ωcm hat.

Zurückkommend auf Fig. 1 ist der anisotrope Leiter 40, der aufgetragen ist, um dem isolierenden Schaltungsfilm 20 an die Halbleiterchips 10 und 10′ bzw. die inneren Leiter 31 anzusetzen, ist ein Harz in flüssigen oder festen Zuständen und enthält zur elektrischen Leitung ein vorgegebenes Teilchen bzw. vorgegebene Partikel. Beispiele des anisotropen Leiters 40 lauten wie folgt: Epoxi- oder transformierte Epoxi-Harze bzw. -Kunstharze, Polyester oder ein transformiertes Polymer, Acrylsäurester oder einen transformierten Ester, Silikonharze, Phenoxyharze, Polyurethan, Polysulfid, Cyanaclylate, Polyalexine und ein Polymer enthält, das durch thermische Strahlung, ultraviolette Strahlung oder Raum temperatur gehärtet wird. Die in dem anisotropen Leiter enthaltenen gegebenen Teilchen haben eine Größe von 3 bis 15 µm und weisen Ag, Au, Ni, In, Sn, Indiumzinnoxid oder eine Legierung davon auf. Ansonsten kann das vorgegebene Teilchen bzw. können die gegebenen Partikel auch aus einem Metall sein, die eine elektrische Leitung von mehr bzw. weniger als 10^-8 Ω/cm haben. Ag, Sn, In oder ein Metall, das eine elektrische Leit fähigkeit von mehr als 10^-8 Ω/cm bzw. von weniger als 10^-8 Ω/cm hat, bedeckt im inneren Leiter 31 des Leiterrahmens, der an die äußeren bzw. herausführenden Kontaktflecken des isolierenden Schaltungsfilms 20 angeschlossen ist, um dadurch die elektrische Leitung zu verbessern.

Hiernach wird ein Herstellungsverfahren für ein Halbleitergehäuse bzw. eine Halbleiterbau gruppe gemäß der vorliegenden Erfindung erörtert.

Zunächst wird der isolierende Schaltungsfilm 20 in einer ähnlichen Weise wie allgemein gedruckte Schaltungsplatinen hergestellt. Im einzelnen wird Cu bis zu einer vorbestimmten Dicke auf der oberen und der unteren Oberfläche des Grundfilms abgeschieden, wo mehre re Durchgangslöcher ausgebildet sind und Ni und Au werden anschließend bis zu einer vorbestimmten Dicke aufgetragen. Danach wird ein Strukturierungsverfahren ausgebildet, um Metalleitungen, innere Kontaktflecken und äußere Kontaktflecken auszubilden. Danach wird eine Metallbeschichtung durchgeführt, um eine Metalleitung zum Anschließen eines inneren Kontaktfleckens eines oberen Chips an einen inneren Kontaktflecken, der diesem entspricht, durch die Durchgangslöcher auszubilden. Durch die oben aufgezeigten Schritte wird der isolierende Schaltungsfilm, der die mehreren inneren Kontaktflecken und äußeren Kontaktflecken aufweist, vervollständigt. Zu dieser Zeit werden Kontaktflecken auf der oberen und der unteren Oberfläche des isolierenden Schaltungsfilms, die an die Verbin dungskontaktflecken bzw. Bondpads des Chips und an die inneren Leiter des Leiterrahmens angeschlossen sind, bis zu einer Höhe von 5 µm ausgebildet.

Nachdem der isolierende Schaltungsfilm auf der Bondvorrichtung bzw. Verbindungsvor richtung zusammen mit dem Leiterrahmen angeordnet ist, werden der Halbleiterchip, der isolierende Schaltungsfilm und der Leiterrahmen unter Verwendung des anisotropen Leiters verbunden bzw. gebonded. Zu dieser Zeit wird in dem Fall der Verwendung eines flüssigen anisotropen Leiters der flüssige anisotrope Leiter durch ein Dispersionsdruckverfahren oder ein Siebdruckverfahren aufgetragen und wird dann unter Verwendung thermischer oder ultravioletter Strahlung gehärtet. In dem Fall der Verwendung eines festen anisotropen Leiters wird er jedoch unter Verwendung einer thermischen Andrucktechnik verbunden. Nachdem ein Chipanschlußprozeß fertig ist, wird der andere Chip mit dem gleichen Verfahren angebaut bzw. verbunden.

Wenn das obige Verfahren fertig ist, ist ein Halbleitergehäuse bzw. eine Halbleiterbaugrup pe über Formungs-, Trimm- und Ausbildungsprozesse in der gleichen Weise wie die allgemein üblichen Halbleitergehäuse bzw. Halbleiterbaugruppen ausgebildet. Danach wird die Halbleiterbaugruppe bzw. das Halbleitergehäuse auf der gedruckten Schaltungsplatine in einer Weise montiert und gelötet, daß der äußere Leiter des Leiterrahmens, der sich aus dem Gehäuse- bzw. Baugruppenkörper fortsetzt oder davon freigelegt ist zu den Metallei tungen auf der gedruckten Schaltungsplatine ausrichtet bzw. anordnet und letztendlich zum Eingeben/Ausgeben eines elektrischen Signal funktioniert. Deshalb ist das Halbleitergehäuse bzw. die Halbleiterbaugruppe gemäß der vorliegenden Erfindung dazu in der Lage eine leichte, dünne und miniaturisierte Anordnung in der Baugruppe bzw. im Gehäuse zu erzielen, während die Leistungsfähigkeit gesteigert wird.

Zusätzlich werden bei dem Halbleitergehäuse bzw. der Halbleiterbaugruppe gemäß der vorliegenden Erfindung zwei Halbleiterchips in einer Weise mit dem Gesicht nach unten unter Verwendung eines isolierenden Schaltungsfilms angesetzt, indem Durchgangslöcher ausgebildet sind, um die elektrische Leitung zwischen den zwei Chips zu erzielen. Im Ergebnis benötigt die Halbleiterbaugruppe bzw. das Halbleitergehäuse keinen Spiegelchip, und kann eine einfache bzw. leichte, dünne und miniaturisierte Anordnung in einer Bau gruppe bzw. einem Gehäuse erzielen, während die Leistungsfähigkeit bzw. Kapazität gesteigert wird. Darüberhinaus kann bei dem Halbleitergehäuse bzw. der Halbleiterbau gruppe gemäß der vorliegenden Erfindung da die Chipplattform des vorhandenen Leiterrah mens und dessen Drahtverbindung durch den isolierenden Schaltungsfilm ersetzt sind, die Verläßlichkeit der Halbleiterbaugruppe bzw. des Halbleitergehäuses verbessert werden, und die Leiterbeinchen- bzw. stiftkonfiguration des Leiterrahmens kann frei ausgebildet werden, weil ferner die beiden Chips in der Weise mit dem Gesicht nach unten angesetzt sind, kann ein Defekt aufgrund von α-Teilchen, die durch die Epoxi-Formungszusammensetzung erzeugt werden, verhindert werden.

Die Fig. 5 ist eine Schnittansicht, die einen Aufbau eines Halbleitergehäuses bzw. einer Halbleiterbaugruppe gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. Die Fig. 6 ist eine Schnittansicht im einzelnen, die ein Anschlußverhältnis zwischen einem Halbleiterchip, einem isolierenden Schaltungsfilm und einem Leiterrahmen in Fig. 5 zeigt. Die Fig. 7A bis 7C sind Ansichten, die einen isolierenden Schaltungsfilm bzw. eine isolierende Schaltungsschicht zeigt, die in Baugruppen- bzw. Gehäusetypen vom Quad- Flachtyp bzw. Vierer-Flachtyp nach Fig. 6 verwendet werden, wobei Fig. 7A eine Teilschnittansicht ist, Fig. 7B eine Teildraufsicht ist, und Fig. 7C eine vergrößerte Schnittansicht ist, die ein Durchführungsloch zeigt.

Bezugnehmend auf die obigen Darstellungen ist der isolierende Schaltungsfilm 20 an die Halbleiterchips 10 und 10′ über einen Metallhöcker bzw. eine Metallerhebung 60 an geschlossen, die auf den Bondpads bzw. Kontaktflecken der Chips ausgebildet sind. Die Halbleiterchips 10 und 10′ und der isolierende Schaltungsfilm 20 sind aneinander mittels des anisotropen Leiters 40 angesetzt. Der innere Leiter 31 des Leiterrahmens und der äußere Kontaktflecken 24 des isolierenden Schaltungsfilms 20 sind miteinander verbunden, ohne durch den anisotropen Leiter 40 abgestützt zu werden.

Mit anderen Worten setzen sich die inneren und äußeren Kontaktflecken 23 und 24 auf den Metalleitungen 22 des isolierenden Schaltungsfilms 20 nicht von der Oberfläche der Metall leitung fort, und sind auf dem gleichen Niveau wie die Metalleitungsoberfläche angeordnet. Die Metallerhebung 60 ist bei einer vorbestimmen Höhe auf den Bondpads bzw. den Verbindungskontaktflecken der Chips ausgebildet, wobei diese dazu dient, die Chips 10 und 10′ mit dem isolierenden Schaltungsfilm 20 über den anisotropen Leiter 40 zu verbinden. Inzwischen sind der isolierende Schaltungsfilm 20 und die innere Leitung 31 des Leiterrah mens durch ein Schweißverfahren verbunden worden.

Unter der obigen Konstruktion beträgt die Höhe der Metallerhebung 60 etwa 5 bis ca. 20 µm, und dessen Breite beträgt ca. 30 bis ungefähr 200 µm. Die Hauptmaterialien der Verbindung bzw. Zusammensetzung der Metallerhebung 60 können irgendwelche Metalle umfassen, die eine elektrische Leitfähigkeit haben, wie etwa Gold, Lot oder ein leitendes Polymer.

Ein Herstellungsverfahren der Halbleiterbaugruppe bzw. des Halbleitergehäuses gemäß dieser Ausführungsform der vorliegenden Erfindung ist dem der oben aufgezeigten Aus führungsform ähnlich bzw. gleich. Nachdem der isolierende Schaltungsfilm ausgebildet worden ist, werden die äußeren Kontaktflecken des isolierenden Schaltungsfilms 20 mit dem inneren Leiter des Leiterrahmens durch ein thermisches Kompressionsverfahren verbunden, und der isolierende Schaltungsfilm wird in eine Verbindungsmaschine bzw. Bondmaschine geladen. Dann wird der Halbleiterchip 10 und den isolierenden Schaltungs film 20 gebonded bzw. damit verbunden, wobei der anisotrope Leiter verwendet wird. Danach wird der andere Halbleiterchip 10′ durch einen Härtungsprozeß gebonded bzw. verbunden, und das Halbleitergehäuse bzw. die Halbleiterbaugruppe wird letztendlich wie in Fig. 5 gezeigt durch ein Baugruppennachanordnungsverfahren hergestellt. Die Fig. 8 ist eine detaillierte Schnittansicht, die ein anderes Anschlußverhältnis unter einem Halblei terchip, einem isolierendem Schaltungsfilm und einem Leiterrahmen gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt.

Wie in Fig. 8 gezeigt, enthalten die Halbleiterchips 10 und 10′ die Metallerhebung 60 und die isolierende Schaltungsschicht bzw. der Schaltungsfilm 20 hat auch mehrere sich er streckende bzw. fortsetzende innere Kontaktflecken 23. Eine im einzelnen dargelegte Beschreibung von dessen Aufbau und Wirkung wird vermieden, weil das Verhältnis dazwischen das gleiche ist, wie bei den oben erörterten Ausführungsformen.

Die Fig. 9A und B sind querschnittliche Ansichten, die jeweils einen Aufbau der Halbleiterbaugruppe bzw. des Halbleitergehäuses gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigen. Wie in den Fig. 9A und B gezeigt, ist der äußere Leiter 32 des Leiterrands von den Baugruppen- bzw. Gehäusekörper freigelegt und ist dann in eine vorbestimmte Form im Vergleich mit dem äußeren Leiter gefaltet, der auf der unteren Oberfläche des Gehäuses- bzw. Baugruppenkörpers freigelegt ist, wie es in den obigen Ausführungsformen beschrieben ist. Zusätzlich zu der obigen Form kann der äußere Leiter mittlerweile, wie in Fig. 9B gezeigt verschiedene Gestalten haben. Der Aufbau und die Wirkung dieser Ausführungsform der vorliegenden Erfindung ist gleich wie bei den oben erörterten Ausführungsformen.

Es wird jenen im Stand der Technik klar sein, daß verschiedene Modifikationen und Variationen in einem Halbleitergehäuse bzw. einer Halbleiterbaugruppe gemäß der vorlie genden Erfindung vorgenommen werden können, ohne das Wesen oder den Bereich der Erfindung zu verlassen. Folglich ist es bezweckt, daß die vorliegende Erfindung die Modifikationen und Variationen dieser Erfindung abdeckt, vorausgesetzt, sie fallen in den Bereich der beigeschlossenen Ansprüche und deren Äquivalente.

Claims

1. Halbleiterbaugruppe bzw. Halbleitergehäuse mit den folgenden Merkmalen:

(a) Zwei oder mehrere Chips (10, 10′), die mehrere Verbindungskontaktflächen bzw. Bondpads haben,
(b) einen isolierenden Schaltungsfilm (20), der
(i) einen isolierenden Grundfilm (21) mit mehreren Durchgangslöchern,
(ii) mehrere erste Metalleitungen (22), die auf oberen und unteren Flä chen des Grundfilms (21) ausgebildet sind,
(iii) mehrere sich fortsetzende bzw. erstreckende, leitende innere Kontakt flecken (23), die jeweils auf den ersten Metalleitungen ausgebildet sind, wobei diese jeweils an die Bond- bzw. Verbindungskontakt flecken jedes Halbleiterchips (10, 10′) angeschlossen sind,
(iv) mehrere sich fortsetzende bzw. erstreckende, leitende äußere bzw. herausführende Kontaktflächen (24), die auf der ersten Metalleitung in einem vorbestimmten Abstand bzw. Interval von den mehreren inneren Kontaktflächen bzw. -pads ausgebildet sind, und
(v) mehrere zweite Metalleitungen umfaßt, die entlang der Wandober fläche der mehreren Durchgangslöcher ausgebildet sind, um an die inneren Kontaktflecken von jedem Halbleiterchip, um sie elektrisch aneinander anzuschließen, innere Kontaktflecken anzuschließen, die an den oberen und unteren Oberflächen des Grundfilms (21) angeord net sind,
(c) einen Leiterrahmen, der einen inneren Leiter (31) enthält, um die äußeren Kontaktflecken des isolierenden Schaltungsfilms (20) an eine äußere Ein richtung anzuschließen, wobei die Halbleiterchips (10, 10′) an den isolieren den Schaltungsfilm (20) in einer Weise angesetzt sind, so daß die oberen Oberflächen, wo die Verbindungskontaktflecken bzw. Bondpads angeordnet sind, einander gegenüberliegen.

2. Halbleiterbaugruppe bzw. Halbleitergehäuse nach Anspruch 1, das ferner einen Gehäusekörper aufweist, der einen vorbestimmten Bereich umgibt, der die Halblei terchips (10, 10′) den isolierenden Schaltungsfilm (20) und den inneren Leiter (31) des Leiterrahmens umgibt.

3. Halbleiterbaugruppe bzw. Halbleitergehäuse nach Anspruch 2, wobei der äußere Leiter des Leiterrahmens an beiden äußeren Seiten des Baugruppen- bzw. Gehäuse körpers (50) erstreckt bzw. fortgesetzt ist und elektrisch an eine gedruckte Schal tungsplatine angeschlossen ist.

4. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 2 oder 3, wobei der äußere Leiter des Leiterrahmens an der unteren Oberfläche des Gehäuse bzw. Baugruppenkörpers (50) freigelegt ist, und elektrisch an eine gedruckte Schal tungsplatine angeschlossen ist.

5. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 1 bis 4, wobei der isolierende Schaltungsfilm bzw. die isolierende Schaltungsschicht (20), die Kontaktflecken (23, 24) der Halbleiterchips (10, 10′) und die inneren Leiter (31) des Leiterrahmens elektrisch aneinander mittels eines anisotropen Leiters (40) angeschlossen sind, der ein Harz und gegebene leitende Partikel bzw. Teilchen enthält.

6. Halbleiterbaugruppe bzw. Halbleitergehäuse nach Anspruch 5, wobei die isolierende Schaltungsschicht bzw. der isolierende Schaltungsfilm (20) eine Dicke bevorzugt von etwa 5 bis 200 µm, insbesondere 10 bis 100 µm aufweist, und die inneren und äußeren Pads bzw. Kontaktflecken eine Höhe von etwa 0,5 bis 40, insbesondere ca. 1 bis ungefähr 20 µm und eine Größe von etwa 5 µm × 5 µm bis ungefähr 200 µm × 200 µm haben.

7. Halbleiterbaugruppe bzw. Halbleitergehäuse nach Anspruch 5 oder 6, wobei ein Metall eine elektrische Leitfähigkeit von 10^-9 Ω/cm oder mehr bzw. weniger hat, wobei dieses Metall auf dem inneren Leiter des Leiterrahmens ausgebildet ist, der an die äußeren Kontaktflecken der isolierenden Schaltungsschicht (20) bzw. des isolierenden Schaltungsfilms angeschlossen ist.

8. Halbleiterbaugruppe bzw. Halbleitergehäuse nach Anspruch 7, wobei das Metall aus einer Gruppe ausgewählt ist, die Ag, Sn oder In umfaßt.

9. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 5 bis 8, wobei der Harz in flüssigen oder festen Zuständen ist, und aus einer Gruppe ausge wählt ist, die aufweist Epoxi- oder transformierte Epoxi-Harze bzw. -Kunstharze, Polyester oder ein transformiertes Polymer, Acrylsäurester oder einen transformier ten Ester, Silikonharze, Phenoxyharze, Polyurethan, Polysulfid, Cyanaclylate, Polyalexine und ein Polymer enthält, das durch thermische Strahlung, ultraviolette Strahlung oder Raumtemperatur gehärtet wird.

10. Halbleiterbaugruppe nach einem der Ansprüche 5 bis 9, wobei die gegebenen Partikel bzw. Teilchen, die in dem anisotropen Leiter (40) enthalten sind, eine Größe von ca. 1 bis 20 µm, insbesondere 3 bis 15 µm haben.

11. Halbleiterbaugruppe nach Anspruch 10, wobei die Teilchen bzw. Partikel Ag, Ni, In, Sn, Indiumzinnoxid oder eine Legierung davon aufweisen.

12. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 10 oder 11, wobei die Partikel bzw. Teilchen aus einem Metall bzw. einer Metallegierung sind, die eine elektrische Leitfähigkeit von 10^-8 Ω/cm bzw. besser oder schlechter hat.

13. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 5 bis 12, wobei die Teilchen rechtwinklig bzw. -eckig, quadratisch, dreieckig, hexagonal, quadratisch stabförmig oder dreieckig stabförmig in ihrer Gestalt sind.

14. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 1 bis 13, wobei die erste Metalleitung aufweist: Cu, Ni, Au bzw. Cu, Ni, Cr, Au oder Cu, Ni, Co, Au und mit einer maximalen Breite von 1 mil (beispielsweise ca. 1 milli inch) ausgebildet ist.

15. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 1 bis 14, wobei die Durchgangslöcher einen Durchmesser von 5 bis 300 µm, insbesondere ca. 10 bis 200 µm haben.

16. Halbleiterbaugruppe bzw. Halbleitergehäuse mit den folgenden Merkmalen

(a) Zwei oder mehrere Chips (10, 10′), die mehrere Verbindungskontaktflächen haben, auf denen eine leitende Erhebung ausgebildet ist;
(b) einen isolierenden Schaltungsfilm (20), der aufweist:
(i) einen isolierenden Grundfilm (21) mit mehreren Durchgangslöchern,
(ii) mehrere erste Metalleitungen (22), die auf oberen und unteren Flä chen des Grundfilms (21) ausgebildet sind,
(iii) mehrere sich fortsetzende bzw. erstreckende, leitende innere Kontakt flecken (23), die jeweils auf den ersten Metalleitungen ausgebildet sind, wobei diese jeweils an die Bond- bzw. Verbindungskontakt flecken jedes Halbleiterchips (10, 10′) angeschlossen sind,
(iv) mehrere sich fortsetzende bzw. erstreckende, leitende äußere Kon taktflächen bzw. -flecken (24), die auf der ersten Metalleitung in einem vorbestimmten Abstand bzw. Interval von den mehreren inne ren Kontaktflächen bzw. -pads ausgebildet sind, und
(v) mehrere zweite Metalleitungen umfaßt, die entlang der Wandober fläche der mehreren Durchgangslöcher ausgebildet sind, um die inneren Kontaktflecken von jedem Halbleiterchip (10, 10′), um elektrische innere Kontaktflecken aneinander anzuschließen, die an den oberen und unteren Oberflächen des Grundfilms (21) angeordnet sind,
c) einen Leiterrahmen, der einen inneren Leiter enthält, um die äußeren Kon taktflecken (32) des isolierenden Schaltungsfilms (40) bzw. der isolierenden Schaltungsschicht an eine externe Einrichtung anzuschließen; und
d) einen anisotropen Leiter (40), der ein Harz bzw. Kunstharz und gegebene leitende Teilchen bzw. Partikel darin enthält, und um die Erhebungen (60) an die isolierende Schaltungsschicht bzw. den isolierenden Schaltungsfilm (20) über die Partikel bzw. Teilchen anzuschließen,
wobei die Halbleiterchips (10, 10′) an den isolierenden Schaltungsfilm bzw. die isolierende Schaltungsschicht (20) in einer solchen Weise angesetzt sind, daß die oberen Oberflächen, wo die Bondpads bzw. Verbindungskontakt flecken angeordnet sind, einander gegenüber sind.

17. Halbleiterbaugruppe bzw. Halbleitergehäuse nach Anspruch 16, wobei die Erhebung (60) mit einer Höhe von etwa 2 bis 40, insbesondere 5 bis 20 µm und einer Breite von 10 bis 300 µm, insbesondere 30 bis 200 µm ausgebildet ist.

18. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 16 oder 17, wobei die Erhebung aus einer Gruppe ist, die Gold, Lot und ein leitendes Polymer umfaßt.

19. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 16 bis 18, wobei die isolierende Schaltungsschicht bzw. der isolierende Schaltungsfilm eine Dicke von etwa 5 bis 200 µm, insbesondere 10 bis 100 µm hat.

20. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 16 bis 19, wobei der innere Leiter ein Metall aufweist, das eine elektrische Leitfähigkeit von 10^-8 Ω/cm oder mehr bzw. weniger darauf hat.

21. Halbleiterbaugruppe bzw. Halbleitergehäuse nach Anspruch 20, wobei das Metall aus einer Gruppe ausgewählt ist, die Ag, Sn bzw. In aufweist.

22. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 16 bis 21, wobei der Harz in flüssigen bzw. festen Zuständen ist, und aus einer Gruppe ausgewählt ist, die aufweist Epoxi- oder transformierte Epoxi-Harze bzw. -Kunst harze, Polyester oder ein transformiertes Polymer, Acrylsäurester oder einen trans formierten Ester, Silikonharze, Phenoxyharze, Polyurethan, Polysulfid, Cyanaclyla te, Polyalexine und ein Polymer enthält, das durch thermische Strahlung, ultra violette Strahlung oder Raumtemperatur gehärtet wird.

23. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 16 bis 22, wobei die gegebenen Partikel bzw. Teilchen, die in dem anisotropen Leiter (40) enthalten sind, eine Größe von ca. 1 bis 20 µm, insbesondere 3 bis 15 µm haben.

24. Halbleiterbaugruppe bzw. Halbleitergehäuse nach Anspruch 23, wobei die Partikel bzw. Teilchen aus einem Material ausgebildet sind, das aus einem oder einer Kombination von Ag, Ni, In, Sn bzw. Indiumzinnoxid ausgewählt ist.

25. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 23 oder 24, wobei die Partikel bzw. Teilchen ein Metall aufweisen, das eine elektrische Leit fähigkeit von ca. etwa 10^-8 Ω/cm bzw. mehr oder weniger hat.

26. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 16 bis 25, wobei die Teilchen rechtwinklig bzw. -eckig, quadratisch, dreieckig, hexagonal, quadratisch stabförmig oder dreieckig stabförmig in ihrer Gestalt sind.

27. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 16 bis 26, wobei die erste Metalleitung aufweist: Cu, Ni, Au bzw. Cu, Ni, Cr, Au oder Cu, Ni, Co, Au und mit einer maximalen Breite von 1 mil (beispielsweise ca. 1 milli inch) ausgebildet ist.

28. Halbleiterbaugruppe bzw. Halbleitergehäuse nach einem der Ansprüche 16 bis 27, wobei die Durchgangslöcher einen Durchmesser von 5 bis 300 µm, insbesondere ca. 10 bis 200 µm haben.