DE10229692B4 - Leiterplatte, Mehrchippackung und zugehöriges Herstellungsverfahren - Google Patents
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Abstract
Leiterplatte
mit Verdrahtungsstruktur, mit
– einer ersten Oberfläche (10a), die einen ersten Packungsbereich (13), der einen ersten Chipmontagebereich (14) zum Anbringen eines ersten Chips (20) und einen ersten Bondbereich (15) zum elektrischen Verbinden des ersten Chips umfasst, und einen ersten peripheren Bereich (11) beinhaltet, und
– einer zweiten Oberfläche (10b), die einen zweiten Packungsbereich (13b), der einen zweiten Chipmontagebereich (14b) zum Anbringen eines zweiten Chips (30) und einen zweiten Bondbereich (15b) zum elektrischen Verbinden des zweiten Chips umfasst, und einen zweiten peripheren Bereich (11b) mit einer externen Verbindungsstruktur zum elektrischen Verbinden des Bondbereichs über die Verdrahtungsstruktur beinhaltet,
dadurch gekennzeichnet, dass
– der erste periphere Bereich (11) einen Zulaufbereich (17) zum Injizieren einer Gießverbindung und eine mit diesem verbundene erste Durchlassöffnung (16) aufweist und der zweite periphere Bereich (11b) eine zweite Durchlassöffnung (16) aufweist, wobei die erste und zweite Durchlassöffnung gemeinsam eine Durchgangsöffnung bilden.
– einer ersten Oberfläche (10a), die einen ersten Packungsbereich (13), der einen ersten Chipmontagebereich (14) zum Anbringen eines ersten Chips (20) und einen ersten Bondbereich (15) zum elektrischen Verbinden des ersten Chips umfasst, und einen ersten peripheren Bereich (11) beinhaltet, und
– einer zweiten Oberfläche (10b), die einen zweiten Packungsbereich (13b), der einen zweiten Chipmontagebereich (14b) zum Anbringen eines zweiten Chips (30) und einen zweiten Bondbereich (15b) zum elektrischen Verbinden des zweiten Chips umfasst, und einen zweiten peripheren Bereich (11b) mit einer externen Verbindungsstruktur zum elektrischen Verbinden des Bondbereichs über die Verdrahtungsstruktur beinhaltet,
dadurch gekennzeichnet, dass
– der erste periphere Bereich (11) einen Zulaufbereich (17) zum Injizieren einer Gießverbindung und eine mit diesem verbundene erste Durchlassöffnung (16) aufweist und der zweite periphere Bereich (11b) eine zweite Durchlassöffnung (16) aufweist, wobei die erste und zweite Durchlassöffnung gemeinsam eine Durchgangsöffnung bilden.
Description
- Die Erfindung bezieht sich auf eine Leiterplatte mit Verdrahtungsstruktur nach dem Oberbegriff des Anspruchs 1, auf eine Mehrchippackung, die eine solche Leiterplatte enthält, und auf ein Herstellungsverfahren für eine solche Mehrchippackung.
- Da der Trend in der Elektronikentwicklung in Richtung Miniaturisierung und hohe Leistungsfähigkeit geht, besteht der Bedarf, die Chips stärker zu integrieren. Außerdem sind häufig verschiedene Arten von Chips in einem einzigen Packungskörper erforderlich, um bestimmte Halbleiterbauelemente zu realisieren. Um diesem zunehmenden Bedarf nachzukommen, wird eine Mehrchip-Packungstechnik verwendet.
-
1 zeigt im Querschnitt eine herkömmliche Mehrchippackung100 unter Verwendung einer Leiterplatte110 . Die herkömmliche Mehrchippackung100 beinhaltet ein Lotkugelgitterteld ("ball grid array") mit feinem Raster, abgekürzt mit FBGA bezeichnet. Ein erster Chip120 ist an einer ersten Oberfläche der Leiterplatte110 angebracht, und auf den ersten Chip120 ist mittels eines Klebestreifens135 ein zweiter Chip130 aufgebracht. Die beiden Chips120 ,130 sind elektrisch mit Bondkontakt stellen140 mittels Bonddrähten143 ,145 verbunden, wobei die Bondkontaktstellen140 auf der Leiterplatte110 ausgebildet sind. Die herkömmliche FBGA-Mehrchippackung100 verwendet folglich eine Chipstapeltechnik und eine Drahtbondtechnik. - Die beiden Chips
120 ,130 und die Bonddrähte143 ,145 sind durch einen Packungskörper150 aus einer Gießverbindung geschützt. Eine Mehrzahl von Lotkugeln160 ist an einer zweiten Oberfläche der Leiterplatte110 angebracht. Die Lotkugeln160 sind mit Lotkugel-Kontaktstellen141 verbunden, die auf der ersten Oberfläche der Leiterplatte110 ausgebildet sind, wobei sie die Mehrchippackung100 elektrisch mit einer Hauptplatine oder anderen elektrischen Bauelementen verbinden. - In der herkömmlichen Mehrchippackung
100 darf sich der Klebestreifen135 , der zum Anbringen des zweiten Chips130 am ersten Chip120 verwendet wird, nicht über die Drahtbondfläche des ersten Chips120 hinweg erstrecken. Daher muss der zweite Chip130 kleiner als der erste Chip120 sein. Da der zweite Chip130 folglich einen entsprechenden Abstand zu den Bondkontaktflächen140 der Leiterplatte110 aufweist, müssen die Bonddrähte145 in einer fast geradlinigen Schleife gebildet werden, um ihre Länge möglichst gering zu halten. Dies erfordert entsprechenden apparativen und technischen Zusatzaufwand für den Drahtbondprozess. - Gattungsgemäße Leiterplatten und damit ausgerüstete Mehrchippackungen mit auf beiden Seiten der Leiterplatten angebrachten Halbleiterchips sind beispielsweise in den Patentschriften
US 5.239.198 undUS 5.273.938 offenbart. Die PatentschriftUS 5.545.922 beschreibt die Herstellung doppelseitiger integrierter Schaltkreispackungen unter Verwendung eines Leiterrahmenstreifens, wobei zur Verkapselung eine Einschritt-Gießtechnik zum Einsatz kommt. Die PatentschriftUS 5.917.242 offenbart eine ähnliche Mehrchippackungs-Herstellungstechnik unter Verwendung eines Leiterrahmens oder anderen leiterbahntragenden Substrats. Die PatentschriftenUS 6.489.687 B1 undUS 6.441.495 B1 beschreiben die beidseitige Herstellung von Mehrchippackungen an Filmträgern, wie solchen vom TAB(Tape Automated Bonding)-Typ, mit einseitiger Verdrahtung. - Der Erfindung liegt als technisches Problem die Bereitstellung einer Mehrchippackung, einer für diese geeigneten Leiterplatte und eines Herstellungsverfahrens für die Mehrchippackung zugrunde, die sich mit vergleichsweise geringem Aufwand realisieren lassen, insbesondere ohne spezielle Verdrahtungstechnik und Verdrahtungsapparatur und unabhängig von den Chips und der Leiterplatte, die in der Mehrchippackung verwendet werden, und die eine relativ geringe Packungsdicke ermöglichen.
- Die Erfindung löst dieses Problem durch die Bereitstellung einer Leiterplatte mit den Merkmalen des Anspruchs 1, einer Mehrchippackung mit den Merkmalen des Anspruchs 9 und eines Verfahrens zu deren Herstellung mit den Merkmalen des Anspruches 12.
- Erfindungsgemäß ist die Leiterplatte zur beidseitigen Chipmontage eingerichtet, wobei hierzu jeweilige Vertiefungen vorgesehen sein können. Diese doppelseitige Chipmontage eignet sich ohne weiteres auch für zu montierende Chips mit unterschiedlichen Abmessungen ohne die bei den Chipstapeltechniken auftretenden Problempunkte. Die Chips können in Packungsbereichen montiert sein, die sowohl einen Chipmontagebereich als auch einen Bondbereich zum elektrischen Verbinden eines montierten Chips mit der Leiterplatte beinhalten. Die Leiterplatte kann einen peripheren Bereich als Verbindungsbereich aufweisen, um den oder die Chips mit externen Bauelementen oder anderen elektrischen Anschlüssen zu verbinden. Die Leiterplattenoberflächen können Durchlassöffnungen aufweisen, die auf beiden Seiten fluchtend so positioniert sind, dass dies in je einer Durchgangsöffnung durch die Leiterplatte hindurch resultiert.
- Die Durchlassöffnungen ermöglichen die Verkapselung der Chips in einer Gießverbindung auf beiden Seiten der Leiterplatte in einem einzigen Gießprozess unter Verwendung einer Spritzdüseneinrichtung über jeder der beiden Leiterplattenseiten. Die Spritzdüsen können etwas in die Durchlassöffnungen hineinragen, um einen Einführhals zu bilden, was die Festigkeit des Durchlassbereichs nach dem Gießprozess steigert. Die geeignet ausgebildete Leiterplatte unterstützt diesen Herstellvorgang für die Mehrchippackung.
- Somit ermöglicht die Erfindung die Realisierung von Mehrchippackungen mit relativ geringer Dicke unabhängig von den verwendeten Chips und der verwendeten Leiterplatte und insbesondere unabhängig von deren Abmessungen. Es sind keine speziellen Verdrahtungstechniken und Verdrahtungsapparaturen erforderlich. Vielmehr können übliche Drahtbondtechniken und Gießtechniken verwendet werden, wie sie in herkömmlichen Kunststoff-Packungsprozessen zum Einsatz kommen.
- Weitere vorteilhafte Weiterbildungen der Erfindung sind in den zugehörigen weiteren Unteransprüchen angegeben.
- Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
-
1 eine Querschnittansicht einer herkömmlichen Mehrchippackung mit einer Leiterplatte, -
2 eine Querschnittansicht einer Mehrchippackung mit einer doppelseitigen Leiterplatte gemäß der Erfindung, -
3 eine Querschnittansicht einer weiteren Mehrchippackung mit einer doppelseitigen Leiterplatte gemäß der Erfindung, -
4 eine Detailquerschnittansicht der in der Mehrchippackung von3 verwendeten Leiterplatte, -
5 eine Draufsicht auf eine erste Oberfläche einer doppelseitigen Leiterplatte gemäß der Erfindung, -
6 eine Draufsicht auf eine zweite Oberfläche einer doppelseitigen Leiterplatte gemäß der Erfindung, -
7a eine Querschnittansicht zur Veranschaulichung des Gebrauchs einer Spritzdüseneinrichtung im Gießprozess gemäß der Erfindung, -
7b eine vergrößerte, ausschnittweise Querschnittansicht eines Bereichs C der Spritzdüse von7a , -
8a bis8c ausschnittweise Draufsichten auf verschiedene Ausführungsbeispiele einer in der Leiterplatte gemäß der Erfindung ausgebildeten Durchlassöffnung und -
9a und9b Detailquerschnittansichten einer Spritzdüseneinrichtung gemäß der Erfindung. -
2 zeigt eine Mehrchippackung1 mit einer doppelseitigen, d.h. auf beiden Seiten mit Chips zu bestückenden Leiterplatte10 , Chips20 und30 , Packungskörpern50 und52 , Bonddrähten60 und62 und Lotkugeln80 . Die Leiterplatte10 weist eine erste Oberfläche10a und zweite Oberfläche10b auf und kann z.B. als bedruckte Leiterplatte mit dielektrischen Schichten und Verdrahtungsstrukturen auf diesen realisiert sein. Die dielektrischen Schichten können FR-4-Material und Glasfaser beinhalten, die Verdrahtungsstrukturen können aus Kupfer bestehen. - Ein erster Chip
20 ist mittels eines Klebestreifens25 an der ersten Oberfläche10a angebracht, der zweite Chip30 ist mittels eines Klebestreifens35 an der zweiten Oberfläche10b angebracht. Alternativ sind andere herkömmliche Chipbefestigungsmittel verwendbar. Bei den beiden Chips20 ,30 kann es um solche desselben oder unterschiedlichen Typs handeln. Beispielsweise können in einer Mehrchippackung ein Flash-Speicherchip und ein SRAM-Chip oder ein Speicherchip und ein Chip mit einem Logik-IC vorgesehen sein. Bei den Klebestreifen25 ,35 kann es sich um einen mit Silber gefüllten Epoxidverbindungskleber handeln. - Der Substratbereich, an welchem die beiden Chips
20 ,30 angebracht sind, kann mit Nickel (Ni) und Platin (Pt) plattiert sein, um die Adhäsionskraft zu erhöhen. Elektrodenanschlussstellen22 des ersten Chips20 sind elektrisch mit Bondkontaktstellen70 über Drähte60 ,62 verbunden. Die Bondkontaktstellen70 sind auf der ersten Oberfläche10a der Leiterplatte10 ausgebildet. Elektrodenkontaktstellen32 des zweiten Chips30 sind in gleicher Weise elektrisch mit Bondkontaktstellen72 verbunden, die auf der zweiten Oberfläche10b der Leiterplatte10 ausgebildet sind. Die Bondkontaktstellen70 ,72 können mittels Fotolithografie unter Verwendung von Kupfer gebildet sein. - Der erste und zweite Chip
20 ,30 und die Bonddrähte60 ,62 sind durch die Packungskörper50 ,52 verkapselt, um sie gegen externe Umwelteinflüsse zu schützen. Die Packungskörper50 ,52 sind aus einer Epoxid-Gießverbindung (EMC) hergestellt und werden gleichzeitig durch einen Transfergießprozess oder Spritzgießprozess gefertigt. Dieser Gießprozess wird weiter unten näher erläutert. - Auf der zweiten Oberfläche
10b der Leiterplatte10 ist eine äußere Verbindungsstruktur74 ausgebildet, die als elektrisches Verbindungsmittel dienen kann, um die Mehrchippackung1 an externe Bauelemente bzw. Geräte anzuschließen. Auf der externen Verbindungsstruktur74 sind Lothügel80 ausgebildet. Die externe Verbindungsstruktur74 bleibt von einer die zweite Oberfläche10b der Leiterplatte10 beschichtenden Lotmaske76 freigelegt. Auf die freigelegte externe Verbindungsstruktur74 wird eine jeweilige Lotkugel aufgebracht und unter Aufschmelzlöten erwärmt, um den Bereich der Lothügel80 zu bilden. - Bei der Mehrchippackung
1 von2 sind, wie gesagt, Chips auf beiden Seiten der Leiterplatte10 montiert. Mit dieser Vorgehensweise lassen sich Mehrchippackungen unabhängig von der Chipgröße realisieren. Dabei kann die Mehrchippackung1 unter Verwendung herkömmlicher Drahtbond- und Spritzgießtechniken hergestellt werden, was eine Serienfertigung ermöglicht. Zudem wird keine zusätzliche Drahtschleifentechnik benötigt, da die Chips beide relativ nah bei den Bondkontaktstellen liegen. -
3 zeigt eine Variante von2 , wobei für sich entsprechende Elemente dieselben Bezugszeichen verwendet sind. Speziell zeigt3 eine Mehrchippackung1a mit je einer Vertiefung90 in einer ersten Oberfläche300a und einer zweiten Oberfläche300b einer entsprechenden Leiterplatte300 . Je nach Bedarf kann eine solche Aussparung auch nur auf einer der beiden Leiterplattenseiten vorgesehen sein. Der erste und der zweite Chip20 ,30 sind durch die Klebestreifen25 ,35 in den Vertiefungen90 montiert. Bei diesem Ausführungsbeispiel kann folglich die Gesamtdicke der Packung reduziert werden, was die Zuverlässigkeit von Bonddrahtverbindungen erhöht. -
4 veranschaulicht in einem Detailschnitt eine Leiterplatte300 , die sich zur Verwendung bei der Herstellung der Mehrchippackung von3 eignet. Wie eine herkömmliche Leiterplatte kann die Leiterplatte300 ein Bisamaleimid-Triazin(BT)-Prepreg310 sowie ein erstes und zweites kupferkaschiertes Bisamaleimid-Triazin-Laminat (BT-CCL)320 ,330 aufweisen, die an der oberen bzw. unteren Oberfläche des BT-Prepregs angebracht sind. Das erste BT-CCL320 weist Kupferfolien325 ,327 auf, die auf je einer der beiden Seiten einer BT-Verbindungsschicht323 angebracht sind, und das zweite BT-CCL330 weist ebenfalls Kupferfolien335 ,337 auf, die auf je einer der beiden Seiten einer BT-Verbindungsschicht333 angebracht sind. Das erste und zweite BT-CCL320 ,330 weisen je eine mittige Öffnung auf, die durch einen Stanzprozess erzeugt wird. Sie hat dieselbe Abmessung wie der Chipmontagebereich und stellt auf der Leiterplatte300 die jeweilige Vertiefung90 bereit. -
5 zeigt eine Draufsicht auf eine erste Oberfläche einer doppelseitigen Leiterplatte gemäß der Erfindung, und6 zeigt eine Draufsicht auf eine zweite Oberfläche einer doppelseitigen Leiterplatte gemäß der Erfindung. Die Leiterplatten gemäß5 und6 sind von einem Array-Typ, der zur Serienfertigung von Mehrchippackungen geeignet ist. - Die Leiterplatte vom Array-Typ ist in mehrere Leiterplatten-Einheitselemente entlang je eines Schlitzes
12 unterteilt. Auf der Leiterplatte10 ist eine elektrisch leitfähige Verdrahtungsstruktur ausgebildet, deren detaillierte Konfiguration hier nicht weiter interessiert und je nach Chip variiert. Die Verdrahtungsmuster können auf den Oberflächen oder im Inneren der Leiterplatte gebildet sein. - Auf der ersten Oberfläche
10a der Leiterplatte10 sind jeweils pro Leiterplatten-Einheitselement ein Packungsbereich13 und ein peripherer Bereich11 gebildet. Der Packungsbereich13 umfasst einen Chipmontagebereich14 , innerhalb dem der Chip angebracht wird, und einen Bondbereich15 , der durch Bonddrähte mit dem Chip zu verbinden ist. Der Bondbereich15 ist ein Bereich, in welchem die Bondkontaktstellen70 gemäß den2 und3 gebildet sind. Im peripheren Bereich11 ist die Durchlassöffnung16 und ein Zulaufbereich17 ausgebildet. Die Durchlassöffnung16 ist an der Grenze zwischen dem Packungsbereich13 und dem peripheren Bereich11 gebildet und stellt eine Durchgangsöffnung dar, die sich durch die Leiterplatte10 hindurch zwischen der ersten und zweiten Oberfläche10a ,10b derselben erstreckt. Der Zulaufbereich17 ist auf der Durchlassöffnung16 , dem peripheren Bereich11 und der Außengrenze der Leiterplatte10 gebildet. Er stellt einen Pfad zum Injizieren der geschmolzenen Gießverbindung zur Bildung des Packungskörpers dar. - In einer Ausführungsform der Erfindung gemäß
6 sind auf der zweiten Oberfläche10b der Leiterplatte10 ein Packungsbereich13b und ein peripherer Bereich11b ausgebildet. Der Packungsbereich13b umfasst einen Chipmontagebereich14b , auf dem der zugehörige Chip angebracht wird, und einen Bondbereich15b , der mit dem Chip durch Bonddrähte verbunden wird. Im peripheren Bereich11b der zweiten Oberfläche10b sind äußere Verbindungsstrukturen18 ausgebildet, die zum elektrischen Verbinden der auf den Chipmontagebereichen14 ,14b der ersten und zweiten Leiterplattenoberfläche montierten Chips dienen. Die äußeren Verbindungsstrukturen18 können z.B. jeweilige Lotkugelkontaktflecke beinhalten oder aus der externen Verbindungsstruktur74 der2 und3 bestehen. - Die Durchlassöffnung
16 erstreckt sich, wie gesagt, durch die Leiterplatte10 hindurch. Dadurch wird die vom Zulaufbereich17 der ersten Oberfläche10a kommende, geschmolzene Gießverbindung durch die Durchlassöffnung16 hindurch zur ersten und zweiten Oberfläche10a ,10b der Leiterplatte injiziert. -
7a zeigt im Querschnitt eine im Spritzgießprozess der Erfindung verwendbare Spritzdüse200 , und7b zeigt ausschnittweise und vergrößert im Querschnitt einen Bereich C der Spritzdüse von7a . - Wie aus
7a ersichtlich, weist die Spritzdüse200 einen oberen Spritzdüsenteil210 und einen unteren Spritzdüsenteil220 auf. Die Leiterplatte10 mit dem oben liegenden und dem unten liegenden Chip wird zwischen den oberen Spritzdüsenteil210 und den unteren Spritzdüsenteil220 eingefügt. Der obere Spritzdüsenteil210 umgibt einen konkaven Bereich230a . Ebenso umgibt der untere Spritzdüsenteil220 einen konkaven Bereich230b . Nach Schließen des oberen Spritzdüsenteils210 und des unteren Spritzdüsenteils220 befinden sich der erste und zweite Chip20 ,30 der Leiterplatte10 in einem Hohlraum230 , der von den konkaven Bereichen230a ,230b umgeben ist und einen Raum zur Bil dung des Packungskörpers (siehe die Bezugszeichen50 ,52 in2 ) darstellt. - In einer Ausführungsform der Erfindung wird ein Festkörperpelletmaterial auf einer Auflage
224 des unteren Spritzdüsenteils220 abgelegt. Der obere Spritzdüsenteil210 besitzt eine Bohrung214 , durch die ein Transferkolben260 hindurchtreten kann. Zwischen der Auflage224 und dem Hohlraum230 ist ein Zulauf270 ausgebildet. - In entsprechenden Ausführungsformen ist die Leiterplatte
10 so auf der Spritzdüse200 platziert, dass sich der zweite Chip30 im konkaven Bereich230b des unteren Spritzdüsenteils220 befindet. Nach Auflegen von Pelletmaterial250 auf die Auflage224 wird der obere Spritzdüsenteil210 in Kombination mit dem unteren Spritzdüsenteil220 aktiviert. Durch die Abwärtsbewegung des Transferkolbens260 wird das Pelletmaterial250 komprimiert, und durch Aufheizen der Spritzdüse200 und des Pelletmaterials250 wird die geschmolzene Gießverbindung250a über den Zulaufbereich270 in den Hohlraum230 injiziert. - Da die Leiterplatte
10 mit der durch sie hindurchführenden Durchlassöffnung16 versehen ist, wird die geschmolzene Gießverbindung250a gleichzeitig in die konkaven Bereiche230a und230b des oberen Spritzdüsenteils210 und des unteren Spritzdüsenteils220 entlang der Durchlassöffnung16 eingespritzt, siehe die Pfeile "A" und "B" in7b . Der Mehrchip-Packungskörper, der auf der ersten und zweiten Oberfläche der Leiterplatte10 gebildet ist, wird folglich durch einen einzigen Einspritzvorgang der Gießverbindung hergestellt. Vorzugsweise ist der konkave Bereich230a des oberen Spritzdüsenteils210 symmetrisch zum konkaven Bereich230b des unteren Spritzdüsenteils220 . - Wie aus
7b ersichtlich, befindet sich über der Durchlassöffnung16 ein Durchlasshals240 , der durch einen oberen Durchlassabschnitt215 des oberen Spritzdüsenteils210 und einen unteren Durchlassabschnitt225 des unteren Spritzdüsenteils220 gebildet ist. Der Durchlasshals240 stellt eine enge Passage dar, entlang der die geschmolzene Gießverbindung250a strömt. Die Gießverbindung des Zulaufbereichs270 kann dadurch nach Abschluss des Gießprozesses leicht entfernt werden, ohne dass die Adhäsionskraft zwischen der Gießverbindung und der Leiterplatte in der Nähe des Durchlasshalses240 abnimmt. - Nach vollständigem Füllen des Hohlraums
230 mit der geschmolzenen Gießverbindung250a wird die Gießverbindung250a abgekühlt und ausgehärtet, und der obere und untere Spritzdüsenteil210 ,220 werden voneinander getrennt. Mittels Trennschnitten entlang des jeweiligen Schlitzes12 kann die Leiterplatte10 dann in einzelne Mehrchippackungen zerteilt werden. - Wenngleich
7a ein Beispiel zeigt, bei dem die Spritzdüse zwei Hohlräume aufweist, kann die Spritzdüse in alternativen Realisierungen eine beliebige andere Anzahl von Hohlräumen aufweisen, die mit radialen Zuläufen verbunden sind. Anzahl, Anordnung und Länge der Zuläufe270 sind durch Druck und Viskosität der geschmolzenen Gießverbindung250a und die Größe des gewünschten Packungskörpers bestimmt. - Die
8a bis8c veranschaulichen in Draufsichten einige Beispiele für verschiedene Formen der in der Leiterplatte gemäß der Erfindung gebildeten Durchlassöffnung, wobei je nach Anwendungsfall auch andere Formen möglich sind. Speziell zeigt8a die Realisierung einer Durchlassöffnung16a von quadratischer Form, während8b eine Durchlassöffnung16b von trapezförmiger Gestalt zeigt. Während diese Durchlassöffnungen16a ,16b im peripheren Bereich11 außerhalb des Packungsbereichs13 liegen, zeigt8c eine Durchlassöffnung16c rechteckiger Form im peripheren Bereich11 , die sich in den Packungsbereich13 hinein erstreckt. - Um das Entfernen des gegossenen Packungskörpers im Durchlassbereich
280 , wie aus7b ersichtlich, ohne Beeinträchtigung der Adhäsionskraft zwischen dem gegossenen Packungskörper und der Leiterplatte zu erleichtern, ist die trapezförmige Durchlassöffnung16b besonders nützlich. Da diese Durchlassöffnung16b einen Durchlass geringer Breite und kleiner Abmessung beinhaltet, ist ein Durchlasshals in diesem Fall nicht zwingend erforderlich. - Im Fall der rechteckigen Durchlassöffnungen
16a ,16c kann die geschmolzene Gießverbindung250a leicht fließen, da eine relativ große Breite und Dimensionierung des Durchlassbereichs280 gegeben ist. Wie aus9a ersichtlich, ist innerhalb dieser Durchlassöffnungen16a ,16c der Durchlasshals240 ausgebildet. Dadurch kann der Gießkörper im Zulaufbereich leicht entfernt werden, ohne dass die Adhäsionskraft zwischen dem Gießkörper und der Leiterplatte im Durchlassbereich verringert wird. Insbesondere erhöht die erweiterte Durchlassöffnung16c vom rechteckförmigen Typ die Fließfähigkeit der über den Durchlasshals240 in den Hohlraum230 strömenden, geschmolzenen Gießverbindung250a . -
9b zeigt eine vergrößerte Ansicht von9a mit Dimensionierungsangaben. In diesem Beispiel besitzt der Durchlass eine Länge von 2mm. Der obere Durchlassabschnitt215 beinhaltet eine erste Schrägung215a und zweite Schrägung215b . Die erste Schrägung215a ist mit dem Zulauf270 verbunden, und die zweite Schrägung215b ist mit dem Hohlraum230 verbunden. Beide Schrägungen215a ,215b bilden zusammen die Oberseite des Durchlasses. Der untere Durchlassabschnitt225 beinhaltet eine dritte Schrägung225a und eine vierte Schrägung225b . Die dritte Schrägung225a ist mit dem Zulauf270 verbunden, und die vierte Schrägung225b ist mit dem Hohlraum230 verbunden. Die dritte Schrägung225a und die vierte Schrägung225b bilden zusammen die Unterseite des Durchlasses. Die Länge des Durchlasshalses240 beträgt 0,5mm und seine Höhe 0,16mm. Der Abstand vom Durchlasshals240 zum Hohlraum230 beträgt 0,6mm. Die Abmessung des Hohlraums230 beträgt 0,85mm, und der Horizontalwinkel der zweiten und vierten Schrägung215b ,225b beträgt jeweils 30°. Der Horizontalwinkel der ersten Schrägung215a beträgt 50°, und der Horizontalwinkel der dritten Schrägung225a beträgt 8°. - Somit wird in entsprechenden Realisierungen der Erfindung eine Mehrchippackung mit einem Packungskörper auf beiden Seiten der Leiterplatte durch eine Drahtbondtechnik und eine Spritzgießtechnik unter Verwendung herkömmlicher Kunststoff-Packungsfertigungsprozesse hergestellt. Da der Packungskörper auf beiden Seiten der Leiterplatte in einem Gießschritt gebildet wird, kann die Produktivität der Herstellung der Mehrchippackung gesteigert werden. Die erfindungsgemäße Mehrchippackung mit je einem Chip auf jeder Seite der Leiterplatte lässt sich mit geringerer Dicke als herkömmliche Packungen mit zwei Chips fertigen. Erfindungsgemäß ist eine Serienproduktion der Mehrchippackung ohne zusätzliche Drahtschleifentechnik möglich. Für die Mehrchippackung können verschiedene Chips verwendet werden.
Claims (14)
- Leiterplatte mit Verdrahtungsstruktur, mit – einer ersten Oberfläche (
10a ), die einen ersten Packungsbereich (13 ), der einen ersten Chipmontagebereich (14 ) zum Anbringen eines ersten Chips (20 ) und einen ersten Bondbereich (15 ) zum elektrischen Verbinden des ersten Chips umfasst, und einen ersten peripheren Bereich (11 ) beinhaltet, und – einer zweiten Oberfläche (10b ), die einen zweiten Packungsbereich (13b ), der einen zweiten Chipmontagebereich (14b ) zum Anbringen eines zweiten Chips (30 ) und einen zweiten Bondbereich (15b ) zum elektrischen Verbinden des zweiten Chips umfasst, und einen zweiten peripheren Bereich (11b ) mit einer externen Verbindungsstruktur zum elektrischen Verbinden des Bondbereichs über die Verdrahtungsstruktur beinhaltet, dadurch gekennzeichnet, dass – der erste periphere Bereich (11 ) einen Zulaufbereich (17 ) zum Injizieren einer Gießverbindung und eine mit diesem verbundene erste Durchlassöffnung (16 ) aufweist und der zweite periphere Bereich (11b ) eine zweite Durchlassöffnung (16 ) aufweist, wobei die erste und zweite Durchlassöffnung gemeinsam eine Durchgangsöffnung bilden. - Leiterplatte nach Anspruch 1, weiter dadurch gekennzeichnet, dass wenigstens einer der Chipmontagebereiche vertieft ist.
- Leiterplatte nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass sich die Durchlassöffnung in den Packungsbereich hinein erstreckt.
- Leiterplatte nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Durchlassöffnung rechteckförmig ist.
- Leiterplatte nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Durchlassöffnung trapezförmig ist.
- Leiterplatte nach Anspruch 5, weiter dadurch gekennzeichnet, dass die trapezförmige Durchlassöffnung mit ihrer längeren Seite dem Zulaufbereich zugewandt ist.
- Leiterplatte nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass jeder Bondbereich zum elektrischen Verbinden mit dem jeweiligen Chip durch Bonddrähte eingerichtet ist.
- Leiterplatte nach einem der Ansprüche 1 bis 7, weiter dadurch gekennzeichnet, dass die externe Verbindungsstruktur Lotkugelkontaktflecke beinhaltet.
- Mehrchippackung mit – einer Leiterplatte (
10 ) nach einem der Ansprüche 1 bis 8, – wenigstens einem ersten Chip (20 ), der am ersten Chipmontagebereich auf der ersten Oberfläche (10a ) der Leiterplatte ange bracht ist und eine Mehrzahl von Elektrodenanschlussflächen (22 ) aufweist, – wenigstens einem zweiten Chip, der am zweiten Chipmontagebereich (14b ) auf der zweiten Oberfläche (10b ) der Leiterplatte angebracht ist und eine Mehrzahl von Elektrodenanschlussflächen (32 ) aufweist, – ersten elektrischen Verbindungsmitteln zur Bereitstellung einer elektrischen Verbindung zwischen dem jeweiligen Chip und den Bondbereichen auf der ersten bzw. zweiten Oberfläche der Leiterplatte, – einem Packungskörper (50 ,52 ), der auf jedem Packungsbereich auf beiden Seiten der Leiterplatte durch eine Gießverbindung gebildet ist, die entlang des Zulaufbereichs (17 ) im ersten peripheren Bereich (11 ) und entlang der Durchgangsöffnung (16 ) der Leiterplatte injiziert wird, und – zweiten elektrischen Verbindungsmitteln, die auf der externen Verbindungsstruktur gebildet sind, die über die Verdrahtungsstruktur mit dem jeweiligen Bondbereich zur Bereitstellung eines externen Anschlusses verbunden sind. - Mehrchippackung nach Anspruch 9, weiter dadurch gekennzeichnet, dass die ersten elektrischen Verbindungsmittel eine Mehrzahl von Bonddrähten umfassen.
- Mehrchippackung nach Anspruch 9 oder 10, weiter dadurch gekennzeichnet, dass die zweiten elektrischen Verbindungsmittel eine Mehrzahl von Lotkugeln umfassen.
- Verfahren zur Herstellung einer Mehrchippackung, mit folgenden Schritten: – Bereitstellen einer Leiterplatte (
10 ) zwischen einem oberen Spritzdüsenteil (210 ) und einem unteren Spritzdüsenteil (220 ), wobei die Leiterplatte eine erste Oberfläche (10a ) mit einem drauf montierten und elektrisch angeschlossenen ersten Chip (20 ) und eine zweite Oberfläche (10b ) mit einem darauf montierten und elektrisch angeschlossenen zweiten Chip (30 ) sowie eine Durchlassöffnung (16 ) in der ersten und zweiten Oberfläche aufweist und wobei die zweite Oberfläche dem unteren Spritzdüsenteil zugewandt ist, – Schließen der Spritzdüsenteile zur Bildung eines Hohlraums (230 ), in welchem sich die Chips befinden, und – Spritzen der Gießverbindung in den Hohlraum, wobei die Gießverbindung durch die Durchlassöffnung hindurchströmt, um Teile der ersten und zweiten Oberfläche einzuschließen. - Verfahren nach Anspruch 12, weiter dadurch gekennzeichnet, dass ein Gießpelletmaterial in eine Durchlassöffnung im oberen Spritzdüsenteil gepresst wird.
- Verfahren nach Anspruch 12 oder 13, weiter dadurch gekennzeichnet, dass der obere und der untere Spritzdüsenteil zusammen einen Durchlasshals (
240 ) in der Durchlassöffnung bilden.
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Publication Number | Publication Date |
---|---|
DE10229692A1 DE10229692A1 (de) | 2003-03-13 |
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---|---|---|---|
DE10229692A Expired - Lifetime DE10229692B4 (de) | 2001-06-29 | 2002-06-27 | Leiterplatte, Mehrchippackung und zugehöriges Herstellungsverfahren |
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---|---|
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Families Citing this family (47)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004053973A1 (en) * | 2002-12-10 | 2004-06-24 | Infineon Technolgies Ag | Method of packaging integrated circuits, and integrated circuit packages produced by the method |
US7279785B2 (en) * | 2005-02-14 | 2007-10-09 | Stats Chippac Ltd. | Stacked die package system |
US20070052079A1 (en) * | 2005-09-07 | 2007-03-08 | Macronix International Co., Ltd. | Multi-chip stacking package structure |
US7511371B2 (en) * | 2005-11-01 | 2009-03-31 | Sandisk Corporation | Multiple die integrated circuit package |
US20080179722A1 (en) * | 2007-01-31 | 2008-07-31 | Cyntec Co., Ltd. | Electronic package structure |
US8203214B2 (en) * | 2007-06-27 | 2012-06-19 | Stats Chippac Ltd. | Integrated circuit package in package system with adhesiveless package attach |
CN101656246B (zh) * | 2008-08-19 | 2011-11-09 | 南茂科技股份有限公司 | 具有开口的基板的芯片堆叠封装结构及其封装方法 |
US20100052186A1 (en) * | 2008-08-27 | 2010-03-04 | Advanced Semiconductor Engineering, Inc. | Stacked type chip package structure |
KR100997793B1 (ko) * | 2008-09-01 | 2010-12-02 | 주식회사 하이닉스반도체 | 반도체 패키지 및 이의 제조 방법 |
TWI413232B (zh) * | 2008-12-02 | 2013-10-21 | Powertech Technology Inc | 多晶片封裝結構 |
KR100949551B1 (ko) * | 2009-04-10 | 2010-03-25 | (주)비엠케이테크놀로지 | 하이브리드 메모리 모듈 및 이를 제조하는 방법 |
KR101583719B1 (ko) * | 2009-07-21 | 2016-01-11 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
US8008121B2 (en) | 2009-11-04 | 2011-08-30 | Stats Chippac, Ltd. | Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate |
US9930789B2 (en) | 2010-04-12 | 2018-03-27 | Seagate Technology Llc | Flexible printed circuit cable with multi-layer interconnection and method of forming the same |
TWI451546B (zh) * | 2010-10-29 | 2014-09-01 | Advanced Semiconductor Eng | 堆疊式封裝結構、其封裝結構及封裝結構之製造方法 |
DE102010062761B4 (de) * | 2010-12-09 | 2022-12-22 | Zf Friedrichshafen Ag | Elektronisches Schaltungsmodul |
US8514576B1 (en) * | 2011-06-14 | 2013-08-20 | Juniper Networks, Inc. | Dual sided system in a package |
US8513817B2 (en) | 2011-07-12 | 2013-08-20 | Invensas Corporation | Memory module in a package |
US8502390B2 (en) | 2011-07-12 | 2013-08-06 | Tessera, Inc. | De-skewed multi-die packages |
US8823165B2 (en) | 2011-07-12 | 2014-09-02 | Invensas Corporation | Memory module in a package |
US8603859B2 (en) | 2011-09-16 | 2013-12-10 | Stats Chippac Ltd. | Integrated circuit packaging system with dual side mold and method of manufacture thereof |
JP5887415B2 (ja) | 2011-10-03 | 2016-03-16 | インヴェンサス・コーポレイション | 平行な窓を有するマルチダイのワイヤボンドアセンブリのスタブ最小化 |
KR20140069343A (ko) | 2011-10-03 | 2014-06-09 | 인벤사스 코포레이션 | 패키지의 중심으로부터 옵셋된 단자 그리드를 구비하는 스터드 최소화 |
US8659141B2 (en) | 2011-10-03 | 2014-02-25 | Invensas Corporation | Stub minimization using duplicate sets of terminals for wirebond assemblies without windows |
US8659143B2 (en) | 2011-10-03 | 2014-02-25 | Invensas Corporation | Stub minimization for wirebond assemblies without windows |
US8525327B2 (en) | 2011-10-03 | 2013-09-03 | Invensas Corporation | Stub minimization for assemblies without wirebonds to package substrate |
US8436477B2 (en) | 2011-10-03 | 2013-05-07 | Invensas Corporation | Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate |
US8441111B2 (en) | 2011-10-03 | 2013-05-14 | Invensas Corporation | Stub minimization for multi-die wirebond assemblies with parallel windows |
EP2769409A1 (de) | 2011-10-03 | 2014-08-27 | Invensas Corporation | Ansatz zur minimierung von multichip-drahtverbindungen mit orthogonalen fenstern |
US8436457B2 (en) | 2011-10-03 | 2013-05-07 | Invensas Corporation | Stub minimization for multi-die wirebond assemblies with parallel windows |
US8787034B2 (en) | 2012-08-27 | 2014-07-22 | Invensas Corporation | Co-support system and microelectronic assembly |
US8848392B2 (en) | 2012-08-27 | 2014-09-30 | Invensas Corporation | Co-support module and microelectronic assembly |
US9368477B2 (en) | 2012-08-27 | 2016-06-14 | Invensas Corporation | Co-support circuit panel and microelectronic packages |
US8848391B2 (en) | 2012-08-27 | 2014-09-30 | Invensas Corporation | Co-support component and microelectronic assembly |
US9070423B2 (en) | 2013-06-11 | 2015-06-30 | Invensas Corporation | Single package dual channel memory with co-support |
US9123555B2 (en) | 2013-10-25 | 2015-09-01 | Invensas Corporation | Co-support for XFD packaging |
KR20150053579A (ko) * | 2013-11-08 | 2015-05-18 | 삼성전기주식회사 | 전자 소자 모듈 및 그 제조 방법 |
US9281296B2 (en) | 2014-07-31 | 2016-03-08 | Invensas Corporation | Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design |
US9691437B2 (en) | 2014-09-25 | 2017-06-27 | Invensas Corporation | Compact microelectronic assembly having reduced spacing between controller and memory packages |
US9240370B1 (en) * | 2014-12-15 | 2016-01-19 | Industrial Technology Research Institute | Power module |
US9418921B2 (en) | 2014-12-15 | 2016-08-16 | Industrial Technology Research Institute | Power module |
US10099411B2 (en) * | 2015-05-22 | 2018-10-16 | Infineon Technologies Ag | Method and apparatus for simultaneously encapsulating semiconductor dies with layered lead frame strips |
US9484080B1 (en) | 2015-11-09 | 2016-11-01 | Invensas Corporation | High-bandwidth memory application with controlled impedance loading |
US9721881B1 (en) | 2016-04-29 | 2017-08-01 | Nxp Usa, Inc. | Apparatus and methods for multi-die packaging |
US9679613B1 (en) | 2016-05-06 | 2017-06-13 | Invensas Corporation | TFD I/O partition for high-speed, high-density applications |
KR102613513B1 (ko) | 2019-05-17 | 2023-12-13 | 삼성전자주식회사 | 반도체 모듈 |
CN111452305B (zh) * | 2020-05-29 | 2022-02-11 | 江苏华海诚科新材料股份有限公司 | 一种环氧模塑料大颗粒试验模具及其试验方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5239198A (en) * | 1989-09-06 | 1993-08-24 | Motorola, Inc. | Overmolded semiconductor device having solder ball and edge lead connective structure |
US5545922A (en) * | 1994-06-28 | 1996-08-13 | Intel Corporation | Dual sided integrated circuit chip package with offset wire bonds and support block cavities |
US5917242A (en) * | 1996-05-20 | 1999-06-29 | Micron Technology, Inc. | Combination of semiconductor interconnect |
US6441495B1 (en) * | 1997-10-06 | 2002-08-27 | Rohm Co., Ltd. | Semiconductor device of stacked chips |
US6489687B1 (en) * | 1999-10-01 | 2002-12-03 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, manufacturing device, circuit board, and electronic equipment |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5648155A (en) * | 1979-09-27 | 1981-05-01 | Hitachi Chem Co Ltd | Package forming method for semiconductor |
US5275546A (en) * | 1991-12-30 | 1994-01-04 | Fierkens Richard H J | Plastic encapsulation apparatus for an integrated circuit lead frame and method therefor |
US5434750A (en) | 1992-02-07 | 1995-07-18 | Lsi Logic Corporation | Partially-molded, PCB chip carrier package for certain non-square die shapes |
JPH06188280A (ja) * | 1992-12-21 | 1994-07-08 | Mitsubishi Electric Corp | 半導体装置 |
KR970002295B1 (ko) * | 1993-02-23 | 1997-02-27 | 미쯔비시 덴끼 가부시끼가이샤 | 성형방법 |
JPH0730051A (ja) * | 1993-07-09 | 1995-01-31 | Fujitsu Ltd | 半導体装置 |
US5679978A (en) * | 1993-12-06 | 1997-10-21 | Fujitsu Limited | Semiconductor device having resin gate hole through substrate for resin encapsulation |
US5635671A (en) | 1994-03-16 | 1997-06-03 | Amkor Electronics, Inc. | Mold runner removal from a substrate-based packaged electronic device |
JPH0888308A (ja) * | 1994-09-15 | 1996-04-02 | Toshiba Corp | リードフレーム及び半導体装置の製造方法 |
WO1996013855A1 (en) * | 1994-10-27 | 1996-05-09 | National Semiconductor Corporation | A leadframe for an integrated circuit package which electrically interconnects multiple integrated circuit die |
JPH0981856A (ja) * | 1995-09-11 | 1997-03-28 | Kyoto Jido Kiki Kk | 粉粒体用ゲート及びそれを含む粉粒体用計量器 |
KR100369386B1 (ko) | 1996-12-27 | 2003-04-08 | 앰코 테크놀로지 코리아 주식회사 | 볼그리드어레이반도체패키지용인쇄회로기판및이를이용한볼그리드어레이반도체패키지의봉지방법 |
US5815372A (en) * | 1997-03-25 | 1998-09-29 | Intel Corporation | Packaging multiple dies on a ball grid array substrate |
JP3359846B2 (ja) * | 1997-07-18 | 2002-12-24 | シャープ株式会社 | 半導体装置 |
JP3165959B2 (ja) | 1997-10-06 | 2001-05-14 | ローム株式会社 | 半導体チップの実装構造および半導体装置 |
JPH11135537A (ja) | 1997-10-29 | 1999-05-21 | Rohm Co Ltd | 半導体チップの実装構造および半導体装置 |
KR19990079245A (ko) * | 1998-04-03 | 1999-11-05 | 어드밴스트 세미콘덕터 엔지니어링 인코포레이티드 | 반도체 패키징 장치 |
JP3055619B2 (ja) * | 1998-04-30 | 2000-06-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
KR100357880B1 (ko) * | 1999-09-10 | 2002-10-25 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지용 인쇄회로기판 |
-
2001
- 2001-06-29 KR KR10-2001-0038191A patent/KR100415281B1/ko active IP Right Grant
-
2002
- 2002-06-27 DE DE10229692A patent/DE10229692B4/de not_active Expired - Lifetime
- 2002-06-27 US US10/186,101 patent/US7170158B2/en not_active Expired - Lifetime
-
2006
- 2006-11-30 US US11/606,284 patent/US20070096288A1/en not_active Abandoned
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5239198A (en) * | 1989-09-06 | 1993-08-24 | Motorola, Inc. | Overmolded semiconductor device having solder ball and edge lead connective structure |
US5273938A (en) * | 1989-09-06 | 1993-12-28 | Motorola, Inc. | Method for attaching conductive traces to plural, stacked, encapsulated semiconductor die using a removable transfer film |
US5545922A (en) * | 1994-06-28 | 1996-08-13 | Intel Corporation | Dual sided integrated circuit chip package with offset wire bonds and support block cavities |
US5917242A (en) * | 1996-05-20 | 1999-06-29 | Micron Technology, Inc. | Combination of semiconductor interconnect |
US6441495B1 (en) * | 1997-10-06 | 2002-08-27 | Rohm Co., Ltd. | Semiconductor device of stacked chips |
US6489687B1 (en) * | 1999-10-01 | 2002-12-03 | Seiko Epson Corporation | Semiconductor device and method of manufacturing the same, manufacturing device, circuit board, and electronic equipment |
Non-Patent Citations (2)
Title |
---|
US 6441495 B1 (mit veröffentlichter JP 11-111758 A und JP 11-135537 A) |
US 6489687 B1 (mit veröffentlichter WO 01/26155 A1) |
Also Published As
Publication number | Publication date |
---|---|
US20030015782A1 (en) | 2003-01-23 |
US7170158B2 (en) | 2007-01-30 |
KR20030002539A (ko) | 2003-01-09 |
US20070096288A1 (en) | 2007-05-03 |
DE10229692A1 (de) | 2003-03-13 |
KR100415281B1 (ko) | 2004-01-16 |
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