DE4230187A1 - Baueinheit mit speicher-ic, sowie verfahren zum herstellen einer solchen baueinheit - Google Patents

Baueinheit mit speicher-ic, sowie verfahren zum herstellen einer solchen baueinheit

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Description

Die Erfindung betrifft eine Baueinheit mit Speicher-IC und ein Verfahren zum Herstellen einer solchen Baueinheit, spe­ zieller eine Baueinheit mit Leitern auf dem Chip LOC = Lead On Chip), wie sie bei der Kapselung eines Speicher-IC mit 16-MByte oder noch größer verwendet wird, sowie ein Verfah­ ren zum Herstellen einer solchen Baueinheit.
Fig. 6 ist ein Querschnitt durch den Aufbau einer Baueinheit für einen allgemeinen Speicher-IC. Andererseits ist Fig. 7 eine Draufsicht auf einen Leiterrahmen für den in Fig. 6 dargestellten Speicher-IC.
Zum Herstellen eines solchen Aufbaus einer Baueinheit wird zunächst ein Leiterrahmen hergestellt, der so ausgebildet ist, daß er einen Chip aufnehmen kann, der durch Zerteilen eines Wafers erhalten wurde. Der Leiterrahmen ist in den Fig. 6 und 7 mit dem Bezugszeichen 13 versehen. Wie in Fig. 7 dargestellt, weist der Leiterrahmen 13 einen paddelförmi­ gen Teil auf, der im folgenden als Paddel 13a bezeichnet wird, an dem ein Halbleiterchip 11 befestigt wird. Weiterhin verfügt er über mehrere Innenleiter 13b, die elektrisch mit dem Chip 11 innerhalb der Baueinheit verbunden sind, mehre­ ren Außenleiter 13c, die elektrisch mit anderen Elementen außerhalb der Baueinheit verbunden werden, ein Paar vonein­ ander beabstandete Seitenschienen 13d, die so ausgebildet sind, daß sie die Form des Leiterrahmens 13 aufrechterhal­ ten, Stützstäbe 13e, die so ausgebildet sind, daß sie die Außen- und Innenleiter 13b bzw. 13c so halten, daß diese gleichförmig beabstandet zwischen den Seitenschienen 13d liegen, ein Paar Haltestäbe 13f, die so ausgebildet sind, daß sie das Paddel 13a zwischen den Seitenschienen 13d hal­ ten, und mehrere Rastlöcher 13g.
Der Chip 11 wird durch Druckbonden am Paddel 13a des Leiter­ rahmens 13 befestigt, was nach dem Herstellen des Leiterrah­ mens 13 mit dem oben angegebenen Aufbau erfolgt. Anschlie­ ßend erfolgt ein Drahtbonden, um Bondflecken 12 des Chips 11 elektrisch mit entsprechenden Innenleitern 13b über Drähte 14 zu verbinden. Die Bondflecken 12 sind auf der Oberfläche des Chips 11 ausgebildet, um das angegebene Drahtbonden vor­ nehmen zu können. Sie sind im Fall eines Dual-in-line-Gehäu­ ses in doppelter Reihe vorhanden, während sie im Fall eines Single-in-line-Gehäuses in einer einzigen Reihe vorhanden sind. Der dargestellte Fall entspricht dem eines Dual-in­ line-Gehäuses.
Der Leiterrahmen 13, der Druck- und Drahtbonden unterzogen wurde, wird dann in einem Gießwerkzeug 15 mit einem Gieß­ hohlraum angeordnet, der der gewünschten Form eines zu er­ zeugenden Gehäuses entspricht. Anschließend wird eine Epo­ xid-Gießverbindung (EMC = Epoxy Molding Compound) 16 in den Gießhohlraum des Gießwerkzeugs 15 eingefüllt, bei welchem Gießvorgang der Halbleiterchip 11 und die Innenleiter 13b eingegossen werden.
Nach dem Gießen wird ein Beschneidvorgang vorgenommen, um die Stäbe 13e vom Gußgehäuse zu entfernen. Anschließend wird ein Biegeablauf vorgenommen, um die Außenleiter 13c in eine gewünschte Form zu biegen. Auf diese Weise wird die Spei­ cher-IC-Baueinheit mit dem in Fig. 6 dargestellten Aufbau erhalten.
Neuere technische Entwicklungen bei der Herstellung von Halbleiterelementen haben dazu geführt, daß Speicher-ICs eine immer größere Kapazität aufweisen. Dieser Trend hat auch zur Folge, daß die bloßen Chips in Halbleitergehäusen immer größer werden. Infolgedessen ist die vom bloßen Chip eingenommene Fläche unter der Gesamtfläche in einem Halblei­ tergehäuse zunehmend, was zu zunehmender Gesamtgröße der Baueinheit führt.
Eine solche Zunahme in dem vom bloßen Chip innerhalb der ge­ samten Speicher-IC-Baueinheit eingenommenen Fläche verhin­ dert es, daß genug Raum zur Verfügung steht, der genauere Ausrichtung des Leiterrahmens innerhalb der Baueinheit si­ cherstellt. Um diese Schwierigkeit zu lösen, wurde eine Kap­ selungstechnik mit Leitern auf dem Chip (LOC = Lead On Chip) bekannt, bei der Kapselung ausgehend von dem Zustand erzielt wird, daß ein Leiterrahmen auf einen Chip gelegt wird.
Eine solche LOC-Kapselungstechnik wurde von IBM Corporation, USA verwendet, um dynamische RAMs mit 1 MByte Speicherkapa­ zität (1M DRAM) herzustellen, und anschließend von Hitachi, Ltd., Japan um 4 M DRAMs herzustellen. Die LOC-Kapselungs­ technik wird auch die neue Kapselungstechnik beim Herstellen von 16 M DRAMs sein.
Fig. 8 ist ein Querschnitt eines Aufbaus einer herkömmlichen LOC-Baueinheit. Wie in Fig. 8 dargestellt, weist diese LOC­ Baueinheit einen Halbleiterchip 31 auf, der auf einem Paddel 34a eines Leiterrahmens befestigt ist und mit mehreren Bond­ flecken 32 versehen ist, die in einer Linie im mittleren Be­ reich der Oberfläche des Halbleiterchips 31 angeordnet sind. Die Baueinheit verfügt weiterhin über einen isolierenden Film 33, der auf der Oberfläche des Halbleiterchips 31 mit Ausnahme des Oberflächenbereichs mit den Bondflecken 32 an­ geordnet ist, d. h. über den beiden Seitenbereichen der Oberfläche des Halbleiterchips 31, mehrere Innenleiter 34b, die sich so erstrecken, daß ihr eines Ende über der Oberflä­ che des mit dem Paddel 34a des Leiterrahmens befestigten Halbleiterchips 31 angeordnet ist, wobei jeder Innenleiter elektrisch mit dem jeweiligen Bondfleck 32 über einen Draht 35 verbunden ist, mehrere Außenleiter 34c, die sich jeweils vom anderen Ende des zugehörigen Innenleiters 34b erstrecken und J-förmig ausgebildet sind, wobei jeder Außenleiter elek­ trisch mit einem äußeren Element verbunden ist, und einen Gehäusekörper 36, der den Halbleiterchip 31, den isolieren­ den Film 33 und die Innenleiter 34b umschließt.
Fig. 9 veranschaulicht einen Aufbau eines Leiterrahmens für eine herkömmliche LOC-Baueinheit, wie sie in Fig. 8 darge­ stellt ist. Ähnlich wie der Aufbau von Fig. 7 weist der in Fig. 9 dargestellte Leiterrahmen ein Paddel 34a, mehrere In­ nenleiter 34b, mehrere Außenleiter 34c, ein Paar Seiten­ schienen 34d, Stützstäbe 34e, Haltestäbe 34f und Rastlöcher 34g auf. In diesem Fall weisen die Innenleiter 34b jedoch eine so große Länge auf, daß ihr freies, anzuschließendes Ende auf die Oberfläche des Halbleiterchips 31 aufgelegt werden kann.
Nun wird ein Verfahren zum Herstellen einer LOC-Baueinheit mit dem vorstehend genannten Aufbau beschrieben.
Zunächst wird ein Leiterrahmen 34 mit dem Aufbau gemäß Fig. 9 hergestellt. Danach wird ein Halbleiterchip 31, der zuvor durch Zerteilen eines Wafers erzeugt wurde, durch Druckbon­ den mit dem Paddel 34a des Leiterrahmens 34 verbunden. Als Isolierfilm 33 wird dann eine Polyimidschicht vorgegebener Dicke auf beide Seitenbereiche auf der Oberfläche des Halb­ leiterchips 31 aufgetragen. Anschließend wird Drahtbonden ausgeführt, um die Innenleiter 34b elektrisch mit dem zuge­ hörigen Bondflecken des Chips 15 über Drähte 35 zu verbin­ den.
Anschließend an das Drahtbonden wird ein Gießvorgang ausge­ führt, um einen vorgegebenen Teil einschließlich des Halb­ leiterchips 31, des Isolierfilms 33 und der Innenleiter 34b mit einer Epoxid-Gießverbindung zu vergießen, d. h., daß der den Chip 31 tragende Leiterrahmen 34 in einem (nicht darge­ stellten) Gießwerkzeug positioniert wird. Dabei stehen die Außenleiter 34c des Leiterrahmens 34 nach außen über die Gießform über. Die Epoxid-Gießverbindung wird in einen Gieß­ hohlraum der Gießform eingefüllt, wodurch ein vorgegebener Teil vergossen wird, um den Gehäusekörper 36 zu bilden.
Anschließend wird ein Beschneidungsvorgang ausgeführt, um die Stützstäbe 34d und die Haltestäbe 34f zu entfernen. An­ schließend werden die Außenleiter 34c in J-Form gebogen. Da­ durch wird eine Single-in-line-LOC-Baueinheit erhalten.
Eine derartige LOC-Baueinheit hat den Vorteil, daß die Flä­ che vergrößert ist, die von den Innenleitern 34b innerhalb des Gehäuses eingenommen wird, was dadurch erfolgt, daß die Innenleiter 34b des Leiterrahmens 34 über einen aktiven Be­ reich des Halbleiterchips 31 überstehen und elektrisch mit diesem über die Drähte 35 verbunden sind.
Jedoch erfordert dieser Typ von LOC-Baueinheit die Verwen­ dung eines Polymeren als nichtleitendem Material zum Isolie­ ren des Halbleiterchips 31 von den Innenleitern 34b des Lei­ terrahmens 34. Das Polymer ist zwischen dem Halbleiterchip 31 und den Innenleitern 34b des Leiterrahmens 34 vorhanden. Die Verwendung des Polymeren führt zur Schwierigkeit, daß die Bondkräfte zwischen dem Polymeren und dem Leiterrahmen 34 sowie zwischen dem Leiterrahmen 34 und dem Gehäusekörper 36 aus der Epoxid-Gießverbindung verringert werden. Eine weitere Schwierigkeit besteht dahingehend, daß unerwünschte parasitäre Kapazitäten zwischen jedem Innenleiter 34b des Leiterrahmens 34 und einer Schaltung des Halbleiterchips 31 auftreten können, der unterhalb der Innenleiter 34b angeord­ net ist.
Derartige parasitäre Kapazitäten, wie sie durch Drahtbonden zwischen dem Halbleiterchip 31 und jedem Innenleiter 34b des Leiterrahmens 34, die sich an der Oberfläche des Halb­ leiterchips 31 erstrecken, erzeugt werden, können dadurch verhindert werden, daß die Polymerschicht so dick ausgebil­ det wird, daß der Halbleiterchip 31 perfekt von den Innen­ leitern 34b isoliert wird. Ein Zunehmen der Dicke der Poly­ merschicht bewirkt jedoch eine zunehmende Dicke der gesamten Speicher-IC-Baueinheit. Infolgedessen ist es nicht möglich, laminierte Baueinheiten zu erzeugen.
Der Erfindung liegt die Aufgabe zugrunde, eine LOC-Bauein­ heit anzugeben, die dazu in der Lage ist, nicht nur zu ver­ hindern, daß parasitäre Kapazitäten beim Verringern der Dicke eines Isolierfilms ansteigen, sondern bei dem auch die Verbindungskräfte zwischen dem isolierenden Film und dem Leiterrahmen sowie zwischen dem isolierenden Film und dem Gehäusekörper aus der Epoxid-Gießverbindung erhöht sind. Der Erfindung liegt weiterhin die Aufgabe zugrunde, ein Verfah­ ren zum Herstellen einer LOC-Baueinheit anzugeben.
Die erfindungsgemäße Baueinheit mit Leitern auf einem Chip ist durch die Merkmale von Anspruch 1 gegeben. Das erfin­ dungsgemäße Verfahren zum Herstellen einer Baueinheit mit Leitern auf einem Chip ist durch die Merkmale von Anspruch 5 gegeben.
Die vorigen und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillier­ ten Beschreibung in Zusammenhang mit den beigefügten Zeich­ nungen noch besser verständlich. Die Zeichnungen stellen folgendes dar:
Fig. 1 ist ein Querschnitt durch eine LOC-Baueinheit gemäß einem ersten Ausführungsbeispiel der Erfindung;
Fig. 2A bis 2C sind teilweise vergrößerte Darstellungen eines Bauteilbereichs, der dem Bereich "A" in Fig. 1 ent­ spricht, und sie veranschaulichen verschiedene Beispiele für die elektrische Verbindung zwischen dem Halbleiterchip und den Innenleitern;
Fig. 3 ist eine Draufsicht auf einen Leiterrahmen für die LOC-Baueinheit gemäß dem ersten Ausführungsbeispiel der Er­ findung;
Fig. 4 ist eine Draufsicht zum Veranschaulichen eines Löt­ prozesses bei einem erfindungsgemäßen Verfahren zum Herstel­ len einer LOC-Baueinheit;
Fig. 5 ist ein Querschnitt durch eine LOC-Baueinheit gemäß einem zweiten Ausführungsbeispiel der Erfindung;
Fig. 6 ist ein Querschnitt durch eine Baueinheit für einen allgemeinen Speicher-IC;
Fig. 7 ist eine Draufsicht auf einen Leiterrahmen für die in Fig. 6 dargestellte Speicher-IC-Baueinheit;
Fig. 8 ist ein Querschnitt durch eine herkömmliche LOC-Bau­ einheit; und
Fig. 9 ist eine Draufsicht auf einen Leiterrahmen für die in Fig. 8 dargestellte herkömmliche LOC-Baueinheit.
Unter Bezugnahme auf Fig. 1 wird nun eine LOC-Baueinheit gemäß einem ersten Ausführungsbeispiel der Erfindung be­ schrieben.
Wie in Fig. 1 dargestellt, weist die LOC-Baueinheit einen Halbleiterchip 31 mit mehreren Bondflecken 52 auf, die in einer Reihe im mittleren Bereich auf der Oberfläche des Halbleiterchips 51 angeordnet sind. Ein isolierender Film 53 ist auf der Oberfläche des Halbleiterchips 51 mit Ausnahme der Oberflächenbereiche aufgebracht, die den Bondflecken 52 entsprechen, d. h. in den beiden Seitenbereichen auf der Oberfläche des Halbleiterchips 51. Die LOC-Baueinheit weist auch einen Leiterrahmen 54 mit einem Paddel 54a, mehreren Innenleitern 54b und mehreren Außenleitern 54c auf. Jeder Bondfleck 52 des Halbleiterchips 51 ist an seiner Oberfläche mit Lötmittel 55 versehen. Jeder Innenleiter 54b des Leiter­ rahmens 54 erstreckt sich in solcher Weise bis über die Oberfläche des Halbleiterchips 51, daß sein eines Ende über dieser Oberfläche liegt und dieses Ende mit dem Halbleiter­ chip 51 über das Lötmittel 55 auf jedem Bondfleck 52 elek­ trisch verbunden ist. Ein Gehäusekörper 56, der unter Ver­ wendung einer Epoxid-Gießverbindung angegossen ist, ist vor­ handen, um den Halbleiterchip 51, die Innenleiter 54b des Leiterrahmens 54 und den isolierenden Film 53 einzuschlie­ ßen.
Gemäß der vorliegenden Erfindung sind mehrere winzige Vor­ sprünge 57 an beiden seitenbereichen der Oberfläche des Halbleiterchips 51 vorhanden. Andererseits weist der isolie­ rende Film 53 an seiner Ober- und Unterseite gerändelte Flä­ chen auf. Ähnlich ist jeder Innenleiter 54b an seiner Ober­ und Unterseite mit gerändelten Oberflächen versehen.
Gemäß der vorliegenden Erfindung weist der isolierende Film 53, der zum Isolieren des Halbleiterchips 51 gegenüber den Innenleitern 54b dient, einen Fluorethylenfilm mit einer spezifischen induktiven Kapazität von 2,0 bis 2,2 auf, was im Gegensatz zu herkömmlichen Fällen steht, die einen Poly­ imidfilm mit einer spezifischen induktiven Kapazität von 3,5 verwenden. Durch Verwenden des Fluorethylenfilms mit der niedrigeren spezifischen induktiven Kapazität kann der iso­ lierende Film 53 um etwa 44% in der Dicke verringert wer­ den, ohne daß die parasitären Kapazitäten größer werden, die zwischen dem Halbleiterchip 51 und jedem der Innenleiter 54b auftreten. D. h., daß die erfindungsgemäße LOC-Bauein­ heit einen isolierenden Fluorethylenfilm aufweist, dessen Dicke um etwa 60 µm bis etwa 70 µm kleiner ist als die Dicke von isolierenden Polyimidfilmen bei herkömmlichen Baueinhei­ ten mit etwa 100 µm.
Obwohl ein derartiger Fluorethylenfilm einen Vorteil hin­ sichtlich der Dickenverringerung des isolierenden Films 53 wegen seiner niedrigeren spezifischen induktiven Kapazität mit sich bringt, hat er den Nachteil, daß seine Hafteigen­ schaft sehr schlecht ist. Gemäß der vorliegenden Erfindung wird dieses Problem durch die gerändelten Oberflächen ge­ löst, die an der jeweiligen Ober- und Unterseite des isolie­ renden Films 53 bzw. der Innenleiter 54b vorhanden sind.
Diese gerändelten Oberflächen verbessern die Haftkräfte zwi­ schen dem Halbleiterchip 51 und jedem Innenleiter 54b sowie zwischen jedem Innenleiter 54b und dem aus der Epoxid-Gieß­ verbindung hergestellten Gehäusekörper 56. Die Kontaktfläche zwischen den vorstehend genannten Teilen kann dadurch erhöht werden, daß mehrere gleichmäßig beabstandete Löcher in jedem Innenleiter 54b ausgebildet werden und jeder so perforierte Innenleiter mit Epoxidharz eingegossen wird.
In Verbindung mit den Fig. 1 bis 4 wird nun ein Verfahren zum Herstellen der LOC-Baueinheit mit dem vorstehend angege­ benen Aufbau angegeben.
Gemäß diesem Verfahren wird zunächst ein Leiterrahmen 54 mit dem in Fig. 3 dargestellten Aufbau hergestellt. Wie in Fig. 3 gezeigt, weist der Leiterrahmen 54 mehrere Innenleiter 54b auf, die sich in Längsrichtung so erstrecken, daß ihr jewei­ liges eines Ende auf der Oberfläche des Halbleiterchips 51 positioniert ist, in ähnlicher Weise wie beim Leiterrahmen der herkömmlichen LOC-Baueinheit gemäß Fig. 9. Jedoch weist jeder Innenleiter 54b des Leiterrahmens 54 für die LOC­ Baueinheit einen Aufbau dahingehend auf, daß sein mit jedem jeweiligen Bondfleck 52 des Halbleiterchips 51 zu verbinden­ der Bereich weniger breit ist als der Bereich, der mit jedem zugehörigen Außenleiter 54c zu verbinden ist.
Das Bezugszeichen 54d bezeichnet Stützstäbe, 54e Seiten­ schienen, 54f Haltestäbe und 54g Rastlöcher.
Nach dem Herstellen des Leiterrahmens 54 wird ein Druckbond­ vorgang ausgeführt, um den Halbleiterchip 51 am Paddel 54a des Leiterrahmens 54 zu befestigen.
Anschließend werden mehrere winzige Vorsprünge 54 an der Oberfläche des Halbleiterchips 51 ausgebildet, der mehrere Bondflecken 52 entlang einer Linie aufweist. Das Ausbilden der winzigen Vorsprünge 57 wird dadurch erzielt, daß eine Schicht aus Si3N4 oder SiO2 über beiden Seitenbereichen der Oberfläche des Halbleiterchips 51 mit Ausnahme der Bereiche aufgebracht wird, in denen die Bondflecken 52 ausgebildet sind. Das Aufbringen erfolgt mit Hilfe von HF-Sputtern bei niedriger Temperatur, um eine Dicke von etwa 40 nm bis etwa 50 nm (400 A bis etwa 500 A) zu erzielen.
Über beiden Seitenbereichen der Oberfläche des Halbleiter­ chips 51 mit den winzigen Vorsprüngen 57 wird ein isolieren­ der Film 53 aufgetragen, der aus einem Fluorethylenfilm mit gerändelten Oberflächen besteht. Die Ober- und die Unter­ seite jedes Innenleiters 54b wird dann mit gerändelten Ober­ flächen versehen, von denen eine in Kontakt mit der zuge­ hörigen gerändelten Oberfläche des isolierenden Films 53 steht.
Das Ausbilden der gerändelten Oberflächen an den Innenlei­ tern 54b des Leiterrahmens 54 kann dadurch erfolgen, daß die Innenleiter 54b zwischen Walzen mit jeweils gerändelter Außenfläche durchgezogen werden oder daß eine knöllchenför­ mige oder dendritische Schicht auf die Oberflächen der In­ nenleiter 54b durch Elektroplattieren mit einem Strom hoher Dichte mit nicht weniger als 100 mA/cm2 aufgetragen wird.
Anschließend an die Ausbildung der gerändelten Oberflächen an den Innenleitern 54b wird ein Lötmittel 55 auf jeden Bondfleck 52 des Halbleiterchips 51 aufgetragen. Anschlie­ ßend wird ein Lötprozeß ausgeführt, um jeden Innenleiter 54b des Leiterrahmens 54 mit jedem zugehörigen Bondfleck 52 mit­ tels des zugehörigen Lötmittels 55 zu verbinden, wodurch eine elektrische Verbindung zwischen dem Halbleiterchip 51 und jedem Innenleiter 54b hergestellt wird.
Wie in Fig. 3 dargestellt, weist jeder Innnenleiter 54b des Leiterrahmens 54 einen solchen Aufbau auf, daß sein mit je­ dem jeweiligen Bondfleck 52 des Halbleiterchips 51 verbunde­ ner Bereich eine kleinere Breite aufweist als sein Bereich, der mit jedem zugehörigen Außenleiter 54c verbunden ist. Mit diesem Aufbau sind die Innenleiter 54b alternierend nach dem Löten mit den Lötmittelstellen 55 verbunden und dadurch elektrisch an den Halbleiterchip 51 angeschlossen. Aufgrund dieser Anordnung kann die Gesamtdicke der Baueinheit wir­ kungsvoll verringert werden.
Die elektrische Verbindung zwischen dem Halbleiterchip 51 und den Innenleitern 54b kann dadurch erzielt werden, daß ein Drahtbondverfahren mit allgemein verwendeten Drähten 58 eingesetzt wird, wie in Fig. 2a dargestellt. Zum Verringern der Gesamtdicke der Baueinheit können die Innenleiter 54b jedoch direkt mit den Bondflecken 52 unter Verwendung eines automatischen Band-Bondverfahrens oder eines C-4-Bondverfah­ rens verbunden werden, wie durch die Fig. 2b bzw. 2c veran­ schaulicht.
Anschließend wird ein vorgegebener Teil der Baueinheit ein­ schließlich des Halbleiterchips 51 und der Innenleiter 54b mit einer Epoxid-Gießverbindung vergossen, um einen Gehäuse­ körper 56 zu bilden. Die sich ergebende Baueinheit wird einem Beschneidungsvorgang und einem Biegevorgang unterzo­ gen. Dadurch wird eine Single-in-line-LOC-Baueinheit erhal­ ten.
Fig. 5 veranschaulicht einen Aufbau einer LOC-Baueinheit gemäß einem zweiten Ausführungsbeispiel der Erfindung.
Die in Fig. 5 dargestellte LOC-Baueinheit weist denselben Aufbau wie die LOC-Baueinheit von Fig. 1 auf, mit der Aus­ nahme, daß ein Leiterrahmen mit Innenleitern 54b und Außen­ leitern 54c vorhanden ist, die getrennt von den zugehörigen Innenleitern 54b ausgebildet sind. In diesem Fall sind die Innenleiter 54b mit den zugehörigen Außenleitern 54c über ein Lötmittel verbunden.
Wie aus der vorstehenden Beschreibung ersichtlich ist, ver­ wendet die vorliegende Erfindung einen Fluorethylenfilm mit niedriger spezifischer induktiver Kapazität als Polymerfilm zum Isolieren eines Halbleiterchips von den Innenleitern eines Leiterrahmens, was im Gegensatz zu herkömmlichen Fäl­ len steht, wo ein Polyimidfilm mit hoher spezifischer induk­ tiver Kapazität verwendet wird. Demgemäß ist es möglich, die Dicke des Polymerfilms zu verkleinern. Gemäß der vorliegen­ den Erfindung werden gerändelte Oberflächen an den oberen und unteren Verbindungsflächen des Polymerfilms und der In­ nenleiter des Leiterrahmens ausgebildet, während eine Mehr­ zahl winziger Vorsprünge an der oberen Verbindungsfläche des Halbleiterchips ausgebildet wird. Durch diese gerändelten Oberflächen und die winzigen Vorsprünge können Schwierig­ keiten umgangen werden, die in bezug auf die Verbindungs­ stärke zwischen den Innenleitern und dem Polymerfilm auf­ grund der Verwendung des Fluorethylenfilms entstehen. Es ist auch möglich, die Dicke des Polymerfilms zu verringern und ein Erhöhen der parasitären Kapazitäten zu verhindern. Da­ durch wird ein Laminieren von Baueinheiten unterstützt.

Claims (16)

1. Baueinheit mit Leitern auf einem Chip (LOC = Lead on Chip) mit
  • - einem Halbleiterchip (51) mit mehreren Bondflecken (52), die in einer Reihe im mittleren Bereich der Oberfläche des Halbleiterchips angeordnet sind;
  • - einem isolierenden Film (53), der an beiden Seitenberei­ chen der Oberfläche des Halbleiterchips ausgebildet ist;
  • - mehreren Innenleitern (54b), von denen jeder direkt mit jedem entsprechenden Bondfleck des Halbleiterchips elek­ trisch verbunden ist;
  • - einem Gehäusekörper (56), der den Halbleiterchip, den iso­ lierenden Film und den Innenleiter umgibt; und
  • - mehreren Außenleitern (54c), von denen sich jeder von einem zugehörigen Innenleiter aus erstreckt und zum Anschluß an ein äußeres Element außerhalb des Gehäusekörpers dient;
dadurch gekennzeichnet, daß
  • - der Halbleiterchip (51) mehrere winzige Vorsprünge (57) aufweist, die in beiden Seitenbereichen auf seiner Oberflä­ che ausgebildet sind;
  • - der isolierende Film (53) an seiner Ober- und Unterseite mit gerändelten Oberflächen ausgebildet ist; und
  • - jeder der Innenleiter an seiner Ober- und Unterseite eine gerändelte Oberfläche aufweist.
2. Baueinheit nach Anspruch 1, dadurch gekennzeichnet, daß der isolierende Film (53) ein Fluorethylenfilm ist.
3. Baueinheit nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der isolierende Film (53) eine Dicke von 60 µm bis 70 µm aufweist.
4. Baueinheit nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Gehäusekörper (56) aus einer Epoxid­ Gießverbindung besteht.
5. Verfahren zum Herstellen einer Baueinheit mit Leitern auf einem Chip, mit folgenden Schritten:
  • a) Herstellen eines Leiterrahmens mit einem Paddel, mehreren Innenleitern und mehreren Außenleitern, von denen sich jeder von einem zugehörigen Innenleiter aus erstreckt;
  • b) Druckbonden eines Halbleiterchips auf das Paddel des Lei­ terrahmens, welcher Halbleiterchip mehrere Bondflecken auf­ weist, die in einer Linie im mittleren Bereich der Oberflä­ che des Halbleiterchips ausgebildet sind;
  • c) Ausbilden eines isolierenden Films auf der Oberfläche des Halbleiterchips;
  • d) Ausbilden von Lötstellen an jedem Bondfleck des Halblei­ terchips;
  • e) Anlöten jedes Innenleiters an den jeweils zugehörigen Lötfleck, um die Innenleiter elektrisch mit dem Halbleiter­ chip zu verbinden;
  • f) Vergießen eines vorgegebenen Teils einschließlich des Halbleiterchips, des isolierenden Films und der Innenleiter, um einen Gehäusekörper zu bilden; und
  • g) Beschneiden des Leiterrahmens und Formen des Gehäusekör­ pers;
dadurch gekennzeichnet, daß
  • - zwischen den Schritten b) und c) mehrere winzige Vorsprün­ ge in den beiden Seitenbereichen an den Oberflächen des Halbleiterchips mit Ausnahme des Bereichs mit den Bondflecken ausgebildet werden;
  • - der isolierende Film an der Vorsprünge tragenden Oberflä­ che mit gerändelten Flächen an seiner Ober- und Unterseite ausgebildet wird; und
  • - die Innenleiter mit gerändelten Oberflächen ausgebildet werden, wobei eine der gerändelten Oberflächen jedes Innen­ leiters in Berührung mit der oberen gerändelten Oberfläche des isolierenden Films steht.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die mehreren winzigen Vorsprünge durch ein HF-Sputterverfah­ ren bei niedriger Temperatur erzeugt werden.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die winzigen Vorsprünge aus Si3N4 oder SiO2 hergestellt wer­ den.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die winzigen Vorsprünge mit einer Dicke von 40 nm bis 50 nm (400 A bis 500 A) ausgebildet werden.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch ge­ kennzeichnet, daß die Innenleiter einen solchen Aufbau auf­ weisen, daß derjenige Bereich jedes Innenleiters, der mit einem zugehörigen Bondflecken des Halbleiterchips verbunden ist, eine kleinere Breite aufweist als derjenige Bereich, der mit dem zugehörigen Außenleiter verbunden ist, wodurch jeweilige Bondflecken alternierend angeschlossen sind.
10. Verfahren nach einem der Ansprüche 5 bis 9, dadurch ge­ kennzeichnet, daß die gerändelten Oberflächen der Innenlei­ ter unter Verwendung von Walzen mit gerändelter Außenfläche erzeugt werden.
11. Verfahren nach einem der Ansprüche 5 bis 9, dadurch ge­ kennzeichnet, daß die gerändelten Oberflächen der Innenlei­ ter durch Elektroplattieren bei hoher Stromdichte oder durch Beschichten mit einer knöllchenförmigen oder dendritischen Schicht auf die Oberflächen jedes Innenleiters erzeugt wer­ den.
12. Baueinheit nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Außenleiter (54c) getrennt von den Innenleitern (54b) ausgebildet sind.
13. Baueinheit nach Anspruch 12, dadurch gekennzeichnet, daß die Außenleiter (54c) mit einem jeweils zugehörigen Innenleiter (54b) verlötet sind.
14. Verfahren nach einem der Ansprüche 5 bis 11, dadurch gekennzeichnet, daß bei einem Leiterrahmen mit voneinander getrennten Außen- und Innenleitern nach dem Schritt f) ein Lötschritt ausgeführt wird, bei dem dasjenige Ende jedes Innenleiters, das nicht mit einem Lötfleck auf den Halb­ leiterchip verlötet ist, mit dem zugehörigen Außenleiter verlötet wird, um jeden Innenleiter mit dem jeweils zuge­ hörigen Außenleiter elektrisch zu verbinden.
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