JPH04165624A - 絶縁膜上のめっき配線方法 - Google Patents

絶縁膜上のめっき配線方法

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JPH04165624A
JPH04165624A JP29308390A JP29308390A JPH04165624A JP H04165624 A JPH04165624 A JP H04165624A JP 29308390 A JP29308390 A JP 29308390A JP 29308390 A JP29308390 A JP 29308390A JP H04165624 A JPH04165624 A JP H04165624A
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JP
Japan
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film
wiring
insulating film
region
upper layer
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Pending
Application number
JP29308390A
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English (en)
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Seiichi Yoda
養田 聖一
Kinshiro Kosemura
小瀬村 欣司郎
Takashi Ito
隆司 伊藤
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/181Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/381Improvement of the adhesion between the insulating substrate and the metal by special treatment of the substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Chemically Coating (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、無電解めっきにより絶縁基板上に金属配線を
形成する方法に関し。
無電解めっきを利用して、狭くて深い接続孔の埋め込み
及び層間絶縁膜上への配線を容易に行う方法を得ること
を目的とし。
下層配線膜上に絶縁膜を被着し、該絶縁膜に接続孔を形
成する工程と、該接続孔及び該絶縁膜を覆って耐ドライ
エツチング性物質の微粒子を含有したレジスト膜を被覆
し、該レジスト膜をパターニングして該レジスト膜を接
続孔を含んで上層配線膜の形成予定領域に残す工程と、
該絶縁膜上の該レジスト膜をドライエツチングして、該
絶縁膜上の上層配線膜の形成予定領域に耐ドライエツチ
ング性物質の該微粒子を残す工程と、該微粒子をマスク
として、該絶縁膜表面をドライエツチングして、該絶縁
膜の上層配線膜の形成予定領域の表面に粗化領域を形成
し、該絶縁膜表面の該微粒子及び該接続孔内の該レジス
ト膜を除去する工程と。
無電解めっきにより該接続孔内、及び該絶縁膜上の上層
配線形成予定領域に上層配線の金属めっき膜を形成する
工程とを有するように構成する。
〔産業上の利用分野〕
本発明は、無電解めっきにより絶縁基板上に金属配線を
形成する方法に関する。
半導体素子の高集積化のために、拡散層等のパターン幅
は年々縮小され、最小線幅はサブ・ミクロンに及んでい
るか、電極や配線などは素子の特性を維持する必要から
その膜厚は減少しておらず。
パターンの起伏は増大し、アスペクト比は益々増大する
傾向にある。
また、多層化が行われており3層間絶縁膜で絶縁し、接
続孔(ピアホール)により上下層を回路接続する手法か
採られている。
このため、微小化、多層化に応じた絶縁膜上の金属配線
技術の開発か要求されている。
〔従来の技術〕
第3図は従来例の説明図である。
図において、16は下層アルミニウム(Al)膜。
17はSiL膜、18は接続孔、19は上層A’f膜、
20はテーパ一部、 21はタングステン(W)膜、2
2は金(Au)めっき膜である。
従来、配線材料にはAl或いはA1合金か多く使用され
、そして、その形成方法としては、スパッタ法が主流と
なっている。
しかし、第3図(a)に示すように、高アスペクト比の
接続孔18内部には、側壁等のシャドーイング(遮蔽)
効果のためにA1等の配線材料か入って行かず、側壁で
のカバレッジ率か著しく低下する。
その結果、接続孔部分での断線や、電流密度の上昇によ
る耐エレクトロマイグレーション性の劣化など、信頼性
の面から重大な問題を引き起こす。
〔発明が解決しようとする課題〕
これらの問題点を改善する技術としては、第3図(b)
に示すように、接続孔18の側壁にテーパ一部20をつ
けて中に配線材料を入れやすくする方法かあるか、接続
孔の幅か2Wも拡張されるため。
素子の微細化により、このような寸法的余裕かなくなっ
てきている。
従って、膜の形成方法自体に改善を加えるか1プロセス
上の変更等によって、狭くて深い接続孔の埋め込みを達
成することか必須となる。
接続孔に係る配線技術の問題解決の方法として。
接続孔18をタングステン膜21等の導電性物質で埋め
込んで平坦にし2次いで上層に配線し1接続孔の導電性
物質に接続させる技術か盛んに行われている。
この接続孔を導電性物質で埋め込む技術には。
第3図(C)に示すように、シリコン(Sl)等の基板
に堆積する物質の速度差を利用した選択CVD法か有効
として用いられている。
この方法で問題になるのは、配線形成の他に導電性物質
を埋め込む工程か増えることである。また、タングステ
ンの選択CVD用の装置は枚葉式か適していることから
、生産性の観点から1枚のウェハの処理時間を短くしな
ければならない。
また、第3図(d)に示すように、無電解めっきまたは
電気めっきを利用して、 Auめっき膜22等の金属を
接続孔に埋め込む技術かある。これは。
めっき液の中に漬けて行うため狭くて深い接続孔の埋め
込みか容易にてきる。
しかし1層間絶縁膜上の電気めっきは不可能であり、ま
た、この層は酸化膜で構成され1表面は極めて平滑であ
るので、無電解めっきも不可能である。
このため、絶縁膜上の配線材料は他の方法で堆積する必
要かある。
このため、先の選択CVDの方法と同様に工程を分けて
おこなわなければならなかった。
本発明は1以上の点を鑑み、無電解めっきを利用して、
狭くて深い接続孔の埋め込み及び眉間絶縁膜上べの配線
を容易に行う方法を得ることを目的として提供されるも
のである。
〔課題を解決するための手段〕
第1図は本発明の原理説明図である。
図において、1は下層配線膜、2は絶縁膜、3は接続孔
、4は1.シスト膜、5は微粒子、6は粗化領域、7は
金属めっき膜である。
上記の問題点は、絶縁膜表面をパラジウム(Pd)か良
く付着するように表面処理した後、無電解めっき、また
は電気めっきを利用して接続孔及び眉間絶縁膜上に配線
を行うことにより解決できる。
絶縁膜は、一般に酸化膜か使用されているか。
酸化膜表面にめっきすることは不可能であった。
このことは、一般に無電解めっきの場合に、めっき前に
めっきする基板の表面へパラジウムを付着し、これを核
にしてめっきを行うか、基板としての絶縁膜表面か極め
て平滑な場合には、無電解めっきに使用する液か循環す
る方式のめっき浴槽中では、めっきの成長に必要なバラ
ジウt、か付着しないからである。
本発明は1絶縁膜上のめっき配線を行う部分のみパラジ
ウムか付着するように絶縁膜の表面を部分的に粗化する
等の表面処理をする。
即ち1本発明の目的は、第1図(a)に示すように、下
層配線膜1上に絶縁膜2を被着し、該絶縁膜2に接続孔
3を形成する工程と。
第1図(b)に示すように、該接続孔3及び該絶縁膜2
を覆って耐ドライエツチング性物質の微粒子5を含有し
たレジスト膜4を被覆し、該レジスト膜4をパターニン
グして該レジスト膜4を接続孔3を含んで上層配線膜の
形成予定領域に残す工程と。
第1図(C)に示すように、該絶縁膜2上の該レジスト
膜4をドライエツチングして、該絶縁膜2上の上層配線
膜の形成予定領域に耐ドライエツチング性物質の該微粒
子5を残す工程と。
第1図(d)に示すように、該微粒子5をマスクとして
、該絶縁膜2表面をドライエツチングして、該絶縁膜2
の上層配線膜の形成予定領域の表面に粗化領域6を形成
し、該絶縁膜2表面の該微粒子5及び該接続孔3内の該
レジスト膜4を除去する工程と。
第1図(e)に示すように、無電解めっきにより該接続
孔3内、及び該絶縁膜2上の上層配線形成予定領域に上
層配線の金属めっき膜7を形成する工程とを有すること
により達成される。
〔作用〕
このように、絶縁膜上の平滑な表面を粗化処理して、パ
ラジウムの付着を良くすることにより。
絶縁膜上にも金属配線か無電解めっきにより行なうこと
が出来るようになった。
〔実施例〕
第2図は本発明の一実施例の工程順模式平面図及び断面
図である。
図の左側に無電解めっきで形成する配線部分の平面図、
右側に平面図のA−A’ ラインでカットした断面図を
工程順に示す。
図において、8はAl膜、9はSiO□膜、10は接続
孔、11はレジスト膜、12はアルミナ(Affi 2
os)粒子、13は粗面、14はニッケル(Ni)めっ
き膜、15はAuめっき膜である。 本発明の一実施例
について。
第2図により説明する。
基板上に素子が形成されたSiつ、エバに、下層配線と
してのAl膜8を配線形成し、その上に第2図(a)に
示すように、 SiO□膜9をCVD法により、650
°Cでs、 ooo人の厚さに被着し、上層配線接続用
に0.3μm角の接続孔lOを開口する。
そして、第2図(b)に示すように、 5iOz膜9上
に粒径が0.1μm以下のアルミナ(Aj?20s)粒
子11を含有させた電子ビーム露光用のレジスト膜12
CMSを3.000人の厚さに塗布し、 0.3 μm
角の接続孔に被さるように上層配線部分のレジスト膜を
幅0,5μmにフォトリソグラフィ技術によりパターニ
ングする。
続いて、第2図(e)に示すように、RIE法により酸
素(0□)ガス圧力0. ITorr、出力0.2W/
cm2の条件で、 5ift膜9の表面が露出するまで
、3分間レジスト膜11をエツチングする。
上記RIEはラジカル反応が支配的な条件であり、この
条件では5102膜はエツチングされず、膜減りは起こ
らない。
このエツチングにより、レジスト膜11の下にあった5
iOz膜9の表面の上層配線形成予定の領域に。
微細なAf 、03粒子12が残される。
続いて、第2図(cl)に示すように、RIE法により
、三弗化メタン(CHF、)をガス圧力0.003To
rr、出力0.2W/cm”の条件で3秒間A1 go
s粒子12をマスクとしてSiO□膜9の表面を僅かに
数百人エツチングする。
このエツチングにより5102膜9の表面の上層配線形
成予定領域には、数百人の凸凹の粗面13が出来上がる
SiO□膜9の表面上に残されたAA 、O,粒子、及
び接続孔lO内に残されたレジスト膜llはアセトン等
の有機溶剤で除去する。
次に第2図(e)に示すように、めっき処理を行う。先
ず、めっき液の周り込みを良(するために、界面活性剤
の溶液中に50℃で30秒間浸漬させる。
次にバラジュウム処理として、活性溶液に室温で1分間
ウェハを10枚まとめて浸漬する。その後。
無電解Niめっきを80°Cで15分間行う。
ここで1図のように、Niめっき膜14が1.000人
の厚さに上層配線予定領域にめっきされる。
最後に、第2図(f)に示すように、 Auめっきの無
電解めっき浴槽中で、10枚まとめて、無電解Auめっ
きを80℃で15分間行ない、膜厚0,5μmのAuめ
っき膜15がNiめっき膜14と置換して堆積し。
5i02膜9上に微細な上層配線膜がめっきにより形成
されることになる。
〔発明の効果〕
以上説明した様に9本発明によれば、めっき配線膜の厚
さ0.5μm9幅0.5μm、接続孔0.3μm角の5
in2膜の絶縁膜を介して、下層のAβ配線と接続する
上層のAuめっき配線を形成することかできた。
このように、サブ・ミクロンクラスの微細な接続孔に対
して、めっきによる配線形成は完全に接続孔の充填埋め
込みがなされるため、カバーリングの問題かなくなる。
従って、配線形成に際して、接続孔と絶縁膜上の配線と
二つに工程を分ける必要かなく、めっき浴槽に試料を縦
に多数枚を配置してめっき出来るため、−度に多量の処
理が可能であり、スループットの面でも優れた効果か得
られる。
【図面の簡単な説明】
第1図は本発明の原理説明図。 第2図は本発明の一実施例の工程順模式平面図及び断面
図。 第3図は従来例の説明図 である。 図において。 1は下層配線膜、   2は絶縁膜。 3は接続孔、     4はレジスト膜。 5は微粒子、     6は粗化領域。 7は金属めっき膜  8はAI膜。 9はSiO□膜、10は接続孔。 11はレジスト膜、12はAl2O,粒子。 13は粗面、       14はNiめっき膜。 15はAuめっき膜 φ待枕孔 18椿税孔 2f、W腰 逆釆ψjの説明図

Claims (1)

  1. 【特許請求の範囲】  下層配線膜(1)上に絶縁膜(2)を被着し,該絶縁
    膜に接続孔(3)を形成する工程と, 該接続孔(3)及び該絶縁膜(2)を覆って耐ドライエ
    ッチング性物質の微粒子(5)を含有したレジスト膜(
    4)を被覆し,該レジスト膜(4)をパターニングして
    該レジスト膜(4)を接続孔(3)を含んで上層配線膜
    の形成予定領域に残す工程と, 該絶縁膜(2)上の該レジスト膜(4)をドライエッチ
    ングして,該絶縁膜(2)上の上層配線膜の形成予定領
    域に耐ドライエッチング性物質の該微粒子(5)を残す
    工程と, 該微粒子(5)をマスクとして,該絶縁膜(2)表面を
    ドライエッチングして,該絶縁膜(2)の上層配線膜の
    形成予定領域の表面に粗化領域(6)を形成し,該絶縁
    膜(2)表面の該微粒子(5)及び該接続孔(3)内の
    該レジスト膜(4)を除去する工程と, 無電解めっきにより該接続孔(3)内,及び該絶縁膜(
    2)上の上層配線形成予定領域に上層配線の金属めっき
    膜(7)を形成する工程とを有することを特徴とする絶
    縁膜上のめっき配線方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5358906A (en) * 1991-09-11 1994-10-25 Gold Star Electron Co., Ltd. Method of making integrated circuit package containing inner leads with knurled surfaces
CN102629550A (zh) * 2011-02-07 2012-08-08 格罗方德半导体公司 具有节省空间的电容的集成电路及制作该集成电路的方法
CN103365091A (zh) * 2012-03-28 2013-10-23 山东浪潮华光光电子股份有限公司 一种led芯片或衬底表面粗化用掩膜液及其制备方法与应用

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