JP2921004B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔概要〕 本発明は，半導体装置における無電解めっき法を用い
た，微細配線パターン内への選択的な金属の埋め込みと
その平坦化技術に関し， 微細配線間の接続孔内に，半導体基板上全面の微細配
線接続孔内に均一に金属を成長させて，表面を平坦化す
ることを目的とし， 無電解めっきによって，半導体基板上の配線金属に接
続するめっき金属膜を，該半導体基板上に被覆した絶縁
膜に形成した接続孔への埋め込みに際し、 該半導体基板裏面上に電極を設け，無電解めっき時
に，めっき液と該半導体基板間に電圧を印加するよう
に， 該半導体基板上に被覆した該接続孔を有する該絶縁膜
全面上に，第２の金属膜を被覆し，無電解めっきを行な
うように構成する。
た，微細配線パターン内への選択的な金属の埋め込みと
その平坦化技術に関し， 微細配線間の接続孔内に，半導体基板上全面の微細配
線接続孔内に均一に金属を成長させて，表面を平坦化す
ることを目的とし， 無電解めっきによって，半導体基板上の配線金属に接
続するめっき金属膜を，該半導体基板上に被覆した絶縁
膜に形成した接続孔への埋め込みに際し、 該半導体基板裏面上に電極を設け，無電解めっき時
に，めっき液と該半導体基板間に電圧を印加するよう
に， 該半導体基板上に被覆した該接続孔を有する該絶縁膜
全面上に，第２の金属膜を被覆し，無電解めっきを行な
うように構成する。
本発明は，半導体装置における無電解めっき法を用い
た，微細配線パターン内への選択的な金属の埋め込みと
その平坦化技術に関する。
た，微細配線パターン内への選択的な金属の埋め込みと
その平坦化技術に関する。
近年の超LSIにおいて，更に高速化，高密度化を図る
ために，配線は微細化し，かつ多層化していく。
ために，配線は微細化し，かつ多層化していく。
そのため，微細化につれて，半導体装置の多層配線に
おける接続孔の形成においても，配線間接続部の接続孔
と経の深さの比率を示すアスペクト比が増加し，層間の
配線接続及びマスクパターニングが困難となる。
おける接続孔の形成においても，配線間接続部の接続孔
と経の深さの比率を示すアスペクト比が増加し，層間の
配線接続及びマスクパターニングが困難となる。
よって，多層配線構造においては，段差によって配線
が切れてしまうのを防ぐために，配線間接続部への選択
的な金属の埋め込みによって，表面を平坦化することが
必要である。
が切れてしまうのを防ぐために，配線間接続部への選択
的な金属の埋め込みによって，表面を平坦化することが
必要である。
第４図は従来例の説明図である。
図において,33は半導体基板,34は配線金属,35はめっ
き金属膜,36は絶縁膜,37は接続孔である。
き金属膜,36は絶縁膜,37は接続孔である。
従来，接続孔に金属を埋め込む方法の一つとして，無
電解めっきにより，接続孔にのみ選択的に金属を形成す
る方法が用いられてきた。
電解めっきにより，接続孔にのみ選択的に金属を形成す
る方法が用いられてきた。
ところが，従来の無電解めっき法による微細配線間接
続孔への選択的な金属の埋め込みにおいては，めっきに
よる金属膜成長の際に，成長膜厚のウエハ面内における
不均一が存在した。
続孔への選択的な金属の埋め込みにおいては，めっきに
よる金属膜成長の際に，成長膜厚のウエハ面内における
不均一が存在した。
即ち，第４図（ａ）に示すように，めっき途中におい
て，めっき金属膜35が或るパターンの接続孔37内では全
く成長していなかったり，或いは，パターンサイズ及び
パターンの疎密により，金属の成長速度が違うために，
配線金属34上に成長しためっき金属膜35の膜の厚さがば
らついて，第４図（ｂ）に示すように，めっき金属膜35
を接続孔37にを埋め込んだ後の状態が，絶縁膜36とめっ
き金属膜35表面が平坦に成らず，不均一となって，凸凹
になり，これらを制御することは，従来の技術では不可
能であった。
て，めっき金属膜35が或るパターンの接続孔37内では全
く成長していなかったり，或いは，パターンサイズ及び
パターンの疎密により，金属の成長速度が違うために，
配線金属34上に成長しためっき金属膜35の膜の厚さがば
らついて，第４図（ｂ）に示すように，めっき金属膜35
を接続孔37にを埋め込んだ後の状態が，絶縁膜36とめっ
き金属膜35表面が平坦に成らず，不均一となって，凸凹
になり，これらを制御することは，従来の技術では不可
能であった。
従って，めっきによる金属膜の成長条件，例えば，め
っき温度，濃度，前処理の方法などを変化させても，不
均一性を除くことはできず，接続孔内のめっきによる金
属膜の平坦化と，その均一性が悪くなるといった問題を
生じていた。
っき温度，濃度，前処理の方法などを変化させても，不
均一性を除くことはできず，接続孔内のめっきによる金
属膜の平坦化と，その均一性が悪くなるといった問題を
生じていた。
本発明は，微細配線間の接続孔内に，無電解めっき法
により金属膜を成長する際に，半導体基板面内において
均一な膜厚の金属膜を形成し，半導体基板の表面を平坦
化し，信頼性の高い配線および確実な多層配線を実現す
ることを目的として提供されるものである。
により金属膜を成長する際に，半導体基板面内において
均一な膜厚の金属膜を形成し，半導体基板の表面を平坦
化し，信頼性の高い配線および確実な多層配線を実現す
ることを目的として提供されるものである。
第１図は本発明の原理説明図である。
図において,1は半導体基板,2は配線金属,3はめっき金
属膜,4は絶縁膜,5は接続孔,6は電極,7はめっき液,8は対
向電極,9は無電解めっき槽,10は保護被膜,11は半導体基
板,12は配線金属,13はめっき金属,14は絶縁膜,15は接続
孔,16は金属膜である。
属膜,4は絶縁膜,5は接続孔,6は電極,7はめっき液,8は対
向電極,9は無電解めっき槽,10は保護被膜,11は半導体基
板,12は配線金属,13はめっき金属,14は絶縁膜,15は接続
孔,16は金属膜である。
本発明の目的は，無電解めっきによって，半導体基板
１上の配線金属２に接続するめっき金属膜３を，該半導
体基板１上に被覆した絶縁膜４に形成した接続孔５への
埋め込みに際し， 該半導体基板１裏面上に電極６を設け，無電解めっき
時に，めっき液７と該半導体基板１間に電圧を印加する
か，或いは，該半導体基板１上に被覆した該接続孔４を
有する該絶縁膜４全面上に，第２の金属膜８を被覆し，
無電解めっきを行なうことにより達成される。
１上の配線金属２に接続するめっき金属膜３を，該半導
体基板１上に被覆した絶縁膜４に形成した接続孔５への
埋め込みに際し， 該半導体基板１裏面上に電極６を設け，無電解めっき
時に，めっき液７と該半導体基板１間に電圧を印加する
か，或いは，該半導体基板１上に被覆した該接続孔４を
有する該絶縁膜４全面上に，第２の金属膜８を被覆し，
無電解めっきを行なうことにより達成される。
本発明では，接続孔内における無電解めっきの反応
を，第１図に示すように，半導体基板裏面の電極に電圧
を印加することにより，或いは，絶縁膜表面全面にめっ
きする金属膜の成長を誘発させるための第２の金属膜を
形成することにより，めっき金属膜の成長中にめっき液
に対するめっき表面金属の電位が接続孔の大きさや接続
孔のパターンの疎密に関係なくほぼ同電位となるので，
めっき金属膜の成長がそれぞれの接続孔でほぼ等しくな
る。それによって，めっきによる金属膜の成長厚さが均
一となり，めっき金属膜を接続孔に埋め込んだ後の半導
体基板の表面が完全に平坦化される。
を，第１図に示すように，半導体基板裏面の電極に電圧
を印加することにより，或いは，絶縁膜表面全面にめっ
きする金属膜の成長を誘発させるための第２の金属膜を
形成することにより，めっき金属膜の成長中にめっき液
に対するめっき表面金属の電位が接続孔の大きさや接続
孔のパターンの疎密に関係なくほぼ同電位となるので，
めっき金属膜の成長がそれぞれの接続孔でほぼ等しくな
る。それによって，めっきによる金属膜の成長厚さが均
一となり，めっき金属膜を接続孔に埋め込んだ後の半導
体基板の表面が完全に平坦化される。
第２図は本発明の第１の実施例の工程順模式断面図で
ある。
ある。
第３図は本発明の第２の実施例の工程順模式断面図で
ある。
ある。
図において,17はGaAs基板,18はTi/Pt/Au膜,19はSiON/
PMSS/SiO2膜,20は接続孔,21はIn膜,22はNi膜,23はTi/Pt
/Au膜,24はPSG膜,25はGaAs基板,26はTi/Pt/Au膜,27はSi
ON膜,28は第１のレジスト膜,29はTi/Au膜,30は第２のレ
ジスト膜,31は接続孔,32はNi膜である。
PMSS/SiO2膜,20は接続孔,21はIn膜,22はNi膜,23はTi/Pt
/Au膜,24はPSG膜,25はGaAs基板,26はTi/Pt/Au膜,27はSi
ON膜,28は第１のレジスト膜,29はTi/Au膜,30は第２のレ
ジスト膜,31は接続孔,32はNi膜である。
第２図により，第１の実施例を説明する。
第２図（ａ）に示すように,GaAs基板17上に，例え
ば，チタン（Ti），白金（Pt），金（Au）を合わせて,T
i/Pt/Au膜18を7,000Åの厚さにスパッタ法により順次積
層する。
ば，チタン（Ti），白金（Pt），金（Au）を合わせて,T
i/Pt/Au膜18を7,000Åの厚さにスパッタ法により順次積
層する。
次に，イオンミリング法によって，第１の配線金属と
してパターニング形成した後，プラズマCVD法及びSOG法
により，第１の層間絶縁膜19として，例えば，窒化シリ
コン酸化膜（SiON）及びポリメチルシリル化シルセスキ
オキサン膜（PMSS）そして二酸化シリコン膜（SiO2）を
合わせて,1μｍの厚さに被覆する。
してパターニング形成した後，プラズマCVD法及びSOG法
により，第１の層間絶縁膜19として，例えば，窒化シリ
コン酸化膜（SiON）及びポリメチルシリル化シルセスキ
オキサン膜（PMSS）そして二酸化シリコン膜（SiO2）を
合わせて,1μｍの厚さに被覆する。
続いて，三弗化メタン（CHF3）、六弗化エタン（C2F
6），ヘリウム（He）の混合ガスを用いて,RIE法により
異方性ドライエッチングを行って接続孔20を形成する。
接続孔は１μｍ径から約50μｍ径までの数種類を形成す
る。
6），ヘリウム（He）の混合ガスを用いて,RIE法により
異方性ドライエッチングを行って接続孔20を形成する。
接続孔は１μｍ径から約50μｍ径までの数種類を形成す
る。
次に，第２図（ｂ）に示すように,GaAs基板17を脱脂
洗浄および水洗を行なって，接続孔20の表面を清浄化し
た後に，無電解めっきによる金属膜の成長膜厚の電着性
を向上させるために,GaAs基板17を，例えば，塩化パラ
ジウム（PdCl3）の液に浸漬して，接続孔20内に触媒核
を形成する。ここで，触媒は塩化白金（PtCl2）の水溶
液でもよい。
洗浄および水洗を行なって，接続孔20の表面を清浄化し
た後に，無電解めっきによる金属膜の成長膜厚の電着性
を向上させるために,GaAs基板17を，例えば，塩化パラ
ジウム（PdCl3）の液に浸漬して，接続孔20内に触媒核
を形成する。ここで，触媒は塩化白金（PtCl2）の水溶
液でもよい。
めっき処理は，例えば，硫酸ニッケルを主成分とした
荏原ユージライト社製RE−MUN無電解ニッケルめっき液
を用い，第１図（ａ）に示した無電解めっき槽９の温度
を90℃に保って,GaAs基板17をめっき液７中に８分間浸
漬する。この際に,GaAs基板17の裏面に形成したインジ
ウム（In）膜21の電極を通して，直流電圧約−100VをGa
As基板17とめっき液７の間に印加する。
荏原ユージライト社製RE−MUN無電解ニッケルめっき液
を用い，第１図（ａ）に示した無電解めっき槽９の温度
を90℃に保って,GaAs基板17をめっき液７中に８分間浸
漬する。この際に,GaAs基板17の裏面に形成したインジ
ウム（In）膜21の電極を通して，直流電圧約−100VをGa
As基板17とめっき液７の間に印加する。
この結果，各接続孔20内に均一な成長膜厚で，めっき
金属膜としてのNi膜が形成される。
金属膜としてのNi膜が形成される。
この時，電極６や接続配線に電着しないように，ピセ
イン等のワックスを保護被覆10として，電極６や接続配
線の表面に塗布しておく。
イン等のワックスを保護被覆10として，電極６や接続配
線の表面に塗布しておく。
続いて，第２図（ｃ）に示すように，スパッタ法によ
り,Ti,Pt,Au膜を合わせて１μｍの厚さに被覆し,Ti/Pt/
Au膜23となし，イオンミリング法により第２の配線金属
としてパターニング形成する。
り,Ti,Pt,Au膜を合わせて１μｍの厚さに被覆し,Ti/Pt/
Au膜23となし，イオンミリング法により第２の配線金属
としてパターニング形成する。
最後に，第２図（ｄ）に示すように，カバー絶縁膜と
して,CVD法により燐珪酸ガラス（PSG）膜24を２μｍの
厚さに被覆する。
して,CVD法により燐珪酸ガラス（PSG）膜24を２μｍの
厚さに被覆する。
次に，第３図により，第２の実施例を説明する。
第３図（ａ）に示すように,GaAs基板25の上に，例え
ば,Ti/Pt/Au膜26をスバッタ法により合わせて7,000Åの
厚さに順次積層する。イオンミリング法により第１の配
線金属としてパターニング形成する。
ば,Ti/Pt/Au膜26をスバッタ法により合わせて7,000Åの
厚さに順次積層する。イオンミリング法により第１の配
線金属としてパターニング形成する。
続いて，プラズマCVD法により，層間絶縁膜として,Si
ON膜を１μｍの厚さに被覆する。
ON膜を１μｍの厚さに被覆する。
次いで，全面に第１のレジスト膜28を7,000Åの厚さ
に回転塗布した後，スパッタ法により，基板全面を同電
位に保ち，めっき金属膜の成長を誘発，促進するための
金属膜として,Ti,Pt膜29を，合わせて500Åの厚さに形
成する。
に回転塗布した後，スパッタ法により，基板全面を同電
位に保ち，めっき金属膜の成長を誘発，促進するための
金属膜として,Ti,Pt膜29を，合わせて500Åの厚さに形
成する。
次に，第３図（ｂ）に示すように，第２のレジスト膜
30を5,000Åの厚さに回転塗布し，接続孔形成用のパタ
ーニングを行なった後，イオンミリング法により,Ti/Pt
膜29を第２のレジストをマスクとしてパターニングす
る。
30を5,000Åの厚さに回転塗布し，接続孔形成用のパタ
ーニングを行なった後，イオンミリング法により,Ti/Pt
膜29を第２のレジストをマスクとしてパターニングす
る。
この時，第２のレジスト30の膜厚は第１のレジスト28
の膜厚より薄いことが必要である。
の膜厚より薄いことが必要である。
第３図（ｃ）に示すように，酸素を導入したRIE法に
より，第２のレジスト膜並びに，接続孔形成領域上の第
１のレジスト膜をエッチング除去する。
より，第２のレジスト膜並びに，接続孔形成領域上の第
１のレジスト膜をエッチング除去する。
次に,Ti/Pt膜29をマスクとして,RIE法により,SiON膜2
7にTi/Pt/Au膜26迄達する接続孔31を開口する。
7にTi/Pt/Au膜26迄達する接続孔31を開口する。
第３図（ｄ）に示すように,GaAs基板25を，無電解め
っきの触媒としてのPdCl2液に浸漬した後，無電解めっ
き液中に入れて，接続孔31内のTi/Pt/Au膜26上及びSiON
膜27上のTi/Au膜29上にめっき金属膜としてのNi膜32が
均一な厚さで成長する。この時，めっきに使用される金
属は,Pd,Pt,Cr,Au等でも良い。
っきの触媒としてのPdCl2液に浸漬した後，無電解めっ
き液中に入れて，接続孔31内のTi/Pt/Au膜26上及びSiON
膜27上のTi/Au膜29上にめっき金属膜としてのNi膜32が
均一な厚さで成長する。この時，めっきに使用される金
属は,Pd,Pt,Cr,Au等でも良い。
第３図（ｅ）に示すように，酸素プラズマを用いたア
ッシング，更に，レジスト剥離液を用いて，第１のレジ
スト膜28を完全に除去すると，同時にその上のTi/Au膜2
9,Ni膜32Bがリフトオフにより除去され，接続孔31の中
にのみNi膜32Aが残ることとなる。
ッシング，更に，レジスト剥離液を用いて，第１のレジ
スト膜28を完全に除去すると，同時にその上のTi/Au膜2
9,Ni膜32Bがリフトオフにより除去され，接続孔31の中
にのみNi膜32Aが残ることとなる。
以上説明したように，本発明によれば，基板裏面の電
極を通して，負の直流電圧を印加することにより，或い
は基板表面に金属膜を被覆することにより，半導体基板
全面の電位はどこでも同じになり，微細配線接続孔内に
均一な膜厚でめっき金属膜が成長する。これによって，
確実に，多層配線の接続が信頼性高く形成される。
極を通して，負の直流電圧を印加することにより，或い
は基板表面に金属膜を被覆することにより，半導体基板
全面の電位はどこでも同じになり，微細配線接続孔内に
均一な膜厚でめっき金属膜が成長する。これによって，
確実に，多層配線の接続が信頼性高く形成される。
第１図は本発明の原理説明図， 第２図は本発明の第１の実施例の工程順模式断面図， 第３図は本発明の第２の実施例の工程順模式断面図， 第４図は従来例の説明図 である。 図において， １は半導体基板,2は配線金属， ３はめっき金属膜,4は絶縁膜， ５は接続孔,6は電極， ７はめっき液,8は対向電極， ９は無電解めっき槽、10は保護被膜， 11は半導体基板,12は配線金属， 13はめっき金属膜,14は絶縁膜， 15は接続孔,16は金属膜， 17はGaAs基板,18はTi/Pt/Au膜， 19はSiON/PMSS/SiO2膜， 20は接続孔,21はIn膜， 22はNi膜,23はTi/Pt/Au膜， 24はPSG膜,25はGaAs基板， 26はTi/Pt/Au膜,27はSiON膜， 28は第１のレジスト膜， 29はTi/Au膜,30は第２のレジスト膜， 31は接続孔,32はNi膜 である。
フロントページの続き (56)参考文献 特開 昭49−11470（ＪＰ，Ａ) 特開 昭61−34180（ＪＰ，Ａ) 特開 平１−138717（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 C23C 18/00 - 18/54
Claims (1)
- 【請求項１】無電解めっきによって、半導体基板上の配
線金属に接続するめっき金属膜を、該半導体基板上に被
覆した絶縁膜に形成した接続孔へ埋め込むに際し、 該半導体基板上に被覆した該接続孔を有する該絶縁膜全
面上に、第２の金属膜を被覆し、無電解めっきを行なう
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6910790A JP2921004B2 (ja) | 1990-03-19 | 1990-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6910790A JP2921004B2 (ja) | 1990-03-19 | 1990-03-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03268426A JPH03268426A (ja) | 1991-11-29 |
| JP2921004B2 true JP2921004B2 (ja) | 1999-07-19 |
Family
ID=13393075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6910790A Expired - Fee Related JP2921004B2 (ja) | 1990-03-19 | 1990-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2921004B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1450412A3 (en) | 1996-05-15 | 2005-03-09 | Seiko Epson Corporation | Thin film device and method for making |
| JP4042327B2 (ja) | 1999-03-30 | 2008-02-06 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
-
1990
- 1990-03-19 JP JP6910790A patent/JP2921004B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03268426A (ja) | 1991-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |